專利名稱：一種HfO₂薄膜/HfSiNO界面層/Si襯底柵介質(zhì)的制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種HfO2薄膜/HfSiNO界面層/Si襯底柵介質(zhì)的制備方法。
背景技術(shù)：
在過去的五十多年里，超大規(guī)模集成電路技術(shù)的發(fā)展一直遵循摩爾定律(即集成電路上可容納的晶體管數(shù)目約每隔18個月便會增加一倍，性能也將提升一倍)。為了增加器件密度、響應(yīng)速度以及芯片的功能，半導(dǎo)體器件的線寬不斷按比例縮小，是CMOS技術(shù)長期的發(fā)展趨勢。2010年半導(dǎo)體器件進(jìn)入45nm線寬的納電子時代，2014年，將進(jìn)入32nm技術(shù)時代。然而，線寬按比例縮小的過程中，柵氧層的等效厚度只有幾個原子層厚度，原有技術(shù)以二氧化硅充當(dāng)柵介質(zhì)材料，隨著等效厚度的減少，量子隧穿效應(yīng)非常嚴(yán)重，易產(chǎn)生柵極與襯底間的短路，并發(fā)生擊穿現(xiàn)象，引起了柵介質(zhì)的漏電流增大和可靠性下降等問題。
目前，為滿足45 32nm以下技術(shù)節(jié)點CMOS應(yīng)用的要求，高介電常數(shù)(高k)材料代替二氧化硅充當(dāng)柵介質(zhì)材料已成為毋庸置疑的事實。然而，并非所有的高k材料都具備成為棚介質(zhì)材料的條件。對聞k材料有以下幾點基本要求(I)具有聞的結(jié)晶溫度；(2)聞介電常數(shù)；(3)與多晶硅柵電極有良好匹配性，與COMS器件制備工藝相兼容；(4)具有大的禁帶寬度、高的勢壘；(5)低的柵氧層電荷密度和界面缺陷。各國研究人員在高K材料領(lǐng)域開展了許多工作。從早期的3#431203到后期的了&205、1102、1^203、!1 )2、2102等。遺憾的是，這些材料都只能滿足柵介質(zhì)材料某些方面的特定要求。例如=Si3N4與Si的晶格匹配良好，在Si襯底上具有良好的熱穩(wěn)定性，但是Si3N4會引起載流子遷移率的下降，而且K值較低(7左右)；A1203在結(jié)構(gòu)上具備諸多優(yōu)點寬的帶隙(8. 7eV)，導(dǎo)帶偏移量高達(dá)2. 8eV，但它的介電常數(shù)也僅為9左右，無法滿足先進(jìn)CMOS特征尺寸日益縮小的要求。TiO2的介電常數(shù)高達(dá)80，但其禁帶寬度僅為3. 5eV左右，且結(jié)晶溫度較低(400°C)，在后續(xù)高溫退火處理時將引起漏電流的顯著增大，而且TiO2與Si襯底及多晶硅柵極之間還存在界面反應(yīng)問題。
近年來，HfO2薄膜由于具有較高的介電常數(shù)(k 20)、大的禁帶寬度(5. 68eV)和良好的熱穩(wěn)定性，逐漸引起人們的重視。但HfO2薄膜作為柵介質(zhì)材料，存在漏電流較大的問題。因此，HfO2薄膜要作為柵介質(zhì)材料，關(guān)鍵是解決漏電流較大的問題。
針對上述問題，現(xiàn)有的方法是采用對作為柵介質(zhì)材料的HfO2薄膜/Si襯底的結(jié)構(gòu)作氮化處理，退火后，HfO2薄膜與硅(Si)襯底間形成HfSiNO界面層，使漏電流降低。
現(xiàn)有技術(shù)中，HfO2柵介質(zhì)薄膜的氮化方法主要是采用氨氣(NH3氣)在500°C高溫下進(jìn)行的熱氮化。然而，該方法需要在高溫下進(jìn)行，且由于NH3氣的腐蝕性，使它與現(xiàn)代集成電路芯片器件加工技術(shù)不相符。發(fā)明內(nèi)容
本發(fā)明目的是提供一 種HfO2薄膜/HfSiNO界面層/Si襯底柵介質(zhì)的制備方法。
為達(dá)到上述目的，本發(fā)明采用的技術(shù)方案是一種HfO2薄膜/HfSiNO界面層/Si襯底柵介質(zhì)的制備方法，包括如下步驟(a)將Si襯底清洗干凈后，采用原子層沉積法在Si襯底上沉積HfO2柵介質(zhì)薄膜，形成HfO2柵介質(zhì)薄膜/Si襯底的結(jié)構(gòu)；(b)采用多頻電容耦合/電感耦合混合型等離子體放電，通入Ar和隊混合氣體，在室溫下，使HfO2薄膜氮化為HfNO薄膜；得到HfNO薄膜/Si襯底的結(jié)構(gòu)；(c)經(jīng)氬氣保護(hù)下進(jìn)行退火，使HfNO薄膜中的N原子擴(kuò)散到Si襯底晶格內(nèi)，形成HfO2 薄膜/HfSiNO界面層/Si襯底的結(jié)構(gòu)，即可得到HfO2薄膜/HfSiNO界面層/Si襯底柵介質(zhì)。
本發(fā)明采用了多頻電容耦合(CCP)/電感耦合(ICP)放電技術(shù)，在室溫下即可實現(xiàn)HfO2薄膜的氮化，所用的氣體為氬氣和氮氣的混合氣體，避免了熱氮化方法中NH3的腐蝕性，與現(xiàn)代半導(dǎo)體工業(yè)的兼容性更好。
實驗證明，HfO2薄膜經(jīng)氮化處理并退火后，其表面更平整和致密，在HfO2薄膜與Si 襯底之間形成的HfSiNO界面層，使漏電流降低2 3個量級。
上述技術(shù)方案中，所述步驟(a)中的HfO2柵介質(zhì)薄膜的厚度為1. 5^1. 9nm。
上述技術(shù)方案中，所述步驟(b)中，電感耦合等離子體源的功率為10(T300W ;電容耦合等離子體源的功率為200W。
上述技術(shù)方案中，所述步驟(b)的氮化時間為6(Γ120秒。
由于上述技術(shù)方案運(yùn)用，本發(fā)明與現(xiàn)有技術(shù)相比具有下列優(yōu)點1.本發(fā)明開發(fā)了一種新的HfO2薄膜/HfSiNO界面層/Si襯底柵介質(zhì)的制備方法，采用多頻電容耦合(CCP) /電感耦合(ICP)放電技術(shù)，采用氬氣和氮氣的混合氣體，在室溫下即可實現(xiàn)HfO2薄膜的氮化，避免了現(xiàn)有技術(shù)熱氮化方法中NH3的腐蝕性，與現(xiàn)代半導(dǎo)體工業(yè)的兼容性更好，具有積極的現(xiàn)實意義。
2.本發(fā)明采用的多頻電容耦合(CCP) /電感耦合(ICP)放電技術(shù)，相對于單一離子源放電而言，其等離子體密度更高，可以減小氮化時間，減少駐波效應(yīng)，且本發(fā)明的方法還可以在大芯片、納米尺度集成電路加工中得到應(yīng)用。
3.本發(fā)明的制備方法操作簡單，污染小，無危險，具有積極的現(xiàn)實意義。
具體實施方式
下面結(jié)合實施例對本發(fā)明作進(jìn)一步描述實施例一一種HfO2薄膜/HfSiNO界面 層/Si襯底柵介質(zhì)的制備方法，包括如下步驟(1)首先在Si襯底上沉積1.7nm厚度的HfO2柵介質(zhì)薄膜，沉積方法是原子層沉積法 (ALD)，沉積溫度為室溫，使用的設(shè)備是Beneq公司的TFS-200 ；(2)然后把沉積好的HfO2柵介質(zhì)薄膜/Si襯底樣品放入多頻CCP/ICP混合型等離子體沉積系統(tǒng)內(nèi)，電感耦合等離子體源(ICP)功率為100W ;而電容耦合等離子體源(CCP)的功率為200W，通入Ar+ 5%N2的混合氣體，壓力為10 Pa，流量為5 cm3/秒，氮化時間為90秒， 常溫下對HfO2柵介質(zhì)薄膜進(jìn)行氮化處理，得到HfNO薄膜/Si襯底的結(jié)構(gòu)；(3)再經(jīng)300°C氬氣保護(hù)條件下退火5分鐘，最后得到1.7nm厚HfO2薄膜/1. 3nm厚 HfSiNO界面層/Si襯底的結(jié)構(gòu)。
經(jīng)測定，在柵偏壓為Vg=_2V時，漏電流為4. 2X 10_5 A/cm2。
實施例二一種HfO2薄膜/HfSiNO界面層/Si襯底柵介質(zhì)的制備方法，包括如下步驟(1)首先在Si襯底上沉積1.1xm左右厚度的HfO2柵介質(zhì)薄膜，沉積方法是原子層沉積法(ALD)，沉積溫度為室溫，使用的設(shè)備是Beneq公司的TFS-200 ；(2)把沉積好的HfO2柵介質(zhì)薄膜/Si襯底放入多頻CCP/ICP混合型等離子體沉積系統(tǒng)內(nèi)，電感耦合等離子體源(ICP)功率為300W ;而電容耦合等離子體源(CCP)的功率為200W ； 通入Ar+ 20%N2的混合氣體，壓力為20 Pa，流量為20 cm3/秒，氮化時間為120秒，常溫下對HfO2柵介質(zhì)薄膜進(jìn)行氮化處理，得到HfON薄膜/Si襯底的結(jié)構(gòu)；(3)再經(jīng)300°C氬氣保護(hù)條件下退火5分鐘，最后得到1.1xm厚HfO2薄膜/1. 8nm厚 HfSiNO界面層/ Si襯底的結(jié)構(gòu)。
經(jīng)測定，在柵偏壓為Vg=_2V時，漏電流為7. 3X 10_7 A/cm2。
對比例一采用與實施例相同的硅襯底，在Si襯底上沉積1. 7nm厚度的HfO2柵介質(zhì)薄膜，沉積方法是原子層沉積法(ALD)，沉積溫度為室溫，使用的設(shè)備是Beneq公司的TFS-200 ;得到1.7nm厚HfO2柵介質(zhì)薄膜/Si襯底的結(jié)構(gòu)的柵介質(zhì)材料。
經(jīng)測定，其漏電流為9. OX 10_4 A/cm2。
由此可見，本發(fā)明的方法可以`使漏電流明顯降低，可以作為柵介質(zhì)材料。
權(quán)利要求
1.一種HfO2薄膜/HfSiNO界面層/Si襯底柵介質(zhì)的制備方法，其特征在于，包括如下步驟(a)將Si襯底清洗干凈后，采用原子層沉積法在Si襯底上沉積HfO2柵介質(zhì)薄膜，形成HfO2柵介質(zhì)薄膜/Si襯底的結(jié)構(gòu)；(b)采用多頻電容耦合/電感耦合混合型等離子體放電，通入Ar和隊混合氣體，在室溫下，使HfO2薄膜氮化為HfNO薄膜；得到HfNO薄膜/Si襯底的結(jié)構(gòu)；(c)經(jīng)氬氣保護(hù)下進(jìn)行退火，使HfNO薄膜中的N原子擴(kuò)散到Si襯底晶格內(nèi)，形成HfO2 薄膜/HfSiNO界面層/Si襯底的結(jié)構(gòu)，即可得到HfO2薄膜/HfSiNO界面層/Si襯底柵介質(zhì)。
2.根據(jù)權(quán)利要求1所述的制備方法，其特征在于所述步驟(a)中的HfO2柵介質(zhì)薄膜的厚度為1. 5 1. 9nm。
3.根據(jù)權(quán)利要求1所述的制備方法，其特征在于所述步驟源的功率為10(T300W ;電容耦合等離子體源的功率為200W。
4.根據(jù)權(quán)利要求1所述的制備方法，其特征在于所述步驟秒。(b)中，電感耦合等離子體 (b)的氮化時間為6(Γ120
全文摘要
本發(fā)明公開了一種HfO2薄膜/HfSiNO界面層/Si襯底柵介質(zhì)的制備方法，包括如下步驟(a)清洗，在Si襯底上沉積HfO2柵介質(zhì)薄膜，形成HfO2柵介質(zhì)薄膜/Si襯底的結(jié)構(gòu)；(b)采用多頻電容耦合/電感耦合混合型等離子體放電，在室溫下，使HfO2薄膜氮化為HfNO薄膜；得到HfNO薄膜/Si襯底的結(jié)構(gòu)；(c)退火，形成HfO2薄膜/HfSiNO界面層/Si襯底的結(jié)構(gòu)，即可得到HfO2薄膜/HfSiNO界面層/Si襯底柵介質(zhì)。本發(fā)明采用多頻電容耦合(CCP)/電感耦合(ICP)放電技術(shù)，在室溫下即可實現(xiàn)HfO2薄膜的氮化，與現(xiàn)代半導(dǎo)體工業(yè)的兼容性更好，具有積極的現(xiàn)實意義。
文檔編號H01L21/285GK103065954SQ20131001563
公開日2013年4月24日 申請日期2013年1月16日 優(yōu)先權(quán)日2013年1月16日
發(fā)明者諸葛蘭劍, 余濤, 金成剛, 黃天源, 吳明智, 吳雪梅 申請人:蘇州大學(xué)