專利名稱：具有圖案化表面、圖案化側(cè)壁和局部隔離的硅通孔結(jié)構(gòu)的制作方法
技術領域：
本發(fā)明涉及硅芯片的硅通孔結(jié)構(gòu)，特別涉及使用圖案化表面和圖案化側(cè)壁來提升局部隔離層沉積于硅芯片主體的粘附力，更涉及使用局部隔離來提高局部隔離層的可靠性。背景技術：
因為功能性增加的競爭需求以及越來越小的電子產(chǎn)品的競爭需求，迫使器件生產(chǎn)商要發(fā)明出更加復雜的封裝設計，所以對于半導體器件來說，封裝需求變得越來越嚴格。特別是，器件小型化的需求不斷增加，已經(jīng)使得封裝生產(chǎn)商進行多芯片的垂直集成(verticalintegration)以減小整個封裝的尺寸，使得最終的電子產(chǎn)品能夠更小。例如“系統(tǒng)級封裝(system-1n-package)”設計已經(jīng)用于CMOS圖像傳感器以及相關的數(shù)字信號處理器和存儲器芯片。為了電連接在這些垂直集成封裝里的芯片，首先在硅芯片上形成硅通孔(TSV)并把這些TSV填充滿導體,導體連接到每個芯片下面的焊球凸點(solder bump)上。因為硅芯片主體是半導電的，在填充導體入TSV之前，需要隔離TSV。類似地，TSV周圍的硅表面以及其上的導體也需要隔離。為了隔離TSV和周圍的硅表面，有一個方法是通過使用大約300° C的高溫過程沉積一層氧化硅。但是，該高溫過程會影響已經(jīng)存在在硅芯片上的集成電路，降低電路的可靠性，有時還會損壞電路。而且，高溫過程成本非常貴。另外一個不涉及高溫的方法是沉積一層隔離層，通常是聚合物層，是通過將液體聚合物施用在TSV和周圍硅表面上。美國專利8，049 ，327披露了一種方法，在TSV側(cè)壁采用齒狀表面(scallopedsurface)來減少脫層(delamination)的發(fā)生。使用齒狀表面的結(jié)果是,側(cè)壁上有許多相互連接的同心環(huán)。因此側(cè)壁的表面面積增加了，所以增強了聚合物層到側(cè)壁的粘附力。但是，使用齒狀表面的布置并不能直接適用于TSV周圍的硅表面是平坦的。一種增加聚合物層到側(cè)壁粘附力的方法是基于二維毯式蝕刻的表面粗糙化，如對硅表面進行反應離子蝕刻(RIE)、深反應離子蝕刻(DRIE)和濕蝕刻。由于很難控制硅芯片粗糙化的均勻度，對于某些系統(tǒng)級封裝，聚合物層的粘附力可靠性很難保證。因此需要有改良的方法，能提高聚合物層或隔離層到硅表面的粘附力。
發(fā)明內(nèi)容
本發(fā)明披露了一種為硅芯片的第一側(cè)和第二側(cè)之間提供電通路的硅通孔(TSV)結(jié)構(gòu)。第一側(cè)有第一側(cè)表面，第二側(cè)有第二側(cè)表面。TSV結(jié)構(gòu)包括一個從所述第一側(cè)表面延伸到所述第二側(cè)表面穿透芯片的通孔，其在第一側(cè)表面有第一端，在第二側(cè)表面有第二端。一局部隔離層沉積在通孔側(cè)壁上和第一端周圍的部分第一側(cè)表面上。TSV結(jié)構(gòu)還包括多個密集的微結(jié)構(gòu)，其被安排成非隨機圖案，并被制作在所述第一端周圍的至少部分第一側(cè)表面上，所述局部隔離層覆蓋于所述微結(jié)構(gòu)上，用于提高局部隔離層沉積于芯片的粘附力。大部分微結(jié)構(gòu)的深度至少為lym。優(yōu)選地，大部分微結(jié)構(gòu)的寬度是在2 μ m和4 μ m之間。優(yōu)選地，局部隔離層是由聚合物材料構(gòu)成。通孔可以是錐形的或垂直的。通孔側(cè)壁可以包括多個臺階或齒形，用于增加側(cè)壁和沉積在其上的局部隔離層之間的粘附力，其中大部分臺階和大部分齒形的深度大于 I μ m。優(yōu)選地，有一導電層沉積在局部隔離層上，完全覆蓋但不接觸通孔側(cè)壁和被局部隔離層覆蓋的那部分第一側(cè)表面，其中沉積在第一側(cè)表面上的局部隔離層的外邊界和第一側(cè)表面上的導電層的外邊界對齊。優(yōu)選地，導電層是由金屬構(gòu)成。優(yōu)選地，TSV結(jié)構(gòu)還包括一保護層，其沉積在導電層上，以覆蓋導電層和局部隔離層。保護層可以由聚合物材料構(gòu)成。優(yōu)選地，TSV結(jié)構(gòu)還包括一軟保護材料，其沉積在第一側(cè)表面上并貼附于沉積在第一側(cè)表面上的局部隔離層的外邊界和第一側(cè)表面上的導電層的外邊界，以保護局部隔離層和導電層的邊緣免受暴露?？蛇x地，沉積在第一側(cè)表面上的局部隔離層的外邊界與圍住多個微結(jié)構(gòu)的最小外邊界對齊。通孔的第二端可以被位于第二側(cè)表面上的一金屬焊盤覆蓋，使得導電層與金屬焊盤連接，從而形成第一側(cè)和第二側(cè)之間的電通路。本發(fā)明還披露了一種制作硅通孔結(jié)構(gòu)的方法，其中硅通孔為硅芯片的第一側(cè)和第二側(cè)之間提供電通路，其中第一側(cè)有第一側(cè)表面，第二側(cè)有第二側(cè)表面，硅芯片有一金屬焊盤連接到第二側(cè)表面。在該方法中，在第一側(cè)表面上制作多個密集的微結(jié)構(gòu)，其中微結(jié)構(gòu)被安排成非隨機圖案，其中大部分微結(jié)構(gòu)的深度至少為I μ m。然后形成一通孔從第一側(cè)表面穿過該芯片延伸到第二側(cè)表面，使得金屬焊盤通過該通孔暴露于第一側(cè)。然后，沉積第一材料(最好是聚合物材料)到第一側(cè)上，但是使得第一材料并不覆蓋暴露于第一側(cè)的大部分金屬焊盤。接著沉積金屬到第一側(cè)上，然后選擇性地去除部分金屬，從而在暴露于第一側(cè)的大部分金屬焊盤上、在通孔側(cè)壁上、在通孔周圍的部分第一側(cè)表面上形成一導電層。然后去除位于第一側(cè)表面上的沒有被導電層覆蓋的第一材料，從而形成一局部隔離層，以隔離導電層和芯片主體。然后，沉積第二材料(最好是聚合物材料)到第一側(cè)上，再選擇性地去除第二材料，形成一保護層。接著再沉積一軟保護材料(最好是聚合物材料)到第一側(cè)上，然后選擇性地去除部分軟保護材料。優(yōu)選地，該方法還包括執(zhí)行焊料凸點的沉積和凸點下金屬化。優(yōu)選地，形成通孔的步驟包括在通孔側(cè)壁上形成多個臺階或齒形，大部分臺階或大部分齒形的深度都大于I μ m。去除位于第一側(cè)表面上的沒有被導電層覆蓋的第一材料，可以通過蝕刻第一材料來完成，蝕刻時采用導電層作為掩膜，以保護被導電層覆蓋的第一材料，不被蝕刻。沉積第一材料到第一側(cè)上，但是使得第一材料并不覆蓋暴露于第一側(cè)的大部分金屬焊盤，該步驟可以這樣執(zhí)行非選擇性地沉積第一材料到第一側(cè)上，以覆蓋第一側(cè)表面、通孔側(cè)壁、和暴露于第一側(cè)的金屬焊盤；然后選擇性地去除已經(jīng)沉積在金屬焊盤上的大部分第一材料，從而形成一接觸開口在金屬焊盤上，以暴露金屬焊盤于第一側(cè)。另外，本發(fā)明披露了一種增加局部隔離層到硅芯片表面粘附力的方法分。該方法包括在沉積所述局部隔離層到所述表面之前，在所述局部隔離層將要沉積其上的至少部分表面上制作多個密集的微結(jié)構(gòu)，其中所述微結(jié)構(gòu)被安排成非隨機圖案，其中大部分微結(jié)構(gòu)的深度至少為lym。局部隔離層是由聚合物材料構(gòu)成。

圖1顯示在硅表面上使用微結(jié)構(gòu)來增加與隔離層接觸的表面面積的一個例子。
圖2顯示基于(A)立方體表面紋理設計和(B)其他表面紋理設計的微結(jié)構(gòu)例子。圖3是本發(fā)明一個實施例的TSV結(jié)構(gòu)。圖4顯示通過在TSV側(cè)壁上使用臺階或齒形來增加表面面積的例子。圖5是本發(fā)明實施例的不同TSV結(jié)構(gòu)。圖6是本發(fā)明實施例的制作TSV的過程。
具體實施方式
在此說明書及所附權(quán)利要求中使用的術語“通孔”是廣義的，意指電材料層上的任何開孔，電材料層使得層與層之間有導電連接。在描述本發(fā)明中，各種其他類似得術語如“溝槽”或“通道”都被術語“通孔”涵蓋。到隔離層(如聚合物層)的粘附力可以通過增加該隔離層和硅表面之間的接觸面積而增加。根據(jù)本發(fā)明，通過在娃表面上制作微結(jié)構(gòu)(microstructure)而增加接觸面積。圖1顯示通過微結(jié)構(gòu)而增加接觸面積的一個例子。在圖1的例子中，原始平坦表面110由四個正方形組成，每個是3μπι X 3 μ m0該平坦表面110的接觸面積有4個面積單元。如果在這四個正方形的對角線位置上制作兩個微結(jié)構(gòu),每個微結(jié)構(gòu)是3μ X 3μπ X 3μπ 的立方體，那么就會產(chǎn)生一個表面120，其接觸面積有12個面積單元。在硅表面上形成圖案化的微結(jié)構(gòu)紋理，如果注意以下幾個因素，則能最大化接觸面積。第一，微結(jié)構(gòu)是一個具有深度的三維結(jié)構(gòu)。發(fā)明人已經(jīng)確認，如果深度大于IymJP么接觸面積就能大大增加， 使得隔離層到硅表面的粘附力大大提高。第二，微結(jié)構(gòu)可以安排得盡量密集以至于最大化接觸面積。例如，通過制作相互類似的微結(jié)構(gòu)基底(即微結(jié)構(gòu)和硅表面接觸的底面)，可以使得微結(jié)構(gòu)盡量密集。另一個使微結(jié)構(gòu)盡量密集的例子是，相鄰的微結(jié)構(gòu)可以安排得相互接觸。第三，微結(jié)構(gòu)可以布置成非隨機圖案。非隨機圖案的一個例子是周期性結(jié)構(gòu)的圖案，如一個棋盤形圖案。圖2顯示本發(fā)明實施例的微結(jié)構(gòu)及其布置(即合成圖案)的例子。在圖2Α中，顯示了具有立方體表面紋理的微結(jié)構(gòu)圖案的例子。多個微結(jié)構(gòu)的俯視圖，如230a，形成一個圖案的平面視圖。根據(jù)該俯視圖，有兩種實現(xiàn)可能。例如，從俯視圖230a，可以有一個實現(xiàn)230b及其反向?qū)崿F(xiàn)230c。在圖2B中，顯示了具有其他表面紋理的微結(jié)構(gòu)圖案的例子。另外，發(fā)明人已經(jīng)確認，每個微結(jié)構(gòu)基底的寬度最好在2 μ m和4 μ m之間。如果隔離層是由聚合物制成的，那么這個范圍內(nèi)的數(shù)值是最好的。在此說明書及所附權(quán)利要求中，任意形狀的二維輪廓的“寬度”被定義為，該輪廓邊界的兩條相對切線之間的最小距離。根據(jù)本發(fā)明的典型實施例，圖3顯示了一個TSV結(jié)構(gòu)。該TSV結(jié)構(gòu)是為硅芯片350而制作。娃芯片350有第一側(cè)和第二側(cè),第二側(cè)與第一側(cè)相對。第一側(cè)有在娃芯片350主體上的第一側(cè)表面351a。第二側(cè)有第二側(cè)表面351b。TSV結(jié)構(gòu)提供第一側(cè)表面351a和第二側(cè)表面351b之間的電通路。為方便描述TSV結(jié)構(gòu),不失一般性,我們考慮這樣一種情況，娃芯片350的第二側(cè)包含集成電路的有源器件(active components)。相應地,第一側(cè)是娃芯片350的背側(cè)。在第二側(cè)表面351b上,有一鈍化層360。由于娃芯片350的脆弱,娃芯片350可能貼附在一個基板375上，基板375對該集成電路提供額外的機械支撐和保護。可以使用一層環(huán)氧樹脂370將硅芯片350和基板375粘在一起。TSV結(jié)構(gòu)包括一個通孔310，其從第一側(cè)表面351a延伸到第二側(cè)表面351b而穿透芯片350。通孔310在第一側(cè)表面351a有第一端311a，在第二側(cè)表面351b有第二端311b。一層局部隔離層330(其是電絕緣層)沉積在通孔310的側(cè)壁312上以及沉積在第一端311a周圍的一部分第一側(cè)表面351a上。優(yōu)選地,局部隔離層330由聚合物材料組成。TSV結(jié)構(gòu)還包括多個密集的微結(jié)構(gòu)320，它們被排列成非隨機圖案，并被制作在所述第一端周圍的至少那部分第一側(cè)表面351a上，局部隔離層330覆蓋于所述微結(jié)構(gòu)上，用于提升局部隔離層330沉積于芯片350上的粘附力，其中大部分微結(jié)構(gòu)320的深度都至少為I μ m。優(yōu)選地，大部分微結(jié)構(gòu)320的寬度在2 μ m和4 μ m之間。在圖3中，通孔310是錐形的，其中第一端311 a的面積和第二端31 Ib的面積不同。在領一個實施例中(未在圖3中顯示)，通孔310是垂直的，有著垂直的側(cè)壁312。為了增加局部隔離層330到側(cè)壁312的粘附力，側(cè)壁330可以包括多個臺階或齒形(scallop)。特別地，大部分臺階或大部分齒形的深度都大于I μ m，以提供足夠的粘附力給局部隔離層330。為了顯示這些臺階或齒形提供的增大了的接觸面積，圖4描述了一個例子，其中在側(cè)壁上沒有任何臺階的錐形通孔410的接觸面積是6350 μ m2，而另一個有四個臺階的通孔420的接觸面積則增加到8200 μ m2。為了在第一側(cè)表面351a和第二側(cè)表面351b之間提供電通路,在局部隔離層330上沉積一層導電層335，其通常是由金屬制成。導電層335覆蓋但是沒有接觸到側(cè)壁312以及由局部隔離層330覆蓋的那部分第一側(cè)表面351a。優(yōu)選地,沉積在第一側(cè)表面351a上的局部隔離層330的外邊界和第一側(cè)表面351a上的導電層335的外邊界要對齊。因此局部隔離層330和導電層335重疊。發(fā)明人已經(jīng)發(fā)現(xiàn)，局部隔離層330和導電層335對齊的這種布置，和局部隔離層330延伸到導電層335之外的這種情況相比，前者的局部隔離層330要接受較少的機械應力。接受較少機械應力的好處是局部隔離層330的可靠性可以得到提高。注意到，沉積在第一側(cè)表面351a上的局部隔離層330的內(nèi)邊界就是第一端311a的邊界。
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優(yōu)選地，TSV結(jié)構(gòu)還包括一層保護層340，其沉積在導電層335上，用于覆蓋導電層335和局部隔離層330，因此對這兩層335、330提供保護。優(yōu)選地，保護層340由聚合物材料制成。TSV結(jié)構(gòu)還包括一軟保護材料345，其沉積在第一側(cè)表面351a上，并附著于第一側(cè)表面351a上的局部隔離層330和導電層335的外邊界，以保護局部隔離層330和導電層335的邊緣，不受暴露。TSV結(jié)構(gòu)是用于提供第一側(cè)表面351a和第二側(cè)表面351b之間的電通路。因為考慮到硅芯片350的第二側(cè)包括集成電路的有源器件，集成電路通過導電層335被電連接到第一側(cè)表面351a。導電層335可以連接到第二端311b上的金屬焊盤365。金屬焊盤365位于與第二側(cè)表面351b粘貼的鈍化層360上，并與集成電路電連接。從以上的披露中知道，局部隔離層沉積于硅芯片表面的粘附力可以通過以下結(jié)構(gòu)和過程而得以提高在沉積局部鈍化層到表面之前，先在至少一部分將要沉積該局部鈍化層的表面上制作多個密集的微結(jié)構(gòu)，其中微結(jié)構(gòu)被安排形成非隨機圖案，且大部分微結(jié)構(gòu)的深度至少為I μ m。在其他實施例中，圖5顯示了各種TSV結(jié)構(gòu)。錐形通孔且側(cè)壁上有臺階或齒形的，如TSV結(jié)構(gòu)510和560。垂直通孔且側(cè)壁上沒有臺階和齒形的，如TSV結(jié)構(gòu)540和550。對于每個TSV結(jié)構(gòu)510、530、550和560,多個微結(jié)構(gòu)制作在第一側(cè)表面上并與局部隔離層對齊。對于每個TSV結(jié)構(gòu)520和540，多個微結(jié)構(gòu)制作在第一側(cè)表面上并超出局部隔離層的外邊界。對于TSV結(jié)構(gòu)560，使用了平坦的保護層。根據(jù)本發(fā)明的實施例，圖6顯示了一個制作TSV結(jié)構(gòu)的過程，TSV結(jié)構(gòu)用于提供硅芯片第一側(cè)和第二側(cè)之間的電通路，第一側(cè)有第一側(cè)表面，第二側(cè)有第二側(cè)表面，芯片有一金屬焊盤貼附在第二側(cè)表面上。該過程包括步驟621 630，最終得到TSV結(jié)構(gòu)600。在第一步驟621，在第一側(cè)表面上制作多個密集的微結(jié)構(gòu)，其中微結(jié)構(gòu)被安排成非隨機圖案，并且這多個微結(jié)構(gòu)的深度至少為I μ m?？梢允褂霉饪毯透晌g刻來制作這些微結(jié)構(gòu)。在第二步驟622，在第一側(cè)表面和第二側(cè)表面之間形成一個通孔穿過該芯片，使得金屬焊盤通過該通孔而暴露于第一側(cè)。例如，可以使用光刻和干蝕刻來制作該通孔。另外，可以在該通孔的側(cè)壁上制作多個臺階或齒形，使得大部分臺階或大部分齒形的深度至少為I μ m0在步驟622形成通孔后，沉積第一材料(最好是聚合物)在第一側(cè)上，第一材料并不覆蓋暴露于第一側(cè)的大部分金屬焊盤。該沉積步驟可以由第三步驟623和第四步驟624執(zhí)行。在步驟623，非選擇性地沉積第一材料到第一側(cè)，完全覆蓋第一側(cè)表面、通孔側(cè)壁、和暴露于第一側(cè)的金屬焊盤?？梢允褂肅VD來執(zhí)行該非選擇性沉積。在步驟624，選擇性地去除已經(jīng)沉積在金屬焊盤上的大部分第一材料，從而在金屬焊盤上形成一接觸開口，暴露于第一側(cè)。在第五步驟625，沉積金屬在第一側(cè)上。在第六步驟626，選擇性地去除已經(jīng)沉積的部分金屬，從而形成一層導電層在暴露于第一側(cè)的大部分金屬焊盤上、在通孔側(cè)壁上、在通孔周圍的部分第一側(cè)表面上。在第七步驟627， 去除在第一側(cè)表面上的沒有被導電層覆蓋的那部分第一材料，從而形成一層局部隔離層，以隔離導電層和芯片主體。特別地，可以通過蝕刻第一材料而完成該去除過程，蝕刻時使用導電層作為掩膜(mask)來保護被該導電層覆蓋的第一材料不被蝕亥IJ。好處是不需要額外的掩膜。在第八步驟628，沉積第二材料(最好是聚合物)在芯片的第一側(cè)上。在第九步驟629，選擇性地去除沉積在TSV結(jié)構(gòu)周圍之外的第二材料，從而形成一層保護層。第九步驟629還包括沉積一軟保護材料(最好是聚合物)在芯片的第一側(cè)上，然后選擇性地去除部分軟保護材料。在第十步驟630，執(zhí)行焊料凸點的沉積和凸點下金屬化。本發(fā)明還可以以其他具體形式但不脫離其精神或本質(zhì)特征來實施。因此本實施例在所有方面都應考慮為描述性的而非限制性的。本發(fā)明的范圍是由所附權(quán)利要求限定，而不是由以上描述限定，因此在所附權(quán)利要求或其等同物的意義和范圍內(nèi)的所有變化都在其覆蓋范圍內(nèi)。
權(quán)利要求
1.一種為硅芯片的第一側(cè)和第二側(cè)之間提供電通路的硅通孔結(jié)構(gòu)，其中所述第一側(cè)有第一側(cè)表面，所述第二側(cè)有第二側(cè)表面，所述通孔結(jié)構(gòu)包括 一通孔，其從所述第一側(cè)表面延伸到所述第二側(cè)表面穿透所述芯片，其在所述第一側(cè)表面有第一端，在所述第二側(cè)表面有第二端； 一局部隔離層，其被沉積在所述通孔的側(cè)壁上和在所述第一端周圍的至少部分第一側(cè)表面上； 多個密集的微結(jié)構(gòu)，其被安排成非隨機圖案，并被制作在所述第一端周圍的至少部分第一側(cè)表面上，所述局部隔離層覆蓋于所述微結(jié)構(gòu)上，用于提高所述局部隔離層沉積于所述芯片的粘附力，其中大部分微結(jié)構(gòu)的深度至少為Iu m。
2.根據(jù)權(quán)利要求1所述的通孔結(jié)構(gòu)，其中大部分微結(jié)構(gòu)的寬度在2iim和4iim之間。
3.根據(jù)權(quán)利要求1所述的通孔結(jié)構(gòu)，其中所述局部隔離層是由聚合物材料構(gòu)成。
4.根據(jù)權(quán)利要求1所述的通孔結(jié)構(gòu)，其中所述通孔是錐形的或垂直的。
5.根據(jù)權(quán)利要求1所述的通孔結(jié)構(gòu)，其中所述側(cè)壁包括多個臺階或齒形，其用于提高所述側(cè)壁和沉積在其上的所述局部隔離層之間的粘附力，其中大部分臺階或大部分齒形的深度至少為I y m。
6.根據(jù)權(quán)利要求1所述的通孔結(jié)構(gòu)，還包括一導電層，其被沉積在所述局部隔離層上，以覆蓋但不接觸所述通孔側(cè)壁和由所述局部隔離層覆蓋的部分第一側(cè)表面，其中沉積在所述第一側(cè)表面上的所述局部隔離層的外邊界和所述第一側(cè)表面上的所述導電層的外邊界對齊。
7.根據(jù)權(quán)利要求6所述的通孔結(jié)構(gòu)，其中所述導電層由金屬構(gòu)成。
8.根據(jù)權(quán)利要求6所述的通孔結(jié)構(gòu)，還包括一保護層，其沉積在所述導電層上，以覆蓋所述導電層和所述局部隔離層。
9.根據(jù)權(quán)利要求8所述的通孔結(jié)構(gòu)，其中所述保護層是由聚合物材料構(gòu)成。
10.根據(jù)權(quán)利要求8所述的通孔結(jié)構(gòu)，還包括一軟保護材料，其被沉積在所述第一側(cè)表面上，并貼附于沉積在所述第一側(cè)表面上的所述局部隔離層的外邊界和所述第一側(cè)表面上的所述導電層的外邊界，用以保護所述局部隔離層和所述導電層的邊緣，免受暴露。
11.根據(jù)權(quán)利要求6所述的通孔結(jié)構(gòu)，其中沉積在所述第一側(cè)表面上的所述局部隔離層的外邊界與圍住多個微結(jié)構(gòu)的最小外邊界對齊。
12.根據(jù)權(quán)利要求6所述的通孔結(jié)構(gòu)，其中所述第二端被一個位于所述第二側(cè)表面上的金屬焊盤覆蓋，使得所述導電層連接所述金屬焊盤，從而形成所述第一側(cè)和所述第二側(cè)之間的電通路。
13.一種形成硅通孔結(jié)構(gòu)的方法，其中所述硅通孔結(jié)構(gòu)為硅芯片的第一側(cè)和第二側(cè)之間提供電通路，所述第一側(cè)有第一側(cè)表面，所述第二側(cè)有第二側(cè)表面，所述芯片有一金屬焊盤連接到所述第二側(cè)表面，該方法包括 在所述第一側(cè)表面制作多個密集的微結(jié)構(gòu)，其中所述微結(jié)構(gòu)被安排成非隨機圖案，其中大部分所述微結(jié)構(gòu)的深度至少為Ium; 形成一通孔，從所述第一側(cè)表面延伸到所述第二側(cè)表面以穿透所述芯片； 沉積第一材料到所述第一側(cè)上，所述第一材料并不覆蓋暴露于所述第一側(cè)的至少大部分金屬焊盤；沉積金屬到所述第一側(cè)上，然后選擇性地去除部分金屬，從而在暴露于所述第一側(cè)的至少大部分金屬焊盤上、在所屬通孔側(cè)壁上以及在所述通孔周圍的部分第一側(cè)表面上形成一導電層; 去除在所述第一側(cè)表面上的沒有被所述導電層覆蓋的所述第一材料，從而形成一局部隔離層，用以隔離所述導電層和所述芯片主體； 沉積第二材料到所述第一側(cè)上，然后選擇性地去除部分第二材料，從而形成一保護層； 沉積一軟保護材料到所述第一側(cè)上，然后選擇性地去除部分軟保護材料。
14.根據(jù)權(quán)利要求13所述的方法，還包括執(zhí)行焊料凸點的沉積和凸點下金屬化。
15.根據(jù)權(quán)利要求13所述的方法，其中形成通孔步驟包括在所述通孔側(cè)壁上形成多個臺階或齒形，大部分臺階或大部分齒形的深度至少為I μ m。
16.根據(jù)權(quán)利要求13所述的方法，其中去除在所述第一側(cè)表面上的沒有被所述導電層覆蓋的所述第一材料，是通過蝕刻所述第一材料來完成的，在蝕刻時使用所述導電層作為掩膜，以保護被所述導電層覆蓋的第一材料，免受蝕刻。
17.根據(jù)權(quán)利要求13所述的方法，其中沉積第一材料到所述第一側(cè)上，所述第一材料并不覆蓋暴露于所述第一側(cè)的至少大部分金屬焊盤的步驟包括 非選擇性地沉積所述第一材料到所述第一側(cè)上，從而覆蓋所述第一側(cè)表面、所述通孔側(cè)壁、和所述暴露于所述第一側(cè)的金屬焊盤； 選擇性地去除已經(jīng)沉積在所述金屬焊盤上的所述第一材料，從而形成一接觸開口在所述金屬焊盤上，將至少大部分金屬焊盤暴露于所述第一側(cè)。
18.根據(jù)權(quán)利要求13所述的方法，其中任一所述第一材料、第二材料和所述軟保護材料都是由聚合物材料構(gòu)成。
19.一種用于提高局部隔離層到硅芯片表面的粘附力的方法，包括 在沉積所述局部隔離層到所述表面之前，在所述局部隔離層將要沉積其上的至少部分表面上制作多個密集的微結(jié)構(gòu)，其中所述微結(jié)構(gòu)被安排成非隨機圖案，其中大部分微結(jié)構(gòu)的深度至少為I μ m。
20.根據(jù)權(quán)利要求19所述的方法，其中所述局部隔離層是由聚合物構(gòu)成。
全文摘要
本發(fā)明公開了一種為具有圖案化表面、圖案化側(cè)壁和局部隔離的硅通孔結(jié)構(gòu)以及制作該結(jié)構(gòu)的方法。在一個實施例中，TSV結(jié)構(gòu)包括一個從所述第一側(cè)表面延伸到所述第二側(cè)表面穿透芯片的通孔，其在第一側(cè)表面有第一端，在第二側(cè)表面有第二端。一局部隔離層沉積在通孔側(cè)壁上和第一端周圍的部分第一側(cè)表面上。TSV結(jié)構(gòu)還包括多個密集的微結(jié)構(gòu)，其被安排成非隨機圖案，并被制作在所述第一端周圍的的至少部分第一側(cè)表面上，所述局部隔離層覆蓋于所述微結(jié)構(gòu)上，用于提高局部隔離層到芯片的粘附力。大部分微結(jié)構(gòu)的深度至少為1μm。
文檔編號H01L21/768GK103050458SQ20121048119
公開日2013年4月17日 申請日期2012年11月23日 優(yōu)先權(quán)日2012年11月12日
發(fā)明者羅珮璁, 謝斌, 楊丹 申請人:香港應用科技研究院有限公司