一種導(dǎo)電溝道制作方法
【專利摘要】本申請公開了一種導(dǎo)電溝道制作方法，在半導(dǎo)體基體中形成延伸到源極和漏極之中的Σ型導(dǎo)電溝道，一方面，Σ型導(dǎo)電溝道中多步外延生長鍺化硅或碳化硅，另一方面，Σ型導(dǎo)電溝道邊緣的非硅元素?fù)诫s濃度小于中部的非硅元素?fù)诫s濃度，從而通過漸變的非硅元素?fù)诫s濃度，降低源漏極與導(dǎo)電溝道界面處的晶格適配形成了異質(zhì)結(jié)，增大了導(dǎo)電溝道中的應(yīng)力，兩者都提高載流子的遷移率。
【專利說明】一種導(dǎo)電溝道制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件的制作技術(shù)，特別涉及一種導(dǎo)電溝道制作方法。
【背景技術(shù)】
[0002]目前，半導(dǎo)體制造工業(yè)主要在硅襯底的晶片(wafer)器件面上生長器件，例如，金屬氧化物半導(dǎo)體場效應(yīng)晶體管(Metal-Oxide Semiconductor Field Effect Transistor,MOS),MOS器件結(jié)構(gòu)包括有源區(qū)、源極、漏極和柵極，其中，所述有源區(qū)位于半導(dǎo)體硅襯底中，所述柵極位于有源區(qū)上方，所述柵極兩側(cè)的有源區(qū)中進行離子注入形成源極和漏極，柵極下方具有導(dǎo)電溝道，所述柵極和導(dǎo)電溝道之間有柵極電介質(zhì)層，如圖1所示。根據(jù)離子注入的不同類型，空穴型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(PMOS)和電子型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(NMOS)。
[0003]多年以來，沿著摩爾定律提供的途徑，人們一直采用對MOSFET進行等比例微縮來增加器件速度，然而隨著MOSFET尺寸的縮小，常規(guī)的等比例微縮方法遇到了以短溝道效應(yīng)為核心的一系列問題。為了解決上述問題，人們不斷提出新的制造技術(shù)，例如應(yīng)變工程技術(shù)。目前得到應(yīng)用的應(yīng)變工程技術(shù)主要有:沉積具拉應(yīng)力或者壓應(yīng)力的氮化硅(SiN)覆蓋層的應(yīng)力記憶技術(shù)(Stress Memorization Technique, SMT);在淺溝槽隔離(STI)和金屬化前電介質(zhì)(PMD)結(jié)構(gòu)中增加拉伸或壓縮型應(yīng)力的氧化物層，以及鍺硅(SiGe)外延層填充刻蝕或升高的源漏極204區(qū)域，以及近年來提出的三維晶體管FinFET。但是，如何提高MOS器件的性能，一直是個技術(shù)難點。

【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明提供一種導(dǎo)電溝道形成方法，能夠提高載流子遷移率。
[0005]本發(fā)明的技術(shù)方案是這樣實現(xiàn)的:
[0006]一種導(dǎo)電溝道制作方法，應(yīng)用于金屬氧化物半導(dǎo)體場效應(yīng)晶體管制作，該方法包括:
[0007]提供一半導(dǎo)體基體，所述半導(dǎo)體基體上具有虛擬柵極和環(huán)繞所述虛擬柵極的側(cè)墻，以所述虛擬柵極和側(cè)墻為遮蔽，在所述半導(dǎo)體基體中形成源極和漏極；
[0008]在所述半導(dǎo)體基體上沉積介質(zhì)層，所述介質(zhì)層覆蓋所述虛擬柵極、側(cè)墻以及源極和漏極表面；
[0009]化學(xué)機械研磨所述介質(zhì)層直到露出所述虛擬柵極表面；
[0010]刻蝕去除所述虛擬柵極形成柵極窗口 ；柵極窗口中刻蝕硅襯底形成Σ型溝槽，所述Σ型溝槽的兩邊側(cè)壁分別延伸至所述源極和漏極中；
[0011]在所述Σ型溝槽中填充硅化物形成Σ型導(dǎo)電溝道。
[0012]所述半導(dǎo)體基體是硅襯底。
[0013]所述半導(dǎo)體基體是位于半導(dǎo)體襯底上的鰭片，所述虛擬柵極是所述鰭片頂部的柵極。[0014]所述半導(dǎo)體襯底是體硅或者絕緣層上硅SOI。
[0015]所述Σ型溝槽的高度是10到200納米。
[0016]所述硅化物是碳化硅或鍺化硅。
[0017]所述填充硅化物的方法是多步外延，Σ型導(dǎo)電溝道中非硅元素占所述硅化物的摩爾分?jǐn)?shù)百分比范圍是5%?35%。
[0018]所述Σ型導(dǎo)電溝道中非硅元素占所述硅化物的摩爾分?jǐn)?shù)分布規(guī)律是中部大于邊緣。
[0019]從上述方案可以看出，本發(fā)明提出一種導(dǎo)電溝道制作方法，在半導(dǎo)體基體中形成延伸到源極和漏極之中的Σ型導(dǎo)電溝道，一方面，Σ型導(dǎo)電溝道中多步外延生長鍺化硅或碳化娃，另一方面，Σ型導(dǎo)電溝道邊緣的非娃兀素?fù)诫s濃度小于中部的非娃兀素?fù)诫s濃度，從而通過漸變的非硅元素?fù)诫s濃度，降低源漏極與導(dǎo)電溝道界面處的晶格適配形成了異質(zhì)結(jié)，增大了導(dǎo)電溝道中的應(yīng)力，兩者都提高載流子的遷移率。
【專利附圖】

【附圖說明】
[0020]圖1為現(xiàn)有技術(shù)MOS器件結(jié)構(gòu)示意圖。
[0021]圖2為本發(fā)明實施例一 MOS器件導(dǎo)電溝道制作工藝的方法流程示意圖。
[0022]圖2a至圖2g為本發(fā)明實施例一 MOS器件導(dǎo)電溝道制作工藝剖面結(jié)構(gòu)示意圖。
[0023]圖3為本發(fā)明實施例二 FinFET導(dǎo)電溝道制作工藝的方法流程示意圖。
[0024]圖3a至圖3g為本發(fā)明實施例二 FinFET導(dǎo)電溝道制作工藝剖面結(jié)構(gòu)示意圖。
【具體實施方式】
[0025]為使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下參照附圖并舉實施例，對本發(fā)明作進一步詳細(xì)說明。
[0026]具體實施例一
[0027]結(jié)合圖2a?2g說明如圖2所示的本發(fā)明具體實施例一以MOS器件導(dǎo)電溝道制作工藝流程，其具體步驟如下:
[0028]步驟21，圖2a為本發(fā)明MOS器件導(dǎo)電溝道制作步驟21的剖面結(jié)構(gòu)示意圖，如圖2a所示，在硅襯底200的晶片器件面沉積多晶硅層，第一光刻后刻蝕多晶硅層形成虛擬柵極(dummy gate) 201。
[0029]本步驟中，提供具有P型(或η型)硅襯底200，所述硅襯底200中已經(jīng)制作完成STI結(jié)構(gòu)(圖中未畫出)和有源區(qū)，后續(xù)在有源區(qū)上方制作MOS器件結(jié)構(gòu)，在硅襯底200晶片器件面沉積多晶硅層的步驟為現(xiàn)有技術(shù)，不再贅述。
[0030]本步驟中的第一光刻是指，在多晶硅層上涂覆光刻膠，經(jīng)過曝光和顯影工藝將光刻膠圖案化形成第一光刻圖案(圖中未畫出)，第一光刻圖案用于定義柵極的位置和圖形。以第一光刻圖案為掩膜依次刻蝕去除沒有被光刻圖案遮蔽的多晶硅層形成du_y gate201，露出部分硅襯底200表面。其中，還包括光刻后剝離殘留第一光刻圖案的步驟。
[0031]步驟22，圖2b為本發(fā)明MOS器件導(dǎo)電溝道制作步驟22的剖面結(jié)構(gòu)示意圖，如圖2b所示，硅襯底200的晶片器件面沉積二氧化硅層后刻蝕形成側(cè)墻202。
[0032]本步驟中，沉積的二氧化硅層同時覆蓋露出的硅襯底200表面和整個dummy gate201的表面；刻蝕為各向異性，在完全去除覆蓋硅襯底200表面和dummy gate 201頂部的二氧化娃層時，會保留位于dummy gate 201側(cè)壁的部分二氧化娃層,形成環(huán)繞dummy gate201的側(cè)墻202。沉積和刻蝕二氧化硅層的具體方法為現(xiàn)有技術(shù)，不再贅述。
[0033]步驟23，圖2c為本發(fā)明MOS器件導(dǎo)電溝道制作步驟23的剖面結(jié)構(gòu)示意圖，如圖2c所示，以dummy gate 201和側(cè)墻202作為遮蔽進行源漏極注入,在dummy gate 201兩側(cè)的硅襯底200中分別形成源漏極204 ；
[0034]本步驟中，實際形成的源漏極204可以是碳化硅SiC或者鍺化硅SiGe，源漏極注入的具體方法為現(xiàn)有技術(shù)，不再贅述。
[0035]步驟24，圖2d為本發(fā)明MOS器件導(dǎo)電溝道制作步驟24的剖面結(jié)構(gòu)示意圖，如圖2d所示，娃襯底200的晶片器件面沉積介質(zhì)層205之后,介質(zhì)層205平坦化,露出dummy gate201表面。
[0036]本步驟中，介質(zhì)層205可以是二氧化硅或者氮化硅，介質(zhì)層205完全覆蓋有源區(qū)上方的dummy gate 201、側(cè)墻202和源漏極204表面，且在源漏極204表面的沉積厚度大于dummy gate的高度；采用化學(xué)機械研磨(CMP)對介質(zhì)層205進行平坦化的具體方法為現(xiàn)有技術(shù)，不再贅述。
[0037]步驟25，圖2e為本發(fā)明MOS器件導(dǎo)電溝道制作步驟25的剖面結(jié)構(gòu)示意圖，如圖2e所示,第二光刻后刻蝕去除dummy gate 201,形成柵極窗口 ；
[0038]本步驟中，第二光刻是指，在CMP后PMD層和露出的dummy gate 201表面涂覆光刻膠，經(jīng)過曝光和顯影工藝將光刻膠圖案化形成第二光刻圖案(圖中未畫出)，第二光刻圖案用于在硅襯底200上方定義柵極窗口。以第二光刻圖案為掩膜刻蝕去除沒有被光刻圖案遮蔽的dummy gate 201，直到露出其下方的部分硅襯底200表面為止，在露出的部分硅襯底200上方形成柵極窗口，具體方法為現(xiàn)有技術(shù)，不再贅述。其中，還包括光刻后剝離殘留第二光刻圖案的步驟。
[0039]需要注意的是,也可以省略步驟24,直接進行步驟25,也就是在dummy gate 201、側(cè)墻202以及源漏極204表面涂覆光刻膠，經(jīng)過曝光和顯影工藝將光刻膠圖案化形成第二光刻圖案并進行后續(xù)刻蝕去除dummy gate 201的步驟。
[0040]步驟26，圖2f為本發(fā)明MOS器件導(dǎo)電溝道制作步驟26的剖面結(jié)構(gòu)示意圖，如圖2f所示，在柵極窗口中刻蝕硅襯底200形成Σ型溝槽206。
[0041]本步驟中，刻蝕Σ型溝槽206的具體方法是先干法刻蝕再濕法刻蝕，為現(xiàn)有技術(shù)，不再贅述。Σ型溝槽206的高度范圍是10到200納米(nm)，例如10nm，IOOnm或者200nm。Σ型溝槽206側(cè)壁橫截面的輪廓為兩條交叉斜邊組成的尖角，且兩邊側(cè)壁分別延伸至源極和漏極204中。
[0042]步驟27，圖2g為本發(fā)明MOS器件導(dǎo)電溝道制作步驟26的剖面結(jié)構(gòu)示意圖，如圖2g所示，Σ型溝槽206中填充硅化物形成具有應(yīng)力的Σ型導(dǎo)電溝道207。
[0043]本步驟中，填充硅化物可以是碳化硅或者鍺化硅材料，根據(jù)Σ型溝槽206兩側(cè)的源漏極204的注入類型和注入劑量，改變填充硅化物的類型，例如，對于碳化硅材料的源漏極204，填充鍺化硅材料作為Σ型導(dǎo)電溝道207;對于鍺化硅材料的源漏極204，填充碳化硅材料作為Σ型導(dǎo)電溝道207。需要注意的是，為了減少源漏極204與Σ型導(dǎo)電溝道207界面的晶格失配，本發(fā)明采用多步外延生長硅化物的方法填充Σ型溝槽206，從而調(diào)整填充硅化物的組分和分布。Σ型導(dǎo)電溝道中非硅元素占硅化物的摩爾分?jǐn)?shù)(mole fraction)分布規(guī)律為:Σ型導(dǎo)電溝道中部的摩爾分?jǐn)?shù)大于其邊緣處的摩爾分?jǐn)?shù)，也就是說，Σ型導(dǎo)電溝道的兩側(cè)邊緣到中部的摩爾分?jǐn)?shù)變化規(guī)律為遞增型變化，例如，一次線性遞增，二次線性遞增，或者階梯性遞增，本發(fā)明包括但不限于上述摩爾分?jǐn)?shù)分布的變化方式。其中，鍺元素占鍺化硅材料的mole fraction范圍是5%?35%，例如，5%、20%或者35% ;同樣，碳元素占碳化硅材料的mole fraction范圍是5%?35%，例如，5%、20%或者35%。
[0044]至此，本發(fā)明具有MOS器件導(dǎo)電溝道207制作制作完畢。
[0045]后續(xù)還有在Σ型導(dǎo)電溝道207上方的柵極窗口中依次沉積高介電(High K)柵極電介質(zhì)層和金屬層，并CMP金屬層，形成High K柵極電介質(zhì)/金屬層疊柵極的步驟。其中，沉積High K柵極電介質(zhì)層同時覆蓋Σ型導(dǎo)電溝道207表面和柵極窗口中側(cè)墻表面，其步驟與現(xiàn)有技術(shù)相同，不再贅述。
[0046]具體實施例二
[0047]結(jié)合圖3a?3g說明本發(fā)明如圖3所示FinFET導(dǎo)電溝道制作的具體步驟如下:
[0048]步驟31，圖3a為本發(fā)明FinnFET導(dǎo)電溝道制作步驟31沿鰭片的長度方向上的的剖面結(jié)構(gòu)示意圖，如圖10所示，在半導(dǎo)體襯底300表面形成鰭片301。
[0049]本步驟中，提供的半導(dǎo)體襯底300是體硅或者絕緣層上硅SOI ;鰭片301為長條狀，業(yè)界普遍采用先在半導(dǎo)體襯底300的晶片器件面沉積硅Si層，光刻后干法刻蝕硅層的方法形成鰭片301。其中，光刻是指:在Si層上涂覆光刻膠，經(jīng)過曝光和顯影工藝將光刻膠圖案化形成光刻圖案(圖中未畫出)；刻蝕Si層采用干法刻蝕，以光刻圖案為掩膜用各向異性的反應(yīng)離子刻蝕(RIE)或者高密度等離子體(HDP)刻蝕去除沒有被光刻圖案覆蓋的Si層部分，因為干法刻蝕各向異性的選擇性，形成側(cè)壁陡直的鰭片301，具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0050]步驟32，圖3b為本發(fā)明FinnFET導(dǎo)電溝道制作步驟32沿鰭片的長度方向上的剖面結(jié)構(gòu)示意圖，如圖3b所示，形成包圍鰭片301的柵氧化層和柵極后，在鰭片301兩端進行淺漏極注入(LDD)。
[0051 ] 本步驟中，柵氧化層可以是硅的氧化層或高介電(High K)柵極電介質(zhì)層，柵極可以是多晶硅柵極或者金屬柵極，其中，位于鰭片301頂部的柵極部分作為虛擬柵極在后續(xù)工藝中去除，本實施例中以氧化層和多晶硅柵極為例，說明其形成過程:
[0052]在鰭片301表面和露出的襯底表面依次沉積氧化層(例如，二氧化硅)和第一多晶硅層，并進行平坦化，然后圖案化第一多晶硅層和氧化層，形成覆蓋鰭片301的柵氧化層302和圍繞柵氧化層表面的多晶硅柵極303，其中，多晶硅柵極303和柵氧化層302組成的柵極結(jié)構(gòu)與鰭片301長度方向(y方向)上垂直，沿X方向上包圍鰭片301，被柵極結(jié)構(gòu)包圍的鰭片301的一個頂面和兩個垂直側(cè)面所在區(qū)域稱為導(dǎo)電溝道區(qū)域，具體步驟為現(xiàn)有技術(shù)，不再贅述。需要注意的是，位于鰭片301頂面部分柵氧化層302和多晶硅柵極303作為dummy gate將在后續(xù)步驟中去除。
[0053]此外，本步驟中，LDD不是必須步驟，可以省略。
[0054]步驟33，圖3c為本發(fā)明FinnFET導(dǎo)電溝道制作步驟33沿鰭片的長度方向上的剖面結(jié)構(gòu)示意圖，如圖3c所示，形成包圍柵極結(jié)構(gòu)的側(cè)墻，在鰭片301上形成源極和漏極304。
[0055]本步驟中，側(cè)墻(圖中未畫出)位于與鰭片301長度方向上垂直的柵極結(jié)構(gòu)側(cè)壁上，以側(cè)墻為遮蔽，采用離子注入的方法在沿導(dǎo)電溝道區(qū)域兩側(cè)延伸的鰭片301結(jié)構(gòu)中形成碳化硅SiC或者鍺化硅SiGe，分別作為源極和漏極304，具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0056]步驟34，圖3d為本發(fā)明FinnFET導(dǎo)電溝道制作步驟34沿鰭片的長度方向上的剖面結(jié)構(gòu)示意圖，如圖3d所示，半導(dǎo)體襯底的器件面沉積覆蓋鰭片301和柵極結(jié)構(gòu)的介質(zhì)層304后,化學(xué)機械研磨(CMP),直到露出dummy gate表面,形成一個平面。
[0057]本步驟中，CMP首先去除覆蓋在鰭片301頂面柵極結(jié)構(gòu)上方的介質(zhì)層304，具體方法為現(xiàn)有技術(shù)，不再贅述。
[0058]步驟35，圖3e為本發(fā)明FinnFET導(dǎo)電溝道制作步驟35沿鰭片301的長度方向上的剖面結(jié)構(gòu)示意圖，如圖3e所示,光刻后刻蝕去除dummy gate,形成柵極窗口。
[0059]本步驟中，光刻是指,在CMP后介質(zhì)層304和露出的du_y gate表面涂覆光刻膠，經(jīng)過曝光和顯影工藝將光刻膠圖案化形成光刻圖案(圖中未畫出)，光刻圖案用于在鰭片301頂部上方定義柵極窗口，以光刻圖案為遮蔽刻蝕除去鰭片301頂部的虛擬柵極，包括位于鰭片頂部的多晶硅柵極303和其下方的柵電介質(zhì)層302，直到露出鰭片301頂部為止，形成柵極窗口，具體方法為現(xiàn)有技術(shù)，不再贅述。其中，還包括光刻后剝離殘留光刻圖案的步驟。
[0060]步驟36，圖3f為本發(fā)明FinnFET導(dǎo)電溝道制作步驟36沿鰭片301的長度方向上的剖面結(jié)構(gòu)示意圖，如圖3f所示，在柵極窗口中刻蝕鰭片301形成Σ型溝槽206。
[0061]本步驟中，刻蝕Σ型溝槽206的具體方法是先干法刻蝕再濕法刻蝕，為現(xiàn)有技術(shù)，不再贅述。Σ型溝槽206的高度范圍是10到200納米(nm)，例如10nm，IOOnm或者200nm。Σ型溝槽206側(cè)壁橫截面的輪廓為兩條交叉斜邊組成的尖角，且兩邊側(cè)壁分別延伸至源極和漏極304204中。
[0062]步驟37，圖3g為本發(fā)明FinnFET導(dǎo)電溝道制作步驟37沿鰭片301的長度方向上的剖面結(jié)構(gòu)示意圖，如圖3g所示，在Σ型溝槽206中填充硅化物形成具有應(yīng)力的Σ型導(dǎo)電溝道。
[0063]本步驟中，填充硅化物可以是碳化硅或者鍺化硅材料，根據(jù)Σ型溝槽206兩側(cè)的源極和漏極304的注入類型和注入劑量，改變填充硅化物的類型，例如，對于碳化硅材料的源漏極304，填充鍺化硅材料作為Σ型導(dǎo)電溝道；對于鍺化硅材料的源漏極304，填充碳化硅材料作為Σ型導(dǎo)電溝道。需要注意的是，為了減少源漏極304與Σ型導(dǎo)電溝道界面的晶格失配，本發(fā)明采用多階段外延生長硅化物的方法填充Σ型溝槽206，調(diào)整填充硅化物的組分和分布。Σ型導(dǎo)電溝道中非硅元素占硅化物的摩爾分?jǐn)?shù)(mole fraction)分布規(guī)律為:Σ型導(dǎo)電溝道中部的摩爾分?jǐn)?shù)大于其邊緣處的摩爾分?jǐn)?shù)，也就是說，Σ型導(dǎo)電溝道的兩側(cè)邊緣到中部的摩爾分?jǐn)?shù)變化規(guī)律為遞增型變化，例如，一次線性遞增，二次線性遞增，或者階梯性遞增，本發(fā)明包括但不限于上述摩爾分?jǐn)?shù)分布的變化方式。其中，鍺元素占鍺化硅材料的mo I e fraction范圍是5%?35%，例如5%、20%或者35 %;同樣，碳元素占碳化硅材料的mole fraction范圍是5%?35%，例如5%、20%或者35%。
[0064]至此，本發(fā)明提出的FinFET導(dǎo)電溝道制作完畢。
[0065]本發(fā)明制作FinFET導(dǎo)電溝道之后，F(xiàn)inFET后續(xù)制作工藝還包括:在Σ型導(dǎo)電溝道上方的柵極窗口中依次沉積頂部柵極電介質(zhì)層和第二多晶硅層，并CMP第二多晶硅層，形成位于鰭片頂部的柵極結(jié)構(gòu)。本步驟的具體方法為現(xiàn)有技術(shù)，不再贅述。[0066]綜上，本發(fā)明具體實施例一和二在MOS器件的硅襯底或者FinFET的鰭片中形成Σ型導(dǎo)電溝道，一方面，在Σ型導(dǎo)電溝道中多步外延生長鍺化硅或碳化硅，相比于單晶硅來說，更能提高載流子，尤其是空穴的遷移率，另一方面，使得Σ型導(dǎo)電溝道邊緣的非硅元素?fù)诫s濃度小于其中部的非硅元素?fù)诫s濃度，從而通過漸變的梯度式非硅元素?fù)诫s濃度，降低源漏極與導(dǎo)電溝道界面處的晶格適配，同時增加導(dǎo)電溝道中的應(yīng)力，提高載流子遷移率。
[0067]以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明保護的范圍之內(nèi)。
【權(quán)利要求】
1.一種導(dǎo)電溝道制作方法，應(yīng)用于金屬氧化物半導(dǎo)體場效應(yīng)晶體管制作，該方法包括: 提供一半導(dǎo)體基體，所述半導(dǎo)體基體上具有虛擬柵極和環(huán)繞所述虛擬柵極的側(cè)墻，以所述虛擬柵極和側(cè)墻為遮蔽，在所述半導(dǎo)體基體中形成源極和漏極； 在所述半導(dǎo)體基體上沉積介質(zhì)層，所述介質(zhì)層覆蓋所述虛擬柵極、側(cè)墻以及源極和漏極表面； 化學(xué)機械研磨所述介質(zhì)層直到露出所述虛擬柵極表面； 刻蝕去除所述虛擬柵極形成柵極窗口 ；柵極窗口中刻蝕硅襯底形成Σ型溝槽，所述Σ型溝槽的兩邊側(cè)壁分別延伸至所述源極和漏極中； 在所述Σ型溝槽中填充硅化物形成Σ型導(dǎo)電溝道。
2.如權(quán)利要求1所述的方法，其特征在于，所述半導(dǎo)體基體是硅襯底。
3.如權(quán)利要求1所述的方法，其特征在于，所述半導(dǎo)體基體是位于半導(dǎo)體襯底上的鰭片，所述虛擬柵極是所述鰭片頂部的柵極。
4.如權(quán)利要求3所述的方法，其特征在于，所述半導(dǎo)體襯底是體硅或者絕緣層上硅SOI。
5.如權(quán)利要求1所述的方法，其特征在于，所述Σ型溝槽的高度是10到200納米。
6.如權(quán)利要求1所述的方法，其特征在于，所述硅化物是碳化硅或鍺化硅。
7.如權(quán)利要求1所述的方法，其特征在于，所述填充硅化物的方法是多步外延，Σ型導(dǎo)電溝道中非硅元素占所述硅化物的摩爾分?jǐn)?shù)百分比范圍是5%?35%。
8.如權(quán)利要求1所述的方法，其特征在于，所述Σ型導(dǎo)電溝道中非硅元素占所述硅化物的摩爾分?jǐn)?shù)分布規(guī)律是中部大于邊緣。
【文檔編號】H01L21/336GK103681342SQ201210361835
【公開日】2014年3月26日 申請日期:2012年9月25日 優(yōu)先權(quán)日:2012年9月25日
【發(fā)明者】趙猛 申請人:中芯國際集成電路制造(上海)有限公司