專利名稱：用于層疊的電子電路系統(tǒng)的裝置及相關(guān)聯(lián)的方法
技術(shù)領(lǐng)域：
所公開的概念總體涉及電子器件封裝和制造，并且更具體地涉及用于電子電路系統(tǒng)或器件的面對面鍵合或?qū)盈B的裝置及相關(guān)聯(lián)的方法。
背景技術(shù)：
隨著電路和系統(tǒng)設(shè)計(jì)的發(fā)展，電子電路的復(fù)雜度(諸如集成器件的數(shù)目)日益增力口。增加的集成度帶來每單元尺寸或面積的更小成本、更小的器件尺寸、增加的功能性以及更小的器件。為了進(jìn)一步增加電路或器件密度，有時(shí)在三維(3D)配置中布置電子電路或器件 或者層疊電子電路或器件。通過層疊器件，所得到的器件的占用面積縮小。而且，層疊器件可以減小總體互連長度。更小的互連長度又會帶來更快的信號傳播、更少受噪聲影響、更低的功耗等。此外，在3D配置中層疊器件允許“混合和匹配”執(zhí)行不同功能、使用不同技術(shù)等的器件。

發(fā)明內(nèi)容
在一個(gè)示例性實(shí)施例中，裝置包括襯底和成對裸片，該成對裸片包括電子電路系統(tǒng)。該襯底包括空腔。裸片之一布置在形成于襯底中的空腔中。另一個(gè)裸片布置在第一裸片之上并且與該第一裸片電耦合。在另一示例性實(shí)施例中，電子組件包括第一半導(dǎo)體裸片以及襯底，該第一半導(dǎo)體裸片包括電子電路系統(tǒng)。該襯底包括形成于襯底的表面中的空腔。定制該空腔的尺度以便第一半導(dǎo)體裸片駐留在該空腔中。該電子組件還包括另一個(gè)半導(dǎo)體裸片，該另一個(gè)半導(dǎo)體裸片包括現(xiàn)場可編程門陣列(FPGA)電路系統(tǒng)，并且布置在第一半導(dǎo)體裸片之上且與該第一半導(dǎo)體裸片鍵合。在又一示例性實(shí)施例中，制造電子組件的方法包括制造具有空腔的襯底以及將裸片布置在空腔中。該方法進(jìn)一步包括將另一裸片布置在第一裸片之上以及將這兩個(gè)裸片鍵
合在一起。


所附附圖僅圖示了示例性實(shí)施例并且因此不應(yīng)被看做限制其范圍。受益于本公開的本領(lǐng)域普通技術(shù)人員明白，所公開的概念給他們自己帶來其它等同效應(yīng)的實(shí)施例。在附圖中，多個(gè)附圖中使用的相同標(biāo)號指示符表示相同的、類似的或等同的功能、組件或塊。圖1圖示了根據(jù)示例性實(shí)施例的、具有層疊半導(dǎo)體裸片的器件。圖2至圖6描繪了根據(jù)示例性實(shí)施例的、用于制造具有層疊半導(dǎo)體裸片的器件的技術(shù)的各種步驟。圖7示出了根據(jù)示例性實(shí)施例的、具有層疊在多個(gè)半導(dǎo)體裸片之上的半導(dǎo)體裸片的器件。
圖8圖示了根據(jù)示例性實(shí)施例的、在層疊裸片之間的信號流或電互連或耦合。圖9描繪了在示例性實(shí)施例中使用的現(xiàn)場可編程門陣列(FPGA)的框圖。
具體實(shí)施例方式所公開的概念總地涉及電子器件封裝和制造。更具體而言，所公開的概念涉及用于電子電路系統(tǒng)或器件的面對面鍵合或?qū)盈B的裝置及相關(guān)聯(lián)的方法。本公開的一個(gè)方面關(guān)于層疊的半導(dǎo)體裸片，其中一個(gè)裸片駐留在空腔或溝槽中，而另一個(gè)裸片布置或者位于該空腔之上。這兩個(gè)裸片可以具有在它們之間的機(jī)械鍵合和/或電耦合。圖1圖示了根據(jù)一個(gè)示例性實(shí)施例的具有層疊半導(dǎo)體裸片的器件。具體而言，圖1中的器件包括半導(dǎo)體裸片32和半導(dǎo)體裸片34。裸片32駐留于襯底30中的空腔或溝槽22中。在一些示例性實(shí)施例中，空腔22可以形成在襯底30的表面中(例如，在構(gòu)建層中)，諸如形成在襯底30的頂表面中?？涨?2具有允許裸片32插入、布置或放置在空腔22中或空腔22內(nèi)的尺度(寬度、長度和深度)。注意，圖1將裸片32示出為不完全駐留于空腔22內(nèi)，這僅用于幫助呈現(xiàn)細(xì)節(jié)，并且注意，圖1中的各項(xiàng)不一定按照比例繪制。在一些示例性實(shí)施例中，空腔22的深度可以使得裸片22的頂表面與襯底30的頂表面齊平或基本齊平(即，共面或基本共面，從而使得公差不會不利地影響器件的制造和/或兩個(gè)裸片之間的鍵合)。一般來講，空腔22的尺度取決于裸片32的尺度。圖1中的器件提供如下優(yōu)勢裸片32無需制成較薄以便空腔22容納裸片32。因而，可以選擇空腔22的尺度，從而使得可以容納許多不同類型和尺寸的裸片32。在一些示例性實(shí)施例中，空腔22可以具有100-300微米的深度?？涨?2的深度的尺度不必精確。在一些實(shí)施例中，空腔22可以具有大約100微米到大約300微米的深度。在其它一些實(shí)施例中，可以使用其它值。然而，在一些實(shí)施例中，根據(jù)需要，裸片32可以制成較薄(在制造后或者通過為裸片32選擇較薄的初始半導(dǎo)體襯底)從而減小空腔22的深度。例如，當(dāng)裸片32具有相對較大的厚度并且在不修改的情況下可用的技術(shù)或制造工具無法適應(yīng)裸片32時(shí)，可能期望該布置以減小其厚度。裸片32經(jīng)由耦合機(jī)構(gòu)38電耦合(并且機(jī)械鍵合)到裸片34。如本領(lǐng)域普通技術(shù)人員所明白的那樣，耦合機(jī)構(gòu)38可以包括用于將裸片32中或裸片32上的電路系統(tǒng)與裸片34中或裸片34上的電路系統(tǒng)電耦合的適合機(jī)構(gòu)，例如，焊料球、焊料凸塊、微凸塊等。在焊接階段期間，耦合機(jī)構(gòu)38形成裸片32和裸片34之間的機(jī)械鍵合和電耦合。裸片34經(jīng)由耦合機(jī)構(gòu)36電耦合(并且機(jī)械鍵合)到襯底30。耦合機(jī)構(gòu)36可以包括用于將裸片34中或裸片34上的電路系統(tǒng)與襯底30中或襯底30上的電路系統(tǒng)或互連電耦合的適合機(jī)構(gòu)。如本領(lǐng)域普通技術(shù)人員所明白的那樣，一些示例包括焊料球、焊料凸塊、倒裝芯片凸塊等。在焊接階段期間，耦合機(jī)構(gòu)36形成裸片34和襯底30之間的機(jī)械鍵合和電f禹合。如下面詳細(xì)描述的那樣，在一些示例性實(shí)施例中，襯底30包括互連層和過孔(在圖1中未示出)。耦合機(jī)構(gòu)36為裸片34上或裸片3 4中的電路系統(tǒng)提供耦合到襯底30上或襯底30中的各種互連或過孔的方式。如下面詳細(xì)描述的那樣，在一些示例性實(shí)施例中，襯底30包括在其上或在其內(nèi)形成互連或過孔的核芯(core)(在圖1中未示出)。
在一些示例性實(shí)施例中，襯底30可以耦合到電路載體、板或襯底42。電路載體42可以是用于物理連接和電耦合到裸片32、裸片34和/或襯底30中的電路系統(tǒng)、互連和/或過孔的適合器件。在一些示例性實(shí)施例中，如本領(lǐng)域普通技術(shù)人員所明白的那樣，電路載體42可以是印刷電路板(PCB)、厚膜襯底等。根據(jù)需要，取決于諸如待容納的互連的復(fù)雜度之類的因素，電路載體42可以包括各種各樣的層、過孔等。除了襯底30之外，電路載體42可以電耦合(根據(jù)需要，并且機(jī)械耦合)到各種各樣的其它器件和電子電路系統(tǒng)(在圖1中未示出)。一些示例包括集成電路(IC)、互連(例如，邊緣連接器)、分立器件(有源器件(例如，晶體管、二極管)和無源器件(電阻器、電感器、電容器)二者)。以此方式，根據(jù)需要，電路載體和包括在裸片32和裸片34中或包括在裸片32和裸片34上的電路系統(tǒng)可以提供完整系統(tǒng)、子系統(tǒng)或塊的功能。本公開的一個(gè)方面涉及用于制造如下器件的技術(shù)，該器件包括或使用圖1中所示的在裸片32和裸片34之間的裸片到裸片耦合或鍵合，其中裸片32和裸片34布置在層疊配置中。圖2至圖6圖示了根據(jù)一些示例性實(shí)施例的此類技術(shù)的各種步驟。更具體而言， 圖2至圖6示出了在各種制造步驟或階段期間的核芯、襯底、構(gòu)建層等的橫截面。如上面所指出的那樣，在一些示例性實(shí)施例中，襯底30(參見圖1)具有核芯。處理襯底30的核芯以便向襯底30的頂表面和/或底表面形成和添加構(gòu)建層。如下面詳細(xì)描述的那樣，構(gòu)建層可以包括一個(gè)或多個(gè)介電層、一個(gè)或多個(gè)金屬層(用于互連)以及一個(gè)或多個(gè)焊料掩膜層(以及可能的其它層，取決于具體應(yīng)用)。制造可以開始于使用已經(jīng)包括核芯和制造的構(gòu)建層的襯底30,或者開始于使用基礎(chǔ)核芯和制造構(gòu)建層。圖2示出了其中制造開始于用于襯底30的核芯10的情形(參見圖1)。參照圖2，核芯10可以具有期望的厚度并且由適合材料制成。一般而言，選擇核芯10的厚度使得提供期望的機(jī)械特性，諸如剛性、對機(jī)械應(yīng)力(例如，扭曲或彎曲)的阻性等。如本領(lǐng)域普通技術(shù)人員所明白的那樣，核芯10可以由適合材料(諸如纖維玻璃)制成。在一些示例性實(shí)施例中，在核芯10的頂表面上制造或沉積介電層12A(參見圖2)。類似地，在核芯10的底表面上制造或沉積介電層12B?？梢允褂眠m合材料制造介電層12A-12B，并且介電層12A-12B可以具有期望的或適合的厚度。在一些情形中，針對層12A-12B使用相同的厚度可以有助于提供改善的機(jī)械穩(wěn)定性和避免或減少在制造、處理(例如，與電路載體42的連接或焊接(參見圖1))和/或使用期間對諸如核芯10的翹曲或扭曲之類的機(jī)械應(yīng)力的易感性(susceptibility)。參照圖3，可以制造期望數(shù)目的過孔。圖3示出了兩個(gè)過孔14A-14B的示例，但可以制造其它數(shù)目的過孔。通過在介電層12A-12B和核芯10中制作開口形成或制造過孔14A-14B。如本領(lǐng)域普通技術(shù)人員所明白的那樣，可以使用適合技術(shù)(諸如光刻或通過使用激光(或其它技術(shù))去除介電層12A-12B和核芯10的適當(dāng)部分)制造過孔14A-14B。此外，在介電層12A中制造空腔22 (如果有的話，可以是空腔22的可以駐留于介電層中的一部分)。更具體而言，去除介電層12A的一部分以打開空腔22。如本領(lǐng)域普通技術(shù)人員所明白的那樣，可以使用適合技術(shù)(諸如光刻或通過使用激光(或其它技術(shù))去除介電層12A的適當(dāng)部分)制造空腔22。如上面所指出的那樣，襯底30包括用于將半導(dǎo)體裸片耦合在一起和/或?qū)雽?dǎo)體裸片耦合到電路載體、其它電路系統(tǒng)等的機(jī)構(gòu)或互連。在一些示例性實(shí)施例中，這樣的互連可以通過使用在核芯10的任一側(cè)上的一個(gè)或更多個(gè)金屬層來制造。在一些示例性實(shí)施例中，如下所述的那樣，金屬層制造在核芯10的頂側(cè)和底側(cè)二者上。參照圖4，在核芯10的頂表面上(即在介電層12A之上)制造或沉積金屬層16A。類似地，在核芯10的底表面上(即在介電層12B之上)制造或沉積金屬層16B(為了沉積金屬層16B,可以翻轉(zhuǎn)核芯10)。可以使用適合材料制造金屬層16A-16B，并且金屬層16A-16B可以具有期望的或適合的厚度。在一些情形中，針對層16A-16B使用相同厚度可以有助于提供改善的機(jī)械穩(wěn)定性并且避免或減少在制造、處理(例如，與電路載體42的連接或焊接(參見圖1))和/或使用期間對諸如核芯10的翹曲或扭曲之類的機(jī)械應(yīng)力的易感性?？梢詫饘賹?6A-16B進(jìn)行適當(dāng)?shù)貥?gòu)圖以提供期望的互連或耦合機(jī)構(gòu)。圖案取決于期望的電路拓?fù)浜突ミB。在圖4中所示的示例性實(shí)施例中，在金屬層16A中制作開口或孔 洞18A，以制作互連圖案。類似地，在金屬層16B中制作開口或孔洞18B，以制作互連圖案。在金屬層16A-16B的制造期間，如本領(lǐng)域普通技術(shù)人員所明白的那樣，過孔14A-14B可以鍍覆有金屬。如本領(lǐng)域普通技術(shù)人員所明白的那樣，可以使用適合技術(shù)(諸如光刻或通過使用激光(或其它技術(shù))去除金屬層16A-16B的適當(dāng)部分)構(gòu)圖金屬層16A-16B。如本領(lǐng)域普通技術(shù)人員所明白的那樣，可以制造任何期望或適當(dāng)數(shù)目的開口以對金屬層16A-16B構(gòu)圖。圖4示出了開口 18A和18B以僅提供示例。如本領(lǐng)域普通技術(shù)人員所明白的那樣，開口的數(shù)目和位置的選擇取決于諸如電路拓?fù)?、互連版圖、可用金屬層的數(shù)目之類的因素。如本領(lǐng)域普通技術(shù)人員所明白的那樣，類似于開口 18A-18B，可以通過使用適合技術(shù)(諸如光刻或通過使用激光(或其它技術(shù))去除金屬層16A-16B的適當(dāng)部分)制造期望數(shù)目的開口。此外，在金屬層16A中制造空腔22 (如果有的話，為空腔22的駐留于金屬層16A內(nèi)的部分)。更具體而言，去除金屬層16A的一部分以打開空腔22。換句話說，隨著圖1中所示總體結(jié)構(gòu)的制造進(jìn)行，逐層地制造空腔22。如本領(lǐng)域普通技術(shù)人員所明白的那樣，可以使用適合技術(shù)(諸如光刻或通過使用激光(或其它技術(shù))去除金屬層16A的適當(dāng)部分)制造空腔22。如所指出的那樣，在一些實(shí)施例中，可以通過沉積附加介電層和金屬層以及制造期望的互連圖案來制造附加金屬層和/或過孔。如本領(lǐng)域普通技術(shù)人員所明白的那樣，金屬層和介電層的數(shù)目取決于諸如電路復(fù)雜度、過孔和互連的期望數(shù)目之類的因素。在此類實(shí)施例中，如上所述通過去除這些層的適當(dāng)部分，將用于空腔22 (如果有的話，為空腔22的駐留于此類層內(nèi)的部分)的開口擴(kuò)展到附加介電層和金屬層。參照圖5，在核芯10的頂表面上(即在金屬層16A之上)制造或沉積焊料掩膜層20A。類似地，在核芯10的底表面上(即在金屬層16B之上)制造或沉積焊料掩膜層20B (為了在底側(cè)上制造，可以翻轉(zhuǎn)核芯10)。在一些示例性實(shí)施例中，焊料掩膜層20A-20B可以具有在大約25微米到大約50微米范圍中的厚度，但可以使用其它值。焊料掩膜層20A-20B提供本領(lǐng)域普通技術(shù)人員完全理解的功能。例如，焊料掩膜層20A-20B有助于防止各種組件的焊接期間相鄰互連走線之間的電短路和不希望的機(jī)械鍵合?？梢允褂眠m合材料制造焊料掩膜層20A-20B，并且焊料掩膜層20A-20B可以具有期望的或適當(dāng)?shù)暮穸取Ｔ谝恍┣樾沃?，針對?0A-20B使用相同厚度可以有助于提供改善的機(jī)械穩(wěn)定性和避免或減少在制造、處理(例如，與電路載體42的連接或焊接(參見圖1))和/或使用期間對諸如核芯10的翹曲或扭曲之類的機(jī)械應(yīng)力的易感性?？梢詫噶涎谀?0A-20B進(jìn)行適當(dāng)?shù)貥?gòu)圖以助于分別提供去往金屬層16A-16B的期望的互連或耦合機(jī)構(gòu)。如上面所指出的那樣，圖案取決于期望的電路拓?fù)浜突ミB。在圖5中所示的示例性實(shí)施例中，將開口 18A和18B分別擴(kuò)展到焊料掩膜層20A-20B?？梢栽诤附与A段期間填充開口(以將裸片34耦合到裸片32以及將襯底30耦合到電路載體42等)。如本領(lǐng)域普通技術(shù)人員所明白的那樣，可以使用適合技術(shù)(諸如光刻或通過使用激光(或其它技術(shù))去除焊料掩膜層20A-20B的適當(dāng)部分)來對焊料掩膜層20A-20B進(jìn)行構(gòu)圖。此外，在焊料掩膜層20A中制造空腔22(空腔22的駐留于焊料掩膜層20A內(nèi)的部分)。更具體而言，去除焊料掩膜層20A的一部分以打開空腔22。如本領(lǐng)域普通技術(shù)人員所明白的那樣，可以使用適合技術(shù)(諸如光刻或通過使用激光(或其它技術(shù))去除焊料掩膜層20A的適當(dāng)部分)來制造空腔22。在一些實(shí)施例中，可以在核芯10的頂部和底部上沉積多個(gè)焊料掩膜層。例如，如下面詳細(xì)描述的那樣，在一些實(shí)施例中，裸片32(參見圖1)可以駐留于空腔22內(nèi)，空腔22在多個(gè)焊料掩膜層中制造并且不擴(kuò)展到底層金屬和介電層。參照圖6，在一個(gè)或多個(gè)焊料掩膜層20A內(nèi)形成空腔22。更具體而言，空腔22存在于焊料掩膜層20A內(nèi)，而不在金屬層16A和介電層12A內(nèi)。這種配置稍微簡化了空腔22的制造?？涨?2的制造涉及刻蝕或去除焊料掩膜層20A的部分，而不是除了金屬層16A和介電層12A之外的焊料掩膜層20A。在一些實(shí)施例中，可以層疊多于兩個(gè)的裸片。此類實(shí)施例提供可以使用的電子電路系統(tǒng)的類型和配置的增加的靈活性。例如，一個(gè)層疊裸片可以包括數(shù)字電路系統(tǒng)，而另一個(gè)層疊裸片可以包括模擬電路系統(tǒng)。作為另一個(gè)示例，一個(gè)層疊裸片可以包括使用基于硅的技術(shù)實(shí)現(xiàn)的電路系統(tǒng)，而另一個(gè)層疊裸片可以包括使用另一半導(dǎo)體(諸如砷化鎵(GaAs)、錯(cuò)娃(SiGe)等)實(shí)現(xiàn)的電路系統(tǒng)。 作為又一示例，一個(gè)裸片可以包括使用具有具體特征尺寸(例如，90nm)的制造技術(shù)實(shí)現(xiàn)的電路系統(tǒng)，而另一個(gè)層疊裸片可以包括使用具有不同特征尺寸(例如，45nm)的制造技術(shù)實(shí)現(xiàn)的電路系統(tǒng)。使用這些技術(shù)，可以提供用于按照各種半導(dǎo)體技術(shù)提供功能的靈活方式。在一些實(shí)施例中，使用層疊裸片實(shí)現(xiàn)的電路系統(tǒng)可以提供不同或互補(bǔ)的功能。例如，一個(gè)層疊裸片(例如，圖1中的裸片32)可以包括專用IC(ASIC)電路系統(tǒng)、片上系統(tǒng)(SoC)等，而另一個(gè)層疊裸片(例如，圖1中的裸片34)可以包括現(xiàn)場可編程門陣列(FPGA)電路系統(tǒng)。以此方式，ASIC(或SoC)可以提供具有較低面積和功耗開銷的總體系統(tǒng)功能的一些部分(雖然具有較低靈活性)，而FPGA提供具有增加的靈活性、可編程性或可配置性的總體系統(tǒng)功能的其它一些部分。圖7示出了根據(jù)一個(gè)示例性實(shí)施例的一個(gè)裸片層疊在兩個(gè)裸片之上。更具體而言，裸片34層疊在裸片32A和裸片32B之上。裸片32A和裸片32B分別駐留在空腔22A和空腔22B內(nèi)?？梢允褂蒙鲜黾夹g(shù)來制造空腔22A-22B。
耦合機(jī)構(gòu)38A為裸片34提供與裸片32A上或裸片32A中的電路系統(tǒng)電耦合和通信的方式。類似地，耦合機(jī)構(gòu)38B為裸片34提供與裸片32B上或裸片32B中的電路系統(tǒng)電耦合和通信的方式。圖7中的器件的其它特征可以與圖1中所示器件的特征類似。通過裸片34中或裸片34上形成的互連，裸片32A中的電路系統(tǒng)可以耦合到裸片32B中的電路系統(tǒng)。以此方式，可以按照靈活的方式提供完整系統(tǒng)、子系統(tǒng)或塊。注意，如本領(lǐng)域普通技術(shù)人員所明白的那樣，圖7中所示的配置僅提供示例，并且許多變形是可能的。例如，代替兩個(gè)裸片層疊在裸片34之下，可以使用更大數(shù)目的裸片。作為另一示例，代替使用一個(gè)裸片34層疊在裸片32A-32B之上，可以在兩個(gè)裸片32A-32B之上分別層疊兩個(gè)裸片34A-34B?？梢允褂酶鶕?jù)各種實(shí)施例的具有層疊半導(dǎo)體裸片的器件來制作具有期望功能的系統(tǒng)。通過使用包括具有寬廣范圍和類型的電路系統(tǒng)的電路系統(tǒng)的裸片，提供用于制作復(fù)雜系統(tǒng)的靈活機(jī)構(gòu)。如圖8圖示的那樣，耦合機(jī)構(gòu)(例如參見圖1和圖7中的耦合機(jī)構(gòu)36、·38和40)提供用于各種裸片之間的信號流的靈活機(jī)構(gòu)。具體而言，互連或耦合機(jī)構(gòu)138(可以包括圖1和圖7中的耦合機(jī)構(gòu)36、38和40中的一個(gè)或多個(gè))允許裸片32中或裸片32上包括的電路系統(tǒng)與裸片34中或裸片34上包括的電路系統(tǒng)通信。根據(jù)需要，通信的方向可以是單向、半雙向或全雙向(如圖8中所示)。在其中使用多個(gè)的裸片(例如，圖7中的裸片32A和裸片32B)的情形中，可以擴(kuò)展互連138以提供這些裸片和裸片34之間的通信和耦合。參照圖8，在一些實(shí)施例中，互連138中的一些或全部可以是可配置的。因而，在包括裸片32和裸片34的器件的設(shè)計(jì)、制造和/或使用期間，可以確定或?qū)崿F(xiàn)互連138中的線和信號的類型、功能、數(shù)目等。例如，在一些實(shí)施例中，可以在器件的設(shè)計(jì)階段期間確定互連138的特性。在一些其它實(shí)施例中，可以在器件的制造階段期間(例如，通過使用熔絲、反熔絲等)確定互連138的特性。在其它一些實(shí)施例中，可以在器件的使用期間確定互連138的特性。例如，如上面指出的那樣，裸片34 (參見圖1或圖7)可以包括FPGA電路系統(tǒng)。FPGA電路系統(tǒng)的功能可以通過終端用戶編程。更具體而言，終端用戶可以對FPGA中的某些互連的功能進(jìn)行編程。通過使用FPGA的資源實(shí)現(xiàn)互連138的部分，用戶可以使用FPGA計(jì)算機(jī)輔助設(shè)計(jì)(CAD)軟件流來確定互連138的至少一些特性和功能。當(dāng)然，可以使用上述技術(shù)中的一種或多種技術(shù)的組合。換言之，可以在器件的設(shè)計(jì)、制造和使用階段中的多個(gè)階段期間確定互連138的特性。如上面指出的那樣，在一些實(shí)施例中，層疊裸片中的一個(gè)或多個(gè)可以包括FPGA電路系統(tǒng)。圖9圖示了可以在此類實(shí)施例中使用的FPGA 134的通用框圖。FPGA 134包括配置電路系統(tǒng)130、配置存儲器(CRAM) 133、控制器140、可編程邏輯106、可編程互連109和I/O電路系統(tǒng)112。此外，根據(jù)需要，F(xiàn)PGA 134可以包括測試/調(diào)試電路系統(tǒng)115、一個(gè)或多個(gè)處理器118、一個(gè)或多個(gè)通信電路系統(tǒng)121、一個(gè)或多個(gè)存儲器124、一個(gè)或多個(gè)控制器127和初始化電路139。在一些實(shí)施例中，F(xiàn)PGA 134也可以包括一個(gè)或多個(gè)電壓調(diào)節(jié)器或電源電路(未示出)。注意，該圖示出了 FPGA 134的通用框圖。因而，如本領(lǐng)域普通技術(shù)人員所明白的那樣，F(xiàn)PGA 134可以包括其它一些塊和電路系統(tǒng)。這樣的電路系統(tǒng)的不例包括時(shí)鐘生成和分布電路等。此外，根據(jù)需要，F(xiàn)PGA 134可以包括模擬電路系統(tǒng)、其它數(shù)字電路系統(tǒng)和/或混合信號電路系統(tǒng)、熔絲、反熔絲等?？删幊踢壿?06包括可配置或可編程邏輯電路系統(tǒng)塊，諸如查找表(LUT)、乘積項(xiàng)邏輯、傳輸門、多路復(fù)用器(MUX)、邏輯門、寄存器、存儲器等?？删幊袒ミB109耦合到可編程邏輯106并且提供在可編程邏輯106內(nèi)的各種塊與FPGA 134內(nèi)或外的其它電路系統(tǒng)之間的可配置互連(耦合機(jī)構(gòu))(例如，通過使用傳輸門和/或MUX)。在一些實(shí)施例中，可編程邏輯106和/或可編程互連109可以包括熔絲和/或反熔絲以提供附加的靈活性或可編程性。初始化電路139在FPGA 134的重置或加電時(shí)可以引起各種功能的執(zhí)行。在加電時(shí)或在加電后，F(xiàn)PGA 134通常從外部設(shè)備獲得配置信息。基于該配置信息，對FPGA核芯或架構(gòu)內(nèi)的各種塊或器件或者FPGA 134中的其它塊或資源進(jìn)行配置或編程。示例包括可編
程邏輯106和可編程互連109?？梢允褂每删幊袒ミB109中的電路系統(tǒng)的一部分來實(shí)現(xiàn)圖8中的互連138，即與層疊裸片器件中的其它裸片的一個(gè)或多個(gè)互連。參照圖9，I/O電路系統(tǒng)112可以構(gòu)成各種各樣的I/O器件或電路。I/O電路系統(tǒng)112可以耦合到FPGA 134的各種部分，例如，可編程邏輯106和可編程互連109。根據(jù)需要，I/O電路系統(tǒng)112提供用于FPGA 134內(nèi)的各種塊的機(jī)構(gòu)和電路系統(tǒng)以與外部電路系統(tǒng)或器件(諸如器件中的其它裸片)通信。測試/調(diào)試電路系統(tǒng)115有助于FPGA 134內(nèi)的各種塊和電路的測試和檢修。測試/調(diào)試電路系統(tǒng)115可以包括本領(lǐng)域普通技術(shù)人員已知的各種塊和電路。例如，根據(jù)需要，測試/調(diào)試電路系統(tǒng)115可以包括用于在FPGA 134加電或重置之后執(zhí)行測試的電路。根據(jù)需要，測試/調(diào)試電路系統(tǒng)115也可以包括編碼和奇偶校驗(yàn)電路。FPGA 134可以包括一個(gè)或多個(gè)處理器118。處理器118可以耦合到FPGA 134內(nèi)的其它塊和電路。處理器118可以從FPGA 134內(nèi)或外部的電路接收數(shù)據(jù)和信息，并按照各種各樣的方式處理信息，如本領(lǐng)域普通技術(shù)人員所明白的那樣。處理器118的一個(gè)或多個(gè)可以構(gòu)圖數(shù)字信號處理器(DSP)。根據(jù)需要，DSP允許執(zhí)行各種各樣的信號處理任務(wù)，諸如壓縮、解壓縮、音頻處理、視頻處理、濾波等。處理器118可以與層疊裸片器件內(nèi)的其它裸片中包括的電路系統(tǒng)(例如，包括在裸片中的ASIC電路系統(tǒng))協(xié)作操作。FPGA 134也可以包括一個(gè)或多個(gè)通信電路121。如本領(lǐng)域普通技術(shù)人員所明白的那樣，通信電路121可以有助于FPGA 134內(nèi)的各種電路與FPGA 134外部的電路之間的數(shù)據(jù)和信息交換。通信電路121的示例包括收發(fā)器、網(wǎng)絡(luò)接口電路等。FPGA 134可以進(jìn)一步包括一個(gè)或多個(gè)存儲器124和一個(gè)或多個(gè)存儲器控制器127。存儲器124允許FPGA 134內(nèi)的各種數(shù)據(jù)和信息(諸如用戶數(shù)據(jù)、中間結(jié)果、計(jì)算結(jié)果等)的存儲。根據(jù)需要，存儲器124可以具有粒度或塊形式。類似于存儲器118，存儲器124可以與層疊裸片器件內(nèi)的其它裸片中包括的電路系統(tǒng)(例如，包括在裸片中的ASIC電路系統(tǒng))協(xié)作操作。存儲器控制器127允許對接到FPGA外部的電路系統(tǒng)并且控制FPGA外部的電路系統(tǒng)的操作和各種功能。例如，存儲器控制器127可以對接到外部的同步動(dòng)態(tài)隨機(jī)存取存儲器(SDRAM)并控制該外部的同步動(dòng)態(tài)隨機(jī)存取存儲器。外部SDRAM可以位于層疊裸片器件內(nèi)的其它裸片中，例如，包括在裸片中的ASIC電路系統(tǒng)。
通過使用FPGA 134的各種資源，與層疊裸片器件中的其它裸片中包括的電路系統(tǒng)一起，可以實(shí)現(xiàn)諸如整個(gè)系統(tǒng)的各種功能。此類系統(tǒng)可以與傳感器、換能器、輸入/輸出設(shè)備(例如，顯示器、鍵盤)等協(xié)作地操作(或者包括傳感器、換能器、輸入/輸出設(shè)備(例如，顯示器、鍵盤)等)。此外，此類系統(tǒng)可以產(chǎn)生、處理或提供各種各樣的信號和信號類型，諸如模擬、數(shù)字和混合信號。如本領(lǐng)域普通技術(shù)人員所明白的那樣，可以向各種類型的電路系統(tǒng)或裸片有效地應(yīng)用所公開的概念。本文中所描述的示例僅構(gòu)成說明性應(yīng)用，并不旨在于限制通過進(jìn)行適當(dāng)修改將所公開的概念的應(yīng)用于其它類型的器件或裸片。這些修改落入本領(lǐng)域普通技術(shù)人員的知識和水平內(nèi)。例如，代替在半導(dǎo)體裸片中實(shí)現(xiàn)FPGA電路系統(tǒng)，可以使用例如稱為可編程邏輯器件(PLD)、復(fù)雜PLD (CPLD)之類的其它類型的電路系統(tǒng)。
參照附圖，本領(lǐng)域普通技術(shù)人員將注意到，所示各種塊可能主要描繪概念性功能和信號流。實(shí)際的電路實(shí)現(xiàn)可能包含或者可能不包含可單獨(dú)標(biāo)識的硬件以用于各種功能塊，并且可能使用或者可能不使用所示具體電路系統(tǒng)。例如，根據(jù)需要，可以將各種塊的功能組合到一個(gè)電路塊中。此外，根據(jù)需要，可以在若干電路塊中實(shí)現(xiàn)單個(gè)塊的功能。電路實(shí)現(xiàn)的選擇取決于各種因素，諸如針對給定實(shí)現(xiàn)的具體設(shè)計(jì)和執(zhí)行規(guī)范。除了這里描述的之外其它修改和備選實(shí)施例對于本領(lǐng)域普通技術(shù)人員來說將是明顯的。因此，本描述教導(dǎo)本領(lǐng)域技術(shù)人員實(shí)現(xiàn)所公開的概念的方式，并且將解釋為僅是說明性的。應(yīng)采用所示和所描述的形式和實(shí)施例作為說明性實(shí)施例。本領(lǐng)域技術(shù)人員可以在不脫離本文所公開的概念的范圍的情況下對部件的形狀、尺寸和布置進(jìn)行各種改變。例如，本領(lǐng)域技術(shù)人員可以用等同元件替換這里圖示和描述的元件。而且，受益于本公開的本領(lǐng)域技術(shù)人員可以獨(dú)立于其它特征的使用來使用所公開概念的特定特征，而不脫離所公開的概念的范圍。
權(quán)利要求
1.一種裝置，包括襯底，其包括空腔；第一裸片，其包括電子電路系統(tǒng)，所述第一裸片布置在所述襯底中的所述空腔中；以及第二裸片，其包括電子電路系統(tǒng)，所述第二裸片布置在所述第一裸片之上并且與所述第一裸片電f禹合。
2.根據(jù)權(quán)利要求1所述的裝置，其中所述空腔形成在所述襯底的面對所述第二裸片的表面中。
3.根據(jù)權(quán)利要求1所述的裝置，其中定制所述空腔的尺度，使得所述第一裸片可以駐留于所述空腔中。
4.根據(jù)權(quán)利要求2所述的裝置，其中所述空腔具有大約100微米到大約300微米的深度。
5.根據(jù)權(quán)利要求1所述的裝置，其中所述襯底包括核芯和在所述核芯的至少一個(gè)表面上制造的多個(gè)構(gòu)建層，所述空腔形成在所述核芯之上。
6.根據(jù)權(quán)利要求5所述的裝置，其中所述構(gòu)建層包括至少一個(gè)介電層和至少一個(gè)金屬層。
7.根據(jù)權(quán)利要求6所述的裝置，其中所述空腔形成在至少一個(gè)介電層和至少一個(gè)金屬層中。
8.根據(jù)權(quán)利要求6所述的裝置，其中所述構(gòu)建層包括至少一個(gè)焊料掩膜層。
9.根據(jù)權(quán)利要求8所述的裝置，其中所述空腔形成在至少一個(gè)焊料掩膜層中。
10.根據(jù)權(quán)利要求8所述的裝置，其中所述空腔形成在以下項(xiàng)中的一項(xiàng)或多項(xiàng)中(a)至少一個(gè)介電層；(b)至少一個(gè)金屬層；以及 (C)至少一個(gè)焊料掩膜層。
11.一種電子組件，包括第一半導(dǎo)體裸片，其包括電子電路系統(tǒng)；襯底，其包括形成在所述襯底的第一表面中的空腔，定制所述空腔的尺度以便所述第一半導(dǎo)體裸片駐留于所述空腔中；第二半導(dǎo)體裸片，其包括現(xiàn)場可編程門陣列(FPGA)電路系統(tǒng)，所述第二半導(dǎo)體裸片布置在所述襯底的第一表面之上并且與所述第一半導(dǎo)體裸片鍵合。
12.根據(jù)權(quán)利要求11所述的電子組件，其中所述第一半導(dǎo)體裸片中的電子電路系統(tǒng)包括專用集成電路(ASIC)電路系統(tǒng)。
13.根據(jù)權(quán)利要求11所述的電子組件，其中所述襯底包括核芯和在所述核芯的至少一個(gè)表面上制造的多個(gè)構(gòu)建層。
14.根據(jù)權(quán)利要求12所述的電子組件，其中所述多個(gè)構(gòu)建層包括(a)至少一個(gè)介電層；(b)至少一個(gè)金屬層；以及 (C)至少一個(gè)焊料掩膜層。
15.根據(jù)權(quán)利要求14所述的電子組件，其中所述空腔形成在所述至少一個(gè)介電層和所述至少一個(gè)金屬層中。
16.根據(jù)權(quán)利要求14所述的電子組件，其中所述空腔形成在所述至少一個(gè)焊料掩膜層中。
17.根據(jù)權(quán)利要求11所述的電子組件，其中所述現(xiàn)場可編程門陣列(FPGA)電路系統(tǒng)包括可編程互連電路系統(tǒng)，并且其中所述可編程互連電路系統(tǒng)可以適于提供所述第一半導(dǎo)體裸片和所述第二半導(dǎo)體裸片之間的可配置電互連。
18.—種制造電子組件的方法，所述方法包括制造具有空腔的襯底；在所述空腔中布置第一裸片；在所述第一裸片之上布置第二裸片；以及將所述第一裸片與所述第二裸片鍵合。
19.根據(jù)權(quán)利要求18所述的方法，其中所述襯底包括核芯和在所述核芯的至少一個(gè)表面上制造的多個(gè)構(gòu)建層，并且其中為了制造所述空腔，使用光刻、激光去除或二者來處理所述多個(gè)構(gòu)建層。
20.根據(jù)權(quán)利要求18所述的方法，其中所述多個(gè)構(gòu)建層包括至少一個(gè)介電層、至少一個(gè)金屬層和至少一個(gè)焊料掩膜層；并且其中所述空腔(a)形成在所述至少一個(gè)介電層、所述至少一個(gè)金屬層和所述至少一個(gè)焊料掩膜層中，或者(b)形成在所述至少一個(gè)焊料掩膜層中。
全文摘要
本發(fā)明涉及一種用于層疊的電子電路系統(tǒng)的裝置及相關(guān)聯(lián)的方法。一種裝置包括襯底和成對裸片，該成對裸片包括電子電路系統(tǒng)。該襯底包括空腔。裸片之一布置在形成于襯底中的空腔中。另一個(gè)裸片布置在第一裸片之上并且與第一裸片電耦合。
文檔編號H01L23/488GK103000618SQ20121035034
公開日2013年3月27日 申請日期2012年9月17日 優(yōu)先權(quán)日2011年9月16日
發(fā)明者A·拉曼, J·M·隆, 謝園林 申請人:阿爾特拉公司