專利名稱：半導(dǎo)體裝置及其制造方法
半導(dǎo)體裝置及其制造方法技術(shù)領(lǐng)域
在此所公開的實施方式通常涉及半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
在內(nèi)置有NAND型閃速存儲器等存儲器芯片的半導(dǎo)體存儲裝置中，為了實現(xiàn)小型、 高容量化，而適用在內(nèi)插(interposer)基板上配置有芯片層疊體的結(jié)構(gòu)，該芯片層疊體是多層層疊有薄厚化了的存儲器芯片而成的。進(jìn)而，為了高速地發(fā)送接收存儲器芯片之間的電信號，分別在多個存儲器芯片內(nèi)設(shè)置貫通電極，并且用凸起(bump)電極連接貫通電極之間，由此對按多層層疊了的存儲器芯片之間進(jìn)行電連接。
半導(dǎo)體存儲裝置中，需要在存儲器芯片與外部器件之間進(jìn)行數(shù)據(jù)通信的接口(IF) 電路。IF電路，搭載于例如位于芯片層疊體的最下層的存儲器芯片。最下層的存儲器芯片與其他存儲器芯片相比其尺寸無可避免地增大，所以裝置尺寸會大型化。進(jìn)而，需要2種存儲器芯片，所以會產(chǎn)生開發(fā)效率降低和/或制造成本增加等問題。正在研究將搭載有IF電路的半導(dǎo)體芯片(IF芯片)配置于芯片層疊體上。在這樣的情況下，要求通過改善IF芯片的配置位置、IF芯片與存儲器芯片和/或內(nèi)插基板的連接結(jié)構(gòu)等，實現(xiàn)制造成本的降低和/ 或與外部器件的數(shù)據(jù)通信速度的提高。發(fā)明內(nèi)容
本發(fā)明的實施方式提供能夠抑制芯片層疊體尺寸增加、并且實現(xiàn)制造成本的降低和/或與外部器件之間的數(shù)據(jù)傳輸速度的提高等的層疊型半導(dǎo)體裝置及其制造方法。
根據(jù)一個實施方式，提供一種半導(dǎo)體裝置，其具備內(nèi)插基板，其具有具備外部連接端子的第I面和具備內(nèi)部連接端子的第2面；芯片層疊體，其配置在所述內(nèi)插基板的所述第2面上，具有按順序?qū)盈B的多個半導(dǎo)體芯片；和接口芯片，其搭載在所述芯片層疊體中的位于層疊順序的最上層的半導(dǎo)體芯片上。多個半導(dǎo)體芯片，經(jīng)由在除了位于層疊順序的最下層的半導(dǎo)體芯片外的半導(dǎo)體芯片內(nèi)設(shè)置的第I貫通電極以及連接第I貫通電極之間的第 I凸起電極而電連接。最下層·的半導(dǎo)體芯片，與內(nèi)插基板經(jīng)由設(shè)置有貫通電極的半導(dǎo)體芯片中的至少一個而電連接。接口芯片與最上層的半導(dǎo)體芯片經(jīng)由第2凸起電極而電連接。 接口芯片，經(jīng)由在最上層的半導(dǎo)體芯片的表面形成的再布線層或者設(shè)置于接口芯片內(nèi)的第 2貫通電極，與內(nèi)插基板的內(nèi)部連接端子電連接。
根據(jù)本發(fā)明的實施方式，能夠提供能夠抑制芯片層疊體尺寸增加、并且實現(xiàn)制造成本的降低和/或與外部器件之間的數(shù)據(jù)傳輸速度的提高等的層疊型半導(dǎo)體裝置及其制造方法。


圖1為表示第I實施方式的半導(dǎo)體裝置的剖視圖。
圖2為表示第2實施方式的半導(dǎo)體裝置的剖視圖。
圖3A到圖3C為表示圖2所示的半導(dǎo)體裝置的制造方法的剖視圖。
圖4為圖3B所示的半導(dǎo)體裝置的制造工序的俯視圖。
圖5A到圖5F為第3實施方式的半導(dǎo)體裝置及其制造方法的剖視圖。
圖6為表示第4實施方式的半導(dǎo)體裝置的剖視圖。
圖7A到圖7C為表示圖6所示的半導(dǎo)體裝置的第I制造方法的剖視圖。
圖8A以及圖8B為表示圖6所示的半導(dǎo)體裝置的第2制造方法的剖視圖。
圖9為表示第5實施方式的半導(dǎo)體裝置的剖視圖。
圖1OA以及圖1OB為表示圖9所示的半導(dǎo)體裝置的第I制造方法的剖視圖。
圖1lA以及圖1lB為表示圖9所示的半導(dǎo)體裝置的第2制造方法的剖視圖。
圖12為表示第6實施方式的半導(dǎo)體裝置的剖視圖。
圖13為表示第7實施方式的半導(dǎo)體裝置的剖視圖。
圖14A到圖14H為表示第8實施方式的半導(dǎo)體裝置的制造方法的剖視圖。
具體實施方式
底面，關(guān)于實施方式的半導(dǎo)體裝置及其制造方法，參照圖面進(jìn)行說明。在底面的實施方式中，作為半導(dǎo)體芯片，主要關(guān)于使用NAND型閃速存儲器等非易失性存儲器那樣的存儲器芯片的半導(dǎo)體存儲裝置進(jìn)行說明，但實施方式的半導(dǎo)體裝置及其制造方法并不限定于此。
(第I實施方式)
圖1示出第I實施方式的半導(dǎo)體裝置。圖1所示的半導(dǎo)體裝置I為作為半導(dǎo)體芯片使用存儲器芯片的半導(dǎo)體存儲裝置。半導(dǎo)體存儲裝置I具備內(nèi)插基板2。內(nèi)插基板2，例如為在絕緣樹脂基板的表面和/或內(nèi)部設(shè)有布線網(wǎng)3的基板，具體而言，適用使用玻璃環(huán)氧樹脂和/或BT樹脂(雙馬來酰亞胺-三嗪樹脂)等絕緣樹脂的印制布線板(多層印制基板等)。內(nèi)插基板2具有成為外部連接端子的形成面的第I面2a和成為芯片層疊體的配置面的第2面2b。
在內(nèi)插基板2的第I面2a形成有外部連接端子4。在將半導(dǎo)體存儲裝置I作為 BGA封裝體使用的情況下，外部連接端子4包括突起端子，該突起端子包括焊料球、焊料鍍敷體、Au鍍敷體等。在使用半導(dǎo)體存儲裝置I作為LGA封裝體的情況下，作為外部連接端子4設(shè)置金屬接合區(qū)(land)。在內(nèi)插基板2的第2面2b設(shè)有內(nèi)部連接端子5。內(nèi)部連接端子5，在與芯片層疊體連接時作為連接部(連接焊盤(pad))發(fā)揮作用，經(jīng)由內(nèi)插基板2的布線網(wǎng)3與外部連接端子4電連接。
在內(nèi)插基板2的第2面2b上配置有具有多個存儲器芯片6(6A 6H)的芯片層疊體7。芯片層疊體7，通過在位于最下層的存儲器芯片6A上順序?qū)盈B多個存儲器芯片6B 6H而構(gòu)成。多個存儲器芯片6A 6H具有相同的矩形形狀。圖1是以8個存儲器芯片6A 6H構(gòu)成芯片層疊體7，但存儲器芯片6的數(shù)量不限定于此。存儲器芯片6的數(shù)量根據(jù)I個存儲器芯片6的存儲容量、半導(dǎo)體存儲裝置I的存儲容量和/或使用用途等適宜地設(shè)定。
所謂芯片層疊體7中的最下層以及最上層，是以多個存儲器芯片6A 6H的層疊順序為基準(zhǔn)而言的，不一定與內(nèi)插基板2上的配置位置一致。所謂第幾層的存儲器芯片的情況也同樣。所謂最下層的存儲器芯片6A是表不在層疊多個存儲器芯片6A 6H時位于最下層的存儲器芯片。所謂最上層的存儲器芯片6H是指在層疊多個存儲器芯片6A 6H 時位于最上層的存儲器芯片。
芯片層疊體7，通過將最下層的存儲器芯片6A的底面(非電路面)通過粘接劑層8 粘接于內(nèi)插基板2的第2面2b，而安裝于內(nèi)插基板2的第2面2b上。芯片層疊體7的層疊順序中的最下層的存儲器芯片6A，僅與內(nèi)插基板2的第2面2b通過包含絕緣性樹脂等的粘接劑層8而粘接，不與在內(nèi)插基板2的第2面2b設(shè)置的布線(內(nèi)部連接端子5等)直接電連接。最下層的存儲器芯片6A經(jīng)由多個存儲器芯片6B 6H與在內(nèi)插基板2的第2面2b設(shè)置的布線電連接。
芯片層疊體7，經(jīng)由在從第二層到最上層的存儲器芯片6B 6H內(nèi)部分別設(shè)置的貫通電極(Through Silicon Via :TSV,娃通孔)9和連接這些貫通電極9之間的凸起電極10, 使得分別相鄰的存儲器芯片6之間電連接。存儲器芯片6B 6H例如在粘接于內(nèi)插基板2 的存儲器芯片6A上順序?qū)盈B。最下層的存儲器芯片6A，與內(nèi)插基板2的第2面2b僅通過粘接劑層8粘接，僅與第二層的存儲器芯片6B電連接。因此，最下層的存儲器芯片6A也可以沒有貫通電極。最下層的存儲器芯片6A沒有貫通電極。
多個存儲器芯片6A 6H，經(jīng)由在除最下層的存儲器芯片6A外的存儲器芯片6B 6H設(shè)置的貫通電極9和凸起電極10而電連接。圖1簡化示出相鄰的存儲器芯片6之間的電連接結(jié)構(gòu)。具體而言，通過使在下層側(cè)的存儲器芯片6的頂面(電路面)形成得與貫通電極9電連接的第I電極端子與在上層側(cè)的存儲器芯片6的底面(非電路面)形成得與貫通電極9電連接的第2電極端子接觸，將至少一方電極端子熔融而一體化，從而使得相鄰的存儲器芯片6之間電連接。圖1所示的凸起電極10示出第I電極端子與第2電極端子的連接體。存儲器芯片6B 6H經(jīng)由第I以及第2電極端子的連接體即凸起電極10電連接相鄰的存儲器芯片6之間，并且在粘接于內(nèi)插基板2的存儲器芯片6A上順序?qū)盈B。
作為第I以及第2電極端子的形成材料，可以舉出包含在Sn中添加了 Cu、Ag、B1、 In等而成的Sn合金的焊料材料和/或Au、Cu、N1、Sn、Pd、Ag等金屬材料。作為焊料材料 (無Pb焊料)的具體例,可以舉出Sn-Cu合金、Sn-Ag合金、Sn-Ag-Cu合金等。金屬材料不限于單層膜，也可以是Ni / Au和/或Ni / Pd / Au等多個金屬膜的層疊膜。進(jìn)而，金屬材料也可以是含有上述那樣的金屬的合金。作為第I電極端子與第2電極端子的組合，可以舉出焊料/焊料、金屬/焊料、焊料/金屬、金屬/金屬等。作為第I以及第2電極端子的形狀，可以舉出半球狀和/或柱狀等突起形狀彼此的組合、突起形狀與焊盤那樣的平坦形狀的組合。
優(yōu)選，第I以及第2電極端子的至少一方含有焊料材料。進(jìn)而，若考慮到制造芯片層疊體7時的存儲器芯片6的處理性等，則優(yōu)選，在存儲器芯片6的頂面(電路面)形成含有 Ni / Au和/或Ni / Pd / Au等金屬材料的第I電極端子，在存儲器芯片6的底面(非電路面)形成含有Sn-Cu合金、Sn-Ag合金、Sn-Ag-Cu合金等焊料材料的第2電極端子。該情況下，優(yōu)選，使得含有金屬材料的第I電極端子為平坦形狀，使得含有焊料材料的第2電極端子為突起形狀。通過保持具有平坦的第I電極端子的頂面使存儲器芯片6的處理性提高， 由此能夠提高存儲器芯片6之間的位置對合精度和/或由凸起電 極10實現(xiàn)的連接性。
構(gòu)成芯片層疊體7的存儲器芯片6A 6H的外形，如上述那樣設(shè)為相同的矩形狀。 關(guān)于存儲器芯片6A 6H的厚度，雖然可以分別設(shè)為同一厚度，但是優(yōu)選，將最下層的存儲器芯片6A的厚度設(shè)得比其他存儲器芯片6B 6H的厚度厚。通過使得最下層的存儲器芯片6A的厚度較厚，能夠抑制由于內(nèi)插基板2與存儲器芯片6的熱膨脹系數(shù)之差而產(chǎn)生的應(yīng)力、存儲器芯片6的翹曲、基于這些產(chǎn)生的存儲器芯片6之間的連接不良(凸起電極的連接不良)，進(jìn)而實現(xiàn)芯片層疊體7的制造成本的降低和/或可靠性的提高。在其他實施方式中也同樣。
S卩，在將最下層的存儲器芯片6A粘接于內(nèi)插基板2時，若為了使粘接劑層8固化而實施固化(cure)處理，則由于存儲器芯片6A與內(nèi)插基板2的熱膨脹系數(shù)之差，容易發(fā)生翹曲。構(gòu)成存儲器芯片6A的Si的熱膨脹系數(shù)為3ppm / V，相對于此，作為內(nèi)插基板2使用的樹脂基板的熱膨脹系數(shù)為IOppm / °C以上，所以粘接劑層8的固化處理時(加熱處理時) 的膨脹，與存儲器芯片6A相比內(nèi)插基板2的更大。因此，由于固化處理后的冷卻工序中的收縮，在內(nèi)插基板2與存儲器芯片6A的粘接體，芯片頂面?zhèn)热菀装l(fā)生凸?fàn)畹穆N曲。
若將最下層的存儲器芯片6A粘接于內(nèi)插基板2時的翹曲大，則第2層以后的存儲器芯片6B 6H的層疊變得困難。若粘接后的最下層的存儲器芯片6A的翹曲量相對于凸起電極10的高度大，則在層疊第2層以后的存儲器芯片6B 6H時，下層側(cè)芯片表面的電極端子與上層側(cè)芯片背面的電極端子不接觸，會導(dǎo)致連接不良。若在存儲器芯片6層疊時加熱，并且/或者在層疊后的回流(焊)(reflow)工序中暴露于高溫之中，則由于加熱時翹曲量會減小，所以在高溫下進(jìn)行連接。但是，若之后冷卻到常溫則會發(fā)生翹曲，可能因該翹曲而破壞凸起電極的連接，并且/或者發(fā)生以連接部為起點的芯片裂紋。
發(fā)生的翹曲量，還與粘接劑的特性和/或固化溫度、存儲器芯片6和/或內(nèi)插件2 的厚度等相關(guān)，但是最能起到支配作用的因素為存儲器芯片(半導(dǎo)體芯片)6的厚度。最下層的存儲器芯片6A的厚度越薄則翹曲量越大。通過使得最下層的存儲器芯片6A的厚度較厚，能夠降低粘接于內(nèi)插基板2后的翹曲量。因此，優(yōu)選，最下層的存儲器芯片6A的厚度與其他存儲器芯片6B 6H的厚度相比較厚。由此，能夠提高第2層以后的存儲器芯片6B 6H的層疊成品率。
除最下層的存儲器芯片6A外的存儲器芯片6B 6H，為了降低芯片層疊體7的厚度、乃至半導(dǎo)體存儲裝置I的厚度，優(yōu)選，為薄厚化加工后的芯片。具體而言，優(yōu)選，使用厚度為20 40 μ m的范圍的存儲器芯片6B 6H。優(yōu)選，最下層的存儲器芯片6A具有100 300 μ m的 范圍的厚度。若最下層的存儲器芯片6A的厚度不足100 μ m,則不能夠充分獲得翹曲的抑制效果。若過度增大最下層的存儲器芯片6A的厚度，則芯片層疊體7的厚度會變厚，進(jìn)而半導(dǎo)體存儲裝置I的尺寸會變得過大。優(yōu)選，存儲器芯片6A的厚度為300 μ m以下。 最下層的存儲器芯片6A不需要貫通電極，所以能夠容易地增大芯片厚度。
取代厚的存儲器芯片6A，使用將具有與存儲器芯片6的變厚了的厚度量相當(dāng)?shù)暮穸鹊闹С职逋ㄟ^粘接劑粘接于非電路面的半導(dǎo)體芯片，也是有效的。在使用了支持板的情況下，對于最下層的存儲器芯片6A，能夠適用與第2層以后的存儲器芯片6B 6H同樣薄厚化了的存儲器芯片。作為支持板，適用例如Si板和/或具有與Si同等的物理參數(shù)的金屬板。從減少翹曲的觀點出發(fā)，優(yōu)選，使用熱膨脹率與Si同等且拉伸彈性模量大的金屬板。 作為這樣的金屬板，可以舉出例如42合金那樣的Fe-Ni系合金板，從成本的觀點來看，與Si 相比更有利。優(yōu)選，支持板包含拉伸彈性模量大的材料。拉伸彈性模量越大，越能通過薄的板厚獲得更大的翹曲減小效果。
上述芯片層疊體7的制作工序，不限于將多個存儲器芯片6在內(nèi)插基板2上直接層疊的情況，在玻璃基板那樣的支持基板上通過粘接劑臨時粘接而層疊的情況下也是有效的。在支持基板上制作芯片層疊體7的情況下，將從支持基板剝離下來的芯片層疊體7安裝到內(nèi)插基板2上。在這樣的情況下，最下層的厚的存儲器芯片6A和/或在非電路面粘接有支持板的存儲器芯片，也有效地起作用。進(jìn)而，也可以在包括金屬基板和/或Si基板等的支持基板上制作芯片層疊體7，將粘接于支持基板上的芯片層疊體7安裝到內(nèi)插基板2 上。該情況下，支持基板不僅成為層疊多個存儲器芯片6時的基座，而且能夠作為抑制存儲器芯片6翹曲的支持板起作用。關(guān)于使用了支持基板的芯片層疊體7的制造工序，詳情后述。
在位于芯片層疊體7的最上層的存儲器芯片6H上，搭載有用于在構(gòu)成芯片層疊體 7的多個存儲器芯片6A 6H與外部器件之間進(jìn)行數(shù)據(jù)通信的、具備接口(IF)電路的接口芯片(IF芯片)11。IF芯片11具有與芯片層疊體7電連接的、與各存儲器芯片6A 6H進(jìn)行數(shù)據(jù)通信的內(nèi)部連接用電極12。IF芯片11的內(nèi)部連接用電極12，與最上層的存儲器芯片6H的貫通電極9經(jīng)由凸起電極13而電連接。IF芯片11相對于最上層的存儲器芯片6H、 乃至芯片層疊體7，進(jìn)行倒裝芯片連接(FC連接)。
IF芯片11具有經(jīng)由內(nèi)插基板2與外部器件進(jìn)行數(shù)據(jù)通信的外部連接用電極14。 為了將IF芯片11的外部連接用電極14與內(nèi)插基板2的內(nèi)部連接端子5電連接，在最上層的存儲器芯片6H的表面(IF芯片11的搭載面)形成有再布線層15。再布線層15的一方端部，與IF芯片11的外部連接用電極14經(jīng)由凸起電極16電連接。再布線層15的另一方端部與內(nèi)插基板2的內(nèi)部連接端子5,經(jīng)由接合線(Au線等金屬線)17電連接。
S卩，IF芯片11的外部連接用電極14經(jīng)由凸起電極16、再布線層15以及接合線 17，與內(nèi)插基板2的內(nèi)部連接端子5電連接。接合線17的一方的端部，例如配置于最上層的存儲器芯片6H的表面外周側(cè)，連接于與再布線層15電連接的接合焊盤(未圖示)。該情況下，再布線層15形成為，連接接合焊盤與IF芯片11的外部連接用電極14的連接部。接合焊盤也可以形成于位于再布線層15的芯片外周側(cè)的端部。
圖1中關(guān)于在芯片層疊體7上搭載了具備IF電路的IF芯片11的例子進(jìn)行了說明，但在芯片層疊體7上搭載的半導(dǎo)體芯片不限于僅搭載有IF電路的IF芯片11。用于在芯片層疊體7與外部器件之間進(jìn)行數(shù)據(jù)通信的IF芯片11，也可以是除IF電路外還搭載有控制電路的芯片。在芯片層疊體7上，也可以搭載IF電路與控制電路的混載芯片、即兼作控制器的IF芯片。這些基于半導(dǎo)體存儲裝置I的使用用途和/或外部器件的構(gòu)成等適宜地選擇。
在構(gòu)成芯片層疊體7的存儲器芯片6之間、進(jìn)而在最上層的存儲器芯片6H與IF 芯片11之間的間隙中，填充有底部填充樹脂18。進(jìn)而，在內(nèi)插基板2的第2面2b上，例如模制成形有含有環(huán)氧樹脂等絕緣樹脂的密封樹脂層19，以將芯片層疊體7和/或IF芯片 11與接合線17 —并密封。這樣就構(gòu)成了第I實施方式的半導(dǎo)體存儲裝置(層疊型半導(dǎo)體裝置/層疊型半導(dǎo)體封裝體)I。
在第I實施方式的半導(dǎo)體存儲裝置I中，將IF電路設(shè)于不同于存儲器芯片6的其他芯片(IF芯片11 )，將該芯片搭載在芯片層疊體7上。因此，能夠?qū)⒍鄠€存儲器芯片6A 6H的外形形狀設(shè)為相同，所以與例如在最下層的存儲器芯片搭載了 IF電路的情況相比較，能夠使層疊多個存儲器芯片6A 6H而成的芯片層疊體7、乃至具有芯片層疊體7的半導(dǎo)體存儲裝置I的封裝體尺寸小型化。進(jìn)而，多個存儲器芯片6A 6H中，除最下層的存儲器芯片6A沒有貫通電極外，使用同一結(jié)構(gòu)的存儲器芯片6，所以能夠?qū)崿F(xiàn)開發(fā)效率的提高和/ 或制造成本的降低等。
芯片層疊體7經(jīng)由IF芯片11與內(nèi)插基板2電連接。換言之，芯片層疊體7僅是相對于內(nèi)插基板2的第2面2b粘接，所以能夠減低芯片層疊體7的安裝所需的成本。而且， 不需要在最下層的存儲器芯片6A形成貫通電極，所以能夠容易地使得最下層的存儲器芯片6A的厚度較厚。因此，在將芯片層疊體7與內(nèi)插基板2粘接時，可抑制基于最下層的存儲器芯片6A與內(nèi)插基板2的熱膨脹差的應(yīng)力的影響和/或存儲器芯片6A的翹曲。由此， 能夠提高存儲器芯片6之間的電連接可靠性、尤其是最下層的存儲器芯片6A與第2層的存儲器芯片6B的電連接可靠性。
進(jìn)而，在芯片層疊體7與外部器件之間進(jìn)行數(shù)據(jù)通信的IF芯片11，經(jīng)由在最上層的存儲器芯片6H形成的再布線層15和接合線17，與內(nèi)插基板2電連接。這樣，簡化了 IF 芯片11與內(nèi)插基板2的連接結(jié)構(gòu)，所以與在存儲器芯片內(nèi)設(shè)有用于連接IF芯片與內(nèi)插基板的貫通電極等的情況相比，能夠降低包括IF芯片11的芯片層疊體7的制造工時和/或制造成本。即，能夠以低成本提供小型且可靠性優(yōu)異的半導(dǎo)體存儲裝置I。而且，通過簡化 IF芯片11與內(nèi)插基板2的連接結(jié)構(gòu)，能夠?qū)崿F(xiàn)芯片層疊體7與外部器件的數(shù)據(jù)通信速度的提聞等。
(第2實施方式)
接下來，關(guān)于第2實施方式的半導(dǎo)體裝置，參照圖2到圖4進(jìn)行說明。第I實施方式的半導(dǎo)體存儲裝置I是通過在多個存儲器芯片6之間填充了底部填充樹脂18后將再布線層15和內(nèi)插基板2用接合線17電連接而制作的。該情況下，在多個存儲器芯片6之間填充底部填充樹脂18時，再布線層15和/或內(nèi)插基板2的內(nèi)部連接端子5可能會受到污染。若因底部填充樹脂18而污染了再布線層15和/或內(nèi)部連接端子5，則無法通過線接合實現(xiàn)電連接。
相對于這一點，在用接合線17電連接了芯片層疊體7的再布線層15與內(nèi)插基板2 之后，在芯片層疊體7內(nèi)填充 底部填充樹脂18是有效的。該情況下，對沒有填充底部填充樹脂18的芯片層疊體7實施線接合，所以有可能在存儲器芯片6產(chǎn)生裂紋等。因此，預(yù)先在構(gòu)成芯片層疊體7的存儲器芯片6之間配置間隔件(spacer)。由此，能夠在防止底部填充樹脂18污染再布線層15和/或內(nèi)部連接端子5的基礎(chǔ)上，對于沒有填充底部填充樹脂 18的芯片層疊體7健全地實施線接合。
圖2示出第2實施方式的半導(dǎo)體裝置(半導(dǎo)體存儲裝置)21。第2實施方式的半導(dǎo)體存儲裝置21，除了在構(gòu)成芯片層疊體7的存儲器芯片6之間配置有間隔件22以及在實施了線接合后填充底部填充樹脂外，具有基本上與第I實施方式的半導(dǎo)體裝置I相同的構(gòu)成。 間隔件22，優(yōu)選，由環(huán)氧樹脂、聚酰亞胺樹脂、丙烯酸樹脂、酚醛樹脂、苯并環(huán)丁烯樹脂等絕緣樹脂形成。
間隔件22也可以由具有感光性以及熱固化性的樹脂形成。作為感光性以及熱固化性樹脂的具體例子，可以舉出感光性粘接劑樹脂那樣的含有感光劑的熱固化性樹脂。感光性以及熱固化性樹脂，在間隔件22的形成階段通過紫外線的照射而固化，所以能夠使間隔件22作為保持存儲器芯片6之間的間隙的阻擋件而起作用。進(jìn)而，通過加熱樹脂使其熱固化，使間隔件22粘接于存儲器芯片6，所以能夠提高底部填充樹脂填充前的芯片層疊體7 中的存儲器芯片6之間的粘接強度。通過這些，能夠抑制因凸起電極10過度潰塌導(dǎo)致的短路的發(fā)生和/或因存儲器芯片6翹曲導(dǎo)致的凸起電極10的連接不良(開路(open)不良)的發(fā)生。
間隔件22，不限于在線接合后填充底部填充樹脂18的情況，對于將多個存儲器芯片6之間通過貫通電極9和凸起電極13電連接了的芯片層疊體7也有效地起作用。通過在存儲器芯片6之間配置間隔件22，在通過凸起電極13連接相鄰的存儲器芯片6之間時， 能夠保持存儲器芯片6之間的間隙。因此，能夠抑制凸起電極13過度潰塌和/或短路不良的發(fā)生。進(jìn)而，通過使用有粘接性的間隔件22，能夠獲得存儲器芯片6之間的間隙的保持功能和存儲器芯片6之間的粘接強度的提高效果。因此，能夠抑制因凸起電極10的過度潰塌導(dǎo)致的短路的發(fā)生和/或因存儲器芯片6的翹曲導(dǎo)致的凸起電極10的連接不良的發(fā)生。 在其他實施方式的芯片層疊體7中，也優(yōu)選使用間隔件22。
對于第2實施方式的半導(dǎo)體裝置21的制造工序，參照圖3A到圖3C和圖4來說明。 如圖3A所示，在內(nèi)插基板2的第2面2b上層疊多個存儲器芯片6 (6A 6D)。首先，將最下層的存儲器芯片6A粘接于內(nèi)插基板2的第2面2b。存儲器芯片6A的電路面具有含有上述金屬材料的第I電極端子23。在存儲器芯片6A上層疊第2層的存儲器芯片6B。存儲器芯片6B的非電路面具有含有上述焊料材料的第2電極端子(焊料凸起)24和間隔件22。 存儲器芯片6B的電路面與存儲器芯片6A同樣地具有含有金屬材料的第I電極端子23。·
存儲器芯片6B，在使第2電極端子24與存儲器芯片6A的第I電極端子23位置對合后，邊通過間隔件22維持存儲器芯片6A、6B間的間隙邊壓接于存儲器芯片6A。同樣地， 層疊第3層以及第4層的存儲器芯片6C、6D。最后，將具有在電路面上形成的電極端子25 的IF芯片11層疊到存儲器芯片6D上。電極端子25含有焊料材料，與在第4層的存儲器芯片6D的電路面上形成的第I電極端子23連接。壓接溫度既可以為電極端子23、24(25) 的連接溫度以上，也可以是暫時固定電極端子23、24 (25)之間的溫度。在暫時固定了電極端子23、24 (25)之間的情況下，在層疊了包括存儲器芯片6以及IF芯片11的全部半導(dǎo)體芯片之后，在還原氣氛中以電極端子23、24 (25)的連接溫度以上的溫度進(jìn)行壓接或者回流 (焊)(reflow)。
這樣，存儲器芯片6A 6D之間通過凸起電極10(第I電極端子23與第2電極端子24的連接體)電以及機械地連接而制作芯片層疊體7，并且在芯片層疊體7上搭載IF芯片11。IF芯片11經(jīng)由凸起電極13 (電極端子23與電極端子25的連接體)與芯片層疊體 7電以及機械地連接。在構(gòu)成芯片層疊體7的存儲器芯片6A 6D之間配置有間隔件22。
如圖3B所示，對芯片層疊體7實施線接合。接合線17連接于在再布線層15端部設(shè)置的接合焊盤和內(nèi)插基板2的內(nèi)部連接端子5。間隔件22，如圖4所示，以位于在再布線層15的端部設(shè)置的接合焊盤下方的方式配置。因此，可抑制線接合時存儲器芯片6發(fā)生撓曲和/或裂紋。如圖3C所示，在存儲器芯片6A 6D間的間隙以及存儲器芯片6D與IF芯片11之間的間隙填充底部填充樹脂18。對底部填充樹脂18進(jìn)行固化處理。通過在線接合后填充底部填充樹脂18，能夠維持接合線17的連接可靠性。
(第3實施方式)
接下來，關(guān)于第3實施方式的半導(dǎo)體裝置(半導(dǎo)體存儲裝置)及其制造方法，參照圖5A到圖5F來說明。在第I實施方式的半導(dǎo)體存儲裝置I中，多個存儲器芯片6層疊在內(nèi)插基板2上，進(jìn)而底部填充樹脂18填充在內(nèi)插基板2上。該情況下，在多個存儲器芯片 6間填充底部填充樹脂18時，內(nèi)插基板2的內(nèi)部連接端子5可能受底部填充樹脂18污染。 進(jìn)而，可能因存儲器芯片6與內(nèi)插基板2的熱膨脹系數(shù)之差，在存儲器芯片6發(fā)生翹曲等。
對于這一點，將多個存儲器芯片6層疊到支持基板上是有效的。通過將多個存儲器芯片6層疊到支持基板上，能夠防止底部填充樹脂18污染內(nèi)插基板2的內(nèi)部連接端子5。 進(jìn)而，通過作為支持基板使用具有與Si同等的物理參數(shù)的金屬板等，能夠抑制存儲器芯片 6的翹曲和/或基于此的凸起電極10的連接不良。支持基板，既可以在層疊了多個存儲器芯片6后剝離，也可以將具有支持基板的芯片層疊體7安裝到內(nèi)插基板2上。第3實施方式中，關(guān)于將具有支持基板的芯片層疊體7安裝到內(nèi)插基板2上的情況進(jìn)行論述。
如圖5A所示，準(zhǔn)備支持基板31。支持基板31具有比存儲器芯片6大且比內(nèi)插基板2小的外形。支持基板31，優(yōu)選，包括具有與Si同等的物理參數(shù)的金屬板。作為金屬板， 例示Fe-Ni系合金板。支持基板31也可以取代金屬板而是Si基板和/或玻璃基板等。支持基板31具有芯片搭載部31a和在其周圍設(shè)置的槽31b。槽31b，如后文將詳述地那樣，作為底部填充樹脂的收置部起作用。芯片搭載部31a具有基于支持基板31的原始厚度的厚度，因此多個存儲器芯片6在平坦性優(yōu)異的芯片搭載部31a上層疊。因此，能夠提高凸起電極10的連接可靠性。進(jìn)而，在芯片搭載部31a周圍設(shè)有槽31b，所以底部填充樹脂不會向支持基板31外側(cè)流出。
在支持基板31的芯片搭載部31a上層疊多個存儲器芯片6 (6A 6H)以及IF芯片11。如圖5B所示，將最下層的存儲器芯片6A粘接到支持基板31的芯片搭載部31a上。 如圖5C所示，在存儲器芯片6A上順序?qū)盈B從第2層到第8層的存儲器芯片6B 6H，最后在存儲器芯 片6H上搭載IF芯片11。存儲器芯片6A 6H的層疊以及IF芯片11的搭載， 與第2實施方式同樣地實施。存儲器芯片6A具有在電路面設(shè)置的第I電極端子。存儲器芯片6B 6H具有在電路面設(shè)置的第I電極端子和在非電路面設(shè)置的第2電極端子。在存儲器芯片6B 6H的非電路面還設(shè)有間隔件22。第I電極端子，優(yōu)選含有金屬材料，第2電極端子優(yōu)選含有焊料材料。
存儲器芯片6A 6H中，連接相鄰的存儲器芯片6的第I電極端子與第2電極端子同時層疊。相鄰的存儲器芯片6的間隙由間隔件22保持。最后，將具有在電路面形成的電極端子的IF芯片11層疊到存儲器芯片6H上。在最上層的存儲器芯片6H的電路面形成有再布線層15。IF芯片11的電極端子含有焊料材料，與在存儲器芯片6H的再布線層15 設(shè)置的電極端子連接。半導(dǎo)體芯片的壓接溫度既可以為電極端子的連接溫度以上，也可以為暫時固定電極端子之間的溫度。在暫時固定了電極端子之間的情況下，在層疊了包括存儲器芯片6以及IF芯片11的全部半導(dǎo)體芯片后，在還原氣氛中以電極端子的連接溫度以上的溫度進(jìn)行壓接或回流。
在支持基板31上通過凸起電極10連接存儲器芯片6A 6H之間而制作芯片層疊體7，并且在芯片層疊體7上搭載IF芯片11。IF芯片11經(jīng)由凸起電極13與芯片層疊體7 電以及機械連接。在構(gòu)成芯片層疊體7的存儲器芯片6A 6H間配置有間隔件22。如圖 5D所示，在存儲器芯片6A 6H間的間隙以及存儲器芯片6H與IF芯片11之間的間隙填充底部填充樹脂18。對底部填充樹脂18進(jìn)行固化處理。在支持基板31的芯片搭載部31a 周圍設(shè)有槽31b，從芯片層疊體7的外周面溢出的底部填充樹脂18被收置于槽31b內(nèi)，所以底部填充樹脂18不會向支持基板31外側(cè)流出。
如圖5E所示，將具備支持基板31以及IF芯片11的芯片層疊體7安裝到內(nèi)插基板2上。芯片層疊體7通過經(jīng)由粘接劑層32將支持基板31粘接于內(nèi)插基板2來安裝。對于已安裝于內(nèi)插基板2的芯片層疊體7實施線接合。接合線17連接于已電連接于再布線層15的接合焊盤33和內(nèi)插基板2的內(nèi)部連接端子5。如圖5F所示，以將芯片層疊體7和 /或IF芯片11與接合線17 —并密封的方式，在內(nèi)插基板2上形成含有環(huán)氧樹脂等絕緣樹脂的密封樹脂層19。這樣，制作第3實施方式的半導(dǎo)體存儲裝置(層疊型半導(dǎo)體裝置/層疊型半導(dǎo)體封裝體)34。
(第4實施方式)
接下來，關(guān)于第4實施方式的半導(dǎo)體存儲裝置，參照圖6來說明。圖6所示的半導(dǎo)體存儲裝置41，取代第I實施方式中的線接合IF芯片11與內(nèi)插基板2而成的結(jié)構(gòu)，而具有倒裝芯片連接(FC連接)IF芯片11和內(nèi)插基板2而成的結(jié)構(gòu)。半導(dǎo)體存儲裝置41與第 I實施方式同樣地，具有IF芯片11搭載于最上層的存儲器芯片6H上而成的芯片層疊體7。 芯片層疊體7的結(jié)構(gòu)、芯片層疊體7與IF芯片11的連接結(jié)構(gòu)等，與第I實施方式的半導(dǎo)體存儲裝置I相同。
但是，芯片層疊體7配置為，層疊順序中最上層的存儲器芯片6H位于內(nèi)插基板2 的第2面2b側(cè)。第I實施方式中，將芯片層疊體7配置在內(nèi)插基板2上時的多個存儲器芯片6A 6H的順序與層疊了多個存儲器芯片6A 6H時的順序(層疊順序)相同。第4實施方式中，將芯片層疊體7配置在內(nèi)插基板2上時的多個存儲器芯片6A 6H的順序,與多個存儲器芯片6A 6H的層疊順序顛倒(反轉(zhuǎn))。因此，芯片層疊體7的層疊順序中的最上層的存儲器芯片6H配置于最靠近內(nèi)插基板2的位置，在內(nèi)插基板2上位于最下層。
在芯片層疊體7的層疊順序中的最上層的存儲器芯片6H、即在內(nèi)插基板2上位于最下層的存儲器芯片6H上 ,與第I實施方式同樣地,搭載有IF芯片11。第4實施方式中， IF芯片11配置于內(nèi)插基板2與芯片層疊體7之間。在層疊順序中的最上層的存儲器芯片 6H表面，與第I實施方式同樣地形成有再布線層15。再布線層15的一方端部經(jīng)由凸起電極16與IF芯片11的電極14電連接。再布線層15的另一方的端部經(jīng)由凸起電極42與內(nèi)插基板2的內(nèi)部連接端子5電連接。
在將再布線層15和內(nèi)插基板2經(jīng)由凸起電極42電連接時，基板連接用的凸起電極42具有比芯片連接用的凸起電極16大的尺寸。即，基板連接用的凸起電極42具有能夠確保IF芯片11的配置空間的大小。具體而言，凸起電極42具有能夠確保IF芯片11的厚度和IF芯片11與內(nèi)插基板2之間的間隙的大小(高度)。此外，在難以確保IF芯片11與內(nèi)插基板2之間的間隙的情況下，也可以在內(nèi)插基板2表面與IF芯片11的配置位置相對應(yīng)地形成凹部。
在層疊順序中的最上層的存儲器芯片6H表面形成的再布線層15，經(jīng)由凸起電極 42連接于內(nèi)插基板2。最上層的存儲器芯片6H的電極自身連接于IF芯片11，所以芯片層疊體7經(jīng)由IF芯片11與內(nèi)插基板2電連接。在構(gòu)成芯片層疊體7的存儲器芯片6之間、 在最上層的存儲器芯片6H與IF芯片11之間的間隙，填充有底部填充樹脂18。進(jìn)而，在芯片層疊體7以及IF芯片11與內(nèi)插基板2之間的間隙，也填充有底部填充樹脂18。在內(nèi)插基板2上，以密封芯片層疊體7的方式，例如模制成形有含有環(huán)氧樹脂等絕緣樹脂的密封樹脂層19。
關(guān)于將具有IF芯片11的芯片層疊體7安裝到內(nèi)插基板2上的工序，參照圖7A到圖7C論述。首先，在支持基板上制作搭載有IF芯片11的芯片層疊體7。芯片層疊體7以暫時固定于支持基板的狀態(tài)制作。存儲器芯片6之間以及存儲器芯片6與IF芯片11之間， 在例如在芯片層疊體7上層疊至IF芯片11后，通過在還原氣氛中進(jìn)行回流而連接。將芯片層疊體7從支持基板剝離而安裝到內(nèi)插基板2上。如圖7A所示，準(zhǔn)備在內(nèi)部連接端子5 上形成有成為凸起電極42的電極端子(焊料凸起)44的內(nèi)插基板2。
如圖7A所示，在具有電極端子(焊料凸起)44的內(nèi)插基板2上，以使存儲器芯片 6A 6H的層疊順序顛倒了的狀態(tài)配置芯片層疊體7。芯片層疊體7以在層疊順序的最上層的存儲器芯片6H表面形成的再布線層15與電極端子44連接的方式配置。如圖7B所示， 將電極端子44連接于再布線層15而形成凸起電極42。凸起電極42，例如通過在還原氣氛中對壓接于再布線層15的電極端子(焊料凸起)44進(jìn)行回流而形成。如圖7C所示，在包括 IF芯片11的芯片層疊體7與內(nèi)插基板2之間的間隙填充了底部填充樹脂43之后， 進(jìn)行固化處理。
凸起電極42的形成工序，也可以取代電極端子(焊料凸起)44在還原氣氛中的回流處理，而在具有還原作用的絕緣樹脂中實施。如圖8A所示，準(zhǔn)備在內(nèi)部連接端子5上形成有電極端子(焊料凸起)44的內(nèi)插基板2。在內(nèi)插基板2上涂敷絕緣樹脂糊劑45。在涂敷有絕緣樹脂糊劑45的內(nèi)插基板2上，以使存儲器芯片6A 6H的層疊順序顛倒了的狀態(tài)配置芯片層疊體7。在再布線層15以與電極端子44連接的方式位置對合之后，將芯片層疊體7按壓于內(nèi)插基板2。
在將芯片層疊體7按壓于內(nèi)插基板2的狀態(tài)下，加熱到電極端子(焊料凸起)44的連接溫度以上且絕緣樹脂糊劑45的固化溫度以上的溫度。通過這樣的加熱處理，與形成連接再布線層15和內(nèi)插基板2的內(nèi)部連接端子5的凸起電極42同樣地，形成底部填充樹脂 46，該底部填充樹脂46包括保護(hù)凸起電極42等的絕緣樹脂糊劑45的固化物。通過在具有還原作用的絕緣樹脂糊劑45中對電極端子(焊料凸起)44加熱，能夠抑制因在電極端子(焊料凸起)44表面形成的氧化膜導(dǎo)致的連接不良的發(fā)生等。在還原氣氛中的回流處理也具備同樣的效果。
第4實施方式的半導(dǎo)體存儲裝置41中，與第I實施方式同樣地，不同于存儲器芯片6地將IF芯片11搭載在芯片層疊體7上，所以能夠?qū)⒍鄠€存儲器芯片6A 6H的外形形狀設(shè)為相同。因此，與例如在最下層的存儲器芯片搭載有IF電路的情況相比較，能夠使層疊多個存儲器芯片6A 6H而成的芯片層疊體7、乃至具備芯片層疊體7的半導(dǎo)體存儲裝置41的封裝體尺寸小型化。進(jìn)而，多個存儲器芯片6A 6H中，除了最下層的存儲器芯片 6A沒有貫通電極外，使用同一結(jié)構(gòu)的存儲器芯片6，所以能夠?qū)崿F(xiàn)開發(fā)效率的提高和/或制造成本的降低等。
在芯片層疊體7的層疊順序的最下層的存儲器芯片6A，不需要形成貫通電極，所以能夠容易地增大最下層的存儲器芯片6A的厚度。因此，在層疊多個存儲器芯片6A 6H 時，抑制了存儲器芯片6A的翹曲等，能夠提高存儲器芯片6間的電連接可靠性。IF芯片11，經(jīng)由在最上層的存儲器芯片6H形成的再布線層15和凸起電極42，與內(nèi)插基板2電連接。 這樣，通過簡化IF芯片11與內(nèi)插基板2的連接結(jié)構(gòu)，能夠降低包括IF芯片11的芯片層疊體7的制造工時和/或制造成本，還能夠?qū)崿F(xiàn)芯片層疊體7與外部器件的數(shù)據(jù)通信速度的提聞等。
(第5實施方式)
接下來，關(guān)于第5實施方式的半導(dǎo)體存儲裝置，參照圖9來說明。圖9所示的半導(dǎo)體存儲裝置51具備在支持基板31上層疊的芯片層疊體7以及IF芯片11。具備支持基板 31以及IF芯片11的芯片層疊體7與第3實施方式同樣地制作。具體的制作工序為圖5A 到圖5F所示那樣。半導(dǎo)體存儲裝置51，除了將具有支持基板31的芯片層疊體7倒裝芯片連接(FC連接)于內(nèi)插基板2外，具備與第4實施方式的半導(dǎo)體存儲裝置41同樣的構(gòu)成。
在支持基板31上粘接的芯片層疊體7配置為，層疊順序中的最上層的存儲器芯片 6H最接近內(nèi)插基板2。支持基板31配置于距內(nèi)插基板2最遠(yuǎn)的位置。IF芯片11配置于芯片層疊體7與內(nèi)插基板2之間。在層疊順序中的最上層的存儲器芯片6H的表面形成的再布線層15，與內(nèi)插基板2的內(nèi)部連接端子5經(jīng)由凸起電極42電連接。與第4實施方式同樣地，基板連接用凸起電極42具有比芯片連接用凸起電極16大的尺寸。
關(guān)于將具有支持基板31以及IF芯片11的芯片層疊體7安裝到內(nèi)插基板2上的工序，參照圖1OA以及圖1OB論述。在支持基板31上制作搭載有IF芯片11的芯片層疊體 7。芯片層疊體7的制作工序以及IF芯片11的搭載工序為圖5A到圖5F所示那樣。如圖 7A所示，在具有在內(nèi)部連接端子5上形成的電極端子(焊料凸起)44的內(nèi)插基板2上，以使存儲器芯片6A 6H的層疊順序顛倒的狀態(tài)配置芯片層疊體7。將在層疊順序中的最上層的存儲器芯片6H的表面形成的再布線層15壓接于電極端子(焊料凸起)44。
如圖7A所示，也可以預(yù)先在內(nèi)插基板2上的與IF芯片11相對的部分形成粘接劑層52。粘接劑層52提聞樹脂密封之如的芯片層置體7與內(nèi)插基板2的粘接強度。由此，提高了樹脂密封之前的結(jié)構(gòu)體的操作性。進(jìn)而，通過用粘接劑層52填埋內(nèi)插基板2與IF芯片11之間的間隙， 能夠抑制填充了底部填充樹脂43后發(fā)生孔隙等。關(guān)于粘接劑層52，可以使用含有Al微粒等金屬微粒的粘接劑。由此，提高從IF芯片11到內(nèi)插基板2的導(dǎo)熱性。 如圖1OB所示，在還原氣氛中對已壓接于再布線層15的電極端子(焊料凸起)44進(jìn)行回流后，在芯片層疊體7與內(nèi)插基板2之間的間隙填充底部填充樹脂43，進(jìn)行固化處理。
也可以與第4實施方式同樣地，將凸起電極42的形成工序在具有還原作用的絕緣樹脂中實施。如圖1lA所示，在具有形成于內(nèi)部連接端子5上的電極端子(焊料凸起)44的內(nèi)插基板2上，涂敷絕緣樹脂糊劑45。在使得再布線層15與電極端子44連接地進(jìn)行位置對合后，將芯片層疊體7按壓于內(nèi)插基板2。在已將芯片層疊體7按壓于內(nèi)插基板2的狀態(tài)下，加熱到電極端子(焊料凸起)44的連接溫度以上且絕緣樹脂糊劑45的固化溫度以上的溫度。如圖1lB所示，與形成連接再布線層15和內(nèi)插基板2的凸起電極42同樣地，形成保護(hù)凸起電極42等的、包含絕緣樹脂糊劑45的固化物的底部填充樹脂46。
(第6實施方式)
接下來，關(guān)于第6實施方式的半導(dǎo)體存儲裝置，參照圖12來說明。如圖12所示的半導(dǎo)體存儲裝置61，取代第I實施方式的將接合線17連接于再布線層15而成的結(jié)構(gòu)，而具有將接合線17直接連接于IF芯片11而成的結(jié)構(gòu)。因此，IF芯片11具有貫通電極62。將IF芯片11與內(nèi)插基板2電連接的接合線17，既可以直接連接于在IF芯片11的貫通電極62上設(shè)置的接合焊盤，也可以根據(jù)貫通電極62的形成位置而在IF芯片11的表面形成再布線層并且連接于在該再布線層端部設(shè)置的接合焊盤。關(guān)于這些以外的構(gòu)成，與第I實施方式相同。
根據(jù)第6實施方式的半導(dǎo)體存儲裝置61，能夠與第I實施方式同樣地使封裝體尺寸小型化。進(jìn)而，能夠?qū)崿F(xiàn)存儲器芯片6開發(fā)效率的提高和/或制造成本的降低、芯片層疊體7的安裝成本的降低等。在將芯片層置體7與內(nèi)插基板2粘接時,能夠提聞存儲器芯片 6之間的電連接可靠性。而且，能夠與第I實施方式同樣地，通過簡化IF芯片11與內(nèi)插基板2的連接結(jié)構(gòu)，降低包括IF芯片11的芯片層疊體7的制造工時和/或制造成本，還能夠?qū)崿F(xiàn)芯片層疊體7與外部器件的數(shù)據(jù)通信速度的提高等。
(第7實施方式)
接下來，關(guān)于第7實施方式的半導(dǎo)體存儲裝置，參照圖13來說明。圖13所示的半導(dǎo)體存儲裝置71，取代第4實施方式的將凸起電極42形成在再布線層15上而得的結(jié)構(gòu)，而具有將凸起電極直接形成在IF芯片11上而得的結(jié)構(gòu)。因此，IF芯片11具有貫通電極72。 IF芯片11的貫通電極72與內(nèi)插基板2的內(nèi)部連接端子5經(jīng)由凸起電極73電連接。間隔件74介于芯片層疊體7與內(nèi)插基板2之間。關(guān)于這些以外的構(gòu)成,與第4實施方式相同。
第7實施方式的半導(dǎo)體存儲裝置71，能夠與第4實施方式同樣地使封裝體尺寸小型化。進(jìn)而，能夠?qū)崿F(xiàn)存儲器芯片6開發(fā)效率的提高和/或制造成本的降低等。在層疊多個存儲器芯片6A 6H時，能夠提高存儲器芯片6之間的電連接可靠性。而且，能夠與第4 實施方式同樣地，通過簡化IF芯片11與內(nèi)插基板2的連接結(jié)構(gòu)，降低包括IF芯片11的芯片層疊體7的制造工時和/或制造成本，還能夠?qū)崿F(xiàn)芯片層疊體7與外 部器件的數(shù)據(jù)通信速度的提聞等。
(第8實施方式)
接下來，關(guān)于第8實施方式的半導(dǎo)體裝置(半導(dǎo)體存儲裝置)的制造工序，參照圖 14A到圖14H來說明。第8實施方式的半導(dǎo)體裝置(半導(dǎo)體存儲裝置)的制造工序，其特征在于，將成為最下層的存儲器芯片的半導(dǎo)體晶片作為支持基板使用，來制作芯片層疊體。
如圖14A所示，準(zhǔn)備半導(dǎo)體晶片81。半導(dǎo)體晶片81具有在單片化后將成為半導(dǎo)體芯片的多個芯片區(qū)域X?；诙鄠€芯片區(qū)域X的半導(dǎo)體芯片相當(dāng)于位于芯片層疊體的最下層的存儲器芯片。在多個芯片區(qū)域X之間分別設(shè)有切割(dicing)區(qū)域D。在多個芯片區(qū)域 X的電路面81a，分別形成有具有半導(dǎo)體電路和/或布線層等的半導(dǎo)體元件部(未圖示)。在各芯片區(qū)域X形成有將成為凸起電極的電極端子82。半導(dǎo)體晶片81的芯片區(qū)域X，因為相當(dāng)于位于芯片層疊體的最下層的存儲器芯片，所以沒有形成貫通電極。
如圖14B所示，在半導(dǎo)體晶片81從電路面81a側(cè)形成槽83。槽83，例如通過用刀片切削切割區(qū)域D而形成。槽83的深度被設(shè)定得，比半導(dǎo)體晶片81的厚度淺且比存儲器芯片完成時的厚度深。在半導(dǎo)體晶片81形成半切割狀態(tài)的槽(切割槽)83。切割槽83也可以通過蝕刻等形成。通過在半導(dǎo)體晶片81形成這樣深度的切割槽83，使得多個芯片區(qū)域X 在分別與半導(dǎo)體芯片的完成厚度相應(yīng)的狀態(tài)下被劃分開。
如圖14C所示，在形成有半切割狀態(tài)的切割槽83的半導(dǎo)體晶片81的各芯片區(qū)域 X上，分別層疊單片化了的半導(dǎo)體芯片84。半導(dǎo)體芯片84，與上述實施方式的存儲器芯片6同樣地，具有將分別成為貫通電極85和凸起電極86的電極端子。在半導(dǎo)體芯片84的層疊工序中，在半導(dǎo)體晶片81的芯片區(qū)域X上層疊連接電極端子之間并成為第2層的存儲器芯片的半導(dǎo)體芯片84。通過相應(yīng)于芯片層疊數(shù)實施同樣的層疊工序，形成多個芯片層疊體 87。
圖14A到圖14H示出制作芯片層疊體87的狀態(tài)，芯片層疊體87是在各芯片區(qū)域 X上分別層疊7個半導(dǎo)體芯片84、最終加上基于芯片區(qū)域X的半導(dǎo)體芯片共層疊8個半導(dǎo)體芯片而形成的。半導(dǎo)體芯片84的層疊數(shù)不限定于此。半導(dǎo)體芯片84的層疊數(shù)，可根據(jù)基于半導(dǎo)體芯片84等的存儲器芯片的存儲容量、包括芯片區(qū)域X的芯片層疊體87的存儲容量、具備芯片層疊體87的半導(dǎo)體存儲裝置的使用用途等適宜地設(shè)定。
如圖14C所示，在半導(dǎo)體晶片81的各芯片區(qū)域X上，層疊與芯片區(qū)域X同一形狀的半導(dǎo)體芯片84，所以在芯片層疊體87之間產(chǎn)生與切割槽83上相當(dāng)?shù)目臻g88。在構(gòu)成芯片層疊體87的半導(dǎo)體芯片84 (包括芯片區(qū)域X)之間的間隙填充底部填充樹脂時，利用相鄰的芯片層疊體87之間的空間88。芯片層疊體87之間的空間88，具有切割槽83向上方延伸的形狀，所以作為用于在多層層疊有半導(dǎo)體芯片84而成的芯片層疊體87的間隙中填充底部填充樹脂的空間，是有效的。
具體而言，如圖14D所示，通過在位于切割槽83上方的多個芯片層疊體87之間的空間88導(dǎo)入底部填充樹脂89，對芯片層疊體87的間隙填充底部填充樹脂89。之后，通過對底部填充樹脂89進(jìn)行固化處理，使包括空間88內(nèi)的底部填充樹脂89在內(nèi)的、被填充于芯片層疊體87的間隙的底部填充樹脂89固化。通過在多個芯片層疊體87之間的槽狀空間88導(dǎo)入底部填充樹脂89，能夠在多層層疊半導(dǎo)體芯片84 (包括芯片區(qū)域X)而成的芯片層疊體87的間隙良好地填充底部填充樹脂89。
如圖14E所示，在芯片層疊體89上貼附了保護(hù)帶90后，磨削半導(dǎo)體晶片81的非電路面(背面)81b。保護(hù)帶90，在磨削半導(dǎo)體晶片81的非電路面81b時，保護(hù)位于芯片層疊體87的最上層的半導(dǎo)體芯片84的電路面、并且維持將芯片區(qū)域X單片化后的半導(dǎo)體晶片81的形狀。作為保護(hù)帶90，可使用各種樹脂帶等。半導(dǎo)體晶片81的非電路面81b，例如使用摩擦平板以機械方式被磨削、接著使用研磨平板被研磨(例如干式拋光)。實施半 導(dǎo)體晶片81的非電路面81b的磨削、研磨工序，使得到達(dá)切割槽83。由此，半導(dǎo)體晶片81按各芯片區(qū)域X被分割而單片化。
通過磨削半導(dǎo)體晶片81的非電路面(背面)81b，使得多個芯片區(qū)域X分別被單片化。由此，制作具有作為最下層的存儲器芯片的半導(dǎo)體芯片91的芯片層疊體87。半導(dǎo)體晶片81的整體形狀，由導(dǎo)入芯片層疊體87之間的空間88的底部填充樹脂89保持。如圖14F 所示，在芯片層疊體87的最底面、換言之在單片化后的半導(dǎo)體芯片91的非電路面貼附了切割帶92后，剝離保護(hù)帶90。如圖14G所示，通過切割存在于芯片層疊體87之間的空間88 的底部填充樹脂89，將多個芯片層疊體87分別單體化。
單體化了的多個芯片層疊體87，被送到下一工序的拾取工序。在芯片層疊體87的最底面貼附有切割帶92，所以多個芯片層疊體87在被貼附于切割帶92的狀態(tài)下被送到拾取工序。被送到拾取工序的多個芯片層疊體87按順序被拾取，如圖14G所示被安裝到內(nèi)插基板93上。圖14G示出與第I實施方式同樣的芯片層疊體87的安裝結(jié)構(gòu)。在圖14A到圖 14H中，雖然省略了圖示，但是在芯片層疊體87上搭載IF芯片。如圖1、圖2、圖3A到圖3C等所不，在芯片層置體87上搭載了 IF芯片后，實施將芯片層置體87向內(nèi)插基板93安裝的安裝工序。
位于芯片層疊體87的最下層的半導(dǎo)體芯片91,與第I實施方式同樣地沒有與內(nèi)插基板93直接電連接。半導(dǎo)體芯片91的厚度，優(yōu)選，比其他半導(dǎo)體芯片84厚。由此，抑制基于半導(dǎo)體芯片91與內(nèi)插基板93的熱膨脹系數(shù)之差在粘接工序(加熱工序)中產(chǎn)生的應(yīng)力對凸起電極等造成惡劣影響。因此，能夠抑制因在凸起電極和/或其周圍發(fā)生龜裂導(dǎo)致的連接不良的發(fā)生。
而且，通過在將省略了圖示的IF芯片或者芯片層疊體87的最上層的半導(dǎo)體芯片 84與內(nèi)插基板93的內(nèi)部連接端子通過接合線電連接后，用密封樹脂層密封芯片層疊體87， 制作半導(dǎo)體存儲裝置等半導(dǎo)體裝置。安裝芯片層疊體87的電路基材，也可以取代內(nèi)插基板93而是引線框等。在使用與第2實施方式同樣的芯片層疊體87的安裝結(jié)構(gòu)的情況下，在芯片層疊體87上搭載了 IF芯片后，實施將芯片層疊體87向內(nèi)插基板93安裝的安裝工序。
此外，第I到第8實施方式的構(gòu)成，能夠分別組合使用，還能夠部分置換。雖然說明了本發(fā)明的幾個實施方式，但是這些實施方式只是例示的，而不是用于限定發(fā)明的范圍。這些實施方式可以按其他各種形態(tài)實施，在不脫離發(fā)明的要旨的范圍內(nèi)可以進(jìn)行各種省略 、 置換、變更。這些實施方式及其變形被包括在發(fā)明的范圍和要旨中，同時被包括在技術(shù)方案所記載的發(fā)明及其均等的范圍中。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具備內(nèi)插基板，其具有具備外部連接端子的第I面和具備內(nèi)部連接端子的第2面；芯片層疊體，其配置在所述內(nèi)插基板的所述第2面上，具有按順序?qū)盈B的多個半導(dǎo)體芯片，所述多個半導(dǎo)體芯片，經(jīng)由在除了位于層疊順序的最下層的半導(dǎo)體芯片之外的所述半導(dǎo)體芯片內(nèi)所設(shè)置的貫通電極以及連接所述貫通電極之間的第I凸起電極來電連接，所述最下層的半導(dǎo)體芯片與所述內(nèi)插基板經(jīng)由設(shè)置有所述貫通電極的所述半導(dǎo)體芯片中的至少一個電連接，位于層疊順序的最上層的半導(dǎo)體芯片具有在其表面設(shè)置的再布線層；和接口芯片，其搭載于所述芯片層疊體中的所述最上層的半導(dǎo)體芯片上，與所述最上層的半導(dǎo)體芯片經(jīng)由第2凸起電極電連接，并且與所述內(nèi)插基板的所述內(nèi)部連接端子經(jīng)由所述再布線層電連接。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述芯片層疊體配置為，所述最下層的半導(dǎo)體芯片位于所述內(nèi)插基板的所述第2面?zhèn)?，所述接口芯片?jīng)由連接于所述再布線層的接合線，與所述內(nèi)插基板的所述內(nèi)部連接端子電連接。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述最下層的半導(dǎo)體芯片粘接于所述內(nèi)插基板的第2面。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述芯片層疊體配置在支持基板的芯片搭載部上，所述支持基板粘接于所述內(nèi)插基板的第2面，所述支持基板具有設(shè)置在所述芯片搭載部周圍的槽，在所述多個半導(dǎo)體芯片之間填充有樹脂，所述樹脂的從所述多個半導(dǎo)體芯片之間溢出的部分被收置于所述槽內(nèi)。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述芯片層疊體配置為，所述最上層的半導(dǎo)體芯片位于所述內(nèi)插基板的所述第2面?zhèn)龋鼋涌谛酒?，?jīng)由連接于所述再布線層、具有比所述第2凸起電極大的尺寸的第3凸起電極，與所述內(nèi)插基板的所述內(nèi)部連接端子電連接。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，所述芯片層疊體配置在支持基板的芯片搭載部上，所述支持基板粘接于所述內(nèi)插基板的第2面，所述支持基板具有設(shè)置在所述芯片搭載部周圍的槽，在所述多個半導(dǎo)體芯片之間填充有樹脂，所述樹脂的從所述多個半導(dǎo)體芯片之間溢出的部分被收置于所述槽內(nèi)。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述最下層的半導(dǎo)體芯片具有比其以外的所述半導(dǎo)體芯片厚的厚度。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述芯片層疊體具有配置于所述多個半導(dǎo)體芯片之間的間隔件。
9.一種半導(dǎo)體裝置，其特征在于，具備內(nèi)插基板，其具有具備外部連接端子的第I面和具備內(nèi)部連接端子的第2面；芯片層疊體，其配置在所述內(nèi)插基板的所述第2面上，具有按順序?qū)盈B的多個半導(dǎo)體芯片，所述多個半導(dǎo)體芯片，經(jīng)由在除了位于層疊順序的最下層的半導(dǎo)體芯片之外的所述半導(dǎo)體芯片內(nèi)設(shè)置的第I貫通電極和連接所述第I貫通電極之間的第I凸起電極電連接， 所述最下層的半導(dǎo)體芯片與所述內(nèi)插基板經(jīng)由設(shè)置有所述貫通電極的所述半導(dǎo)體芯片中的至少一個電連接；和接口芯片，其搭載在位于所述芯片層疊體的層疊順序的最上層的所述半導(dǎo)體芯片上， 與所述最上層的半導(dǎo)體芯片經(jīng)由第2凸起電極電連接，并且具有與所述內(nèi)插基板的所述內(nèi)部連接端子電連接的第2貫通電極。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，所述芯片層疊體配置為，所述最下層的半導(dǎo)體芯片位于所述內(nèi)插基板的所述第2面?zhèn)?，所述接口芯片?jīng)由連接于所述第2貫通電極的接合線，與所述內(nèi)插基板的所述內(nèi)部連接端子電連接。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，所述芯片層疊體配置為，所述最上層的半導(dǎo)體芯片位于所述內(nèi)插基板的所述第2面?zhèn)龋鼋涌谛酒?jīng)由連接于所述第2貫通電極的第3凸起電極，與所述內(nèi)插基板的所述內(nèi)部連接端子電連接。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，所述最下層的半導(dǎo)體芯片具有比其以外的所述半導(dǎo)體芯片厚的厚度。
13.一種半導(dǎo)體裝置的制造方法，其特征在于，包括準(zhǔn)備具有第I面和第2面的基板的工序；通過邊經(jīng)由設(shè)置在半導(dǎo)體芯片內(nèi)的第I貫通電極以及連接所述第I貫通電極之間的第 I凸起電極電連接、邊按順序?qū)盈B多個半導(dǎo)體芯片，而制作芯片層疊體的工序；邊將位于所述多個半導(dǎo)體芯片的層疊順序的最上層的半導(dǎo)體芯片與接口芯片經(jīng)由第2 凸起電極電連接、邊在所述芯片層疊體上搭載所述接口芯片的工序；和邊將所述接口芯片與在所述基板的第2面所設(shè)置的內(nèi)部連接端子經(jīng)由在所述最上層的半導(dǎo)體芯片表面所設(shè)置的再布線層或者在所述接口芯片內(nèi)所設(shè)置的第2貫通電極電連接，邊將搭載有所述接口芯片的所述芯片層疊體配置到所述基板的第2面上的工序。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其特征在于，以使得位于所述多個半導(dǎo)體芯片的層疊順序的最下層的半導(dǎo)體芯片位于所述基板的所述第2面?zhèn)鹊姆绞?，將搭載有所述接口芯片的所述芯片層疊體配置到所述基板的所述第 2面上，將所述接口芯片經(jīng)由連接于所述再布線層的接合線，與所述基板的所述內(nèi)部連接端子電連接。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其特征在于，以使得所述最上層的半導(dǎo)體芯片位于所述基板的所述第2面?zhèn)鹊姆绞?，將搭載有所述接口芯片的所述芯片層疊體配置到所述基板的第2面上，將所述接口芯片經(jīng)由連接于所述再布線層的第3凸起電極，與所述基板的所述內(nèi)部連接端子電連接。
16.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其特征在于，通過將所述多個半導(dǎo)體芯片在比其他半導(dǎo)體芯片厚的最下層的半導(dǎo)體芯片上按順序?qū)盈B，來制作所述芯片層疊體，在將所述接口芯片搭載到所述芯片層疊體上后，實施用于形成所述第I以及第2凸起電極的熱處理。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體裝置的制造方法，其特征在于，通過將所述多個半導(dǎo)體芯片在所述基板的所述第2面上按順序?qū)盈B，來制作所述芯片層疊體，將所述接口芯片經(jīng)由所述再布線層以及連接于所述再布線層的接合線，與所述基板的所述內(nèi)部連接端子電連接，在連接有所述接合線的所述芯片層疊體中的所述多個半導(dǎo)體芯片之間的間隙、以及所述芯片層疊體與所述接口芯片之間的間隙，填充樹脂。
18.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其特征在于，通過在具有芯片搭載部和設(shè)置在所述芯片搭載部周圍的槽的支持基板上層疊所述多個半導(dǎo)體芯片，制作所述芯片層疊體，在將所述接口芯片搭載到所述芯片層疊體上后，實施用于形成所述第I以及第2凸起電極的熱處理。
19.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其特征在于，通過使所述多個半導(dǎo)體芯片夾著間隔件地層疊，來制作所述芯片層疊體，在所述芯片層疊體中的所述多個半導(dǎo)體芯片之間的間隙、以及所述芯片層疊體與所述接口芯片之間的間隙，填充樹脂。
20.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其特征在于，所述制作芯片層疊體的工序，包括準(zhǔn)備半導(dǎo)體晶片的工序，該半導(dǎo)體晶片具有由半切割狀態(tài)的切割槽所劃分開的所述多個芯片區(qū)域和分別在所述多個芯片區(qū)域的電路面設(shè)置的第I電極端子；將具有貫通電極和第2電極端子的半導(dǎo)體芯片，邊連接所述第I電極端子與所述第2 電極端子，邊在所述多個芯片區(qū)域上分別層疊，以形成多個包括所述芯片區(qū)域的所述芯片層置體的工序；對位于所述切割槽上的所述多個芯片層疊體之間的空間導(dǎo)入所述樹脂，以在所述芯片層疊體的間隙填充樹脂的工序；磨削所述半導(dǎo)體晶片的非電路面，使所述多個芯片區(qū)域分別單片化的工序；和切斷導(dǎo)入于所述多個芯片層疊體之間的空間的所述樹脂，將所述多個芯片層疊體分別單體化的工序，所述多個芯片層疊體包括基于所述單片化了的芯片區(qū)域的半導(dǎo)體芯片。
全文摘要
本發(fā)明提供半導(dǎo)體裝置及其制造方法。在一個實施方式中，半導(dǎo)體裝置具備配置在內(nèi)插基板上的芯片層疊體和搭載在芯片層疊體上的接口芯片。芯片層疊體，經(jīng)由在除了位于層疊順序的最下層的半導(dǎo)體芯片外的半導(dǎo)體芯片內(nèi)設(shè)置的貫通電極以及凸起電極而電連接。接口芯片，經(jīng)由在位于層疊順序的最上層的半導(dǎo)體芯片的表面形成的再布線層或者在接口芯片內(nèi)設(shè)置的貫通電極，與內(nèi)插基板電連接。
文檔編號H01L27/115GK103022021SQ20121035017
公開日2013年4月3日 申請日期2012年9月19日 優(yōu)先權(quán)日2011年9月22日
發(fā)明者三浦正幸, 加本拓, 佐藤隆夫 申請人:株式會社 東芝