專利名稱：具有超結結構的半導體器件及其制造方法
技術領域：
本發(fā)明涉及一種具有超結結構的半導體器件以及制造具有超結結構的半導體器件的方法。
背景技術：
超結MOSFET的襯底是通過在晶體管形成區(qū)中重復地設置一種PN柱對而構成的，例如在JP-A-2004-146689中所公開的。作為其結果，與常規(guī)MOSFET相比，通過減少漂移電阻可以減少導通電阻并可以進行高速轉換。盡管可以進行高速轉換，但是在從導通狀態(tài)向截止狀態(tài)轉換時，漏極和源極之間的電流會突然中斷。因此，漏極和源極之間的電壓急劇增長，因而發(fā)生如擊穿魯棒性(breakdown robustness amount)退化、產(chǎn)生無線電噪聲等問題。此外，具有超結結構的MOSFET例如在美國專利申請公報No. 2005-0035401中公開了。這種超結結構是通過交替地設置構成PN柱對的N型雜質(zhì)區(qū)和P型雜質(zhì)區(qū)而構成的。與常規(guī)MOSFET相比，通過減少漂移電阻而減少了導通電阻并可以進行高速轉換。然而，在該超結MOSFET中，PN柱對立即被耗盡。因此，與常規(guī)MOSFET相比，盡管在高電壓操作下可以進行高速轉換，但是在從導通狀態(tài)向截止狀態(tài)轉換時，漏極和源極之間的電流會突然中斷。因此，漏極和源極之間的電壓大大增加，因而發(fā)生如產(chǎn)生無線電噪聲、擊穿魯棒性退化、恢復特性下降等問題。因此，需要一種半導體器件，在從導通狀態(tài)向截止狀態(tài)轉換時可以限制電壓的急劇升高。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明的目的是提供一種具有超結結構的半導體器件。本發(fā)明的另一目的是提供一種制造具有超結結構的半導體器件的方法。根據(jù)本公開內(nèi)容的第一方案，具有超結結構的半導體器件包括具有第一導電類型并在電流流動方向延伸的多個第一柱；和具有第二導電類型并在電流流動方向延伸的多個第二柱。第一柱和第二柱在垂直于電流流動方向的交替(alternating)方向上交替地設置，從而提供超結結構。每個第一柱提供漂移層，在導通狀態(tài)的情況下用于使電流流過。第一柱和第二柱在第一柱和第二柱之間具有邊界，在截止狀態(tài)的情況下耗盡層從該邊界延展。第一柱和第二柱中的至少一個具有雜質(zhì)劑量，這種雜質(zhì)劑量在交替方向上隨著位置不同而是不均勻的。當該器件從導通狀態(tài)向截止狀態(tài)轉換時，完全耗盡第一和第二柱的時間在交替方向隨著位置不同而是有偏差的。因此，當器件轉換到截止狀態(tài)時，電壓跳動減少了。
根據(jù)本公開內(nèi)容的第二方案，具有超結結構的半導體器件包括具有第一導電類型并在電流流動方向延伸的多個第一柱；和具有第二導電類型并在電流流動方向延伸的多個第二柱。第一柱和第二柱在垂直于電流流動方向的交替方向上交替地設置，從而提供超結結構。每個第一柱提供漂移層，在導通狀態(tài)的情況下用于使電流流過。第一柱和第二柱在第一柱和第二柱之間具有邊界，在截止狀態(tài)的情況下耗盡層從該邊界延展。第一柱和第二柱中的至少一個具有雜質(zhì)劑量，這種雜質(zhì)劑量在電流流動方向上隨著位置不同而是不均勻的。當該器件從導通狀態(tài)向截止狀態(tài)轉換時，完全耗盡第一和第二柱的時間在電流流動方向隨著位置不同而是有偏差的。因此，當器 件轉換到截止狀態(tài)時，電壓跳動減少了。根據(jù)本公開內(nèi)容的第三方案，用于制造具有超結結構的半導體器件的方法包括制備具有第一導電類型的半導體襯底；在該襯底中形成多個溝槽，其中每個溝槽具有沿著第一方向的恒定寬度，并且其中沿著第一方向相鄰的兩個溝槽之間的距離至少包括第一距離和第二距離；在襯底上形成具有第二導電類型的外延膜，從而用該外延膜填充這些溝槽；以及對其上形成外延膜的襯底的一側進行平坦化。上述方法提供了半導體器件，其中當該器件轉換到截止狀態(tài)時減少了電壓跳動。根據(jù)本公開內(nèi)容的第四方案，具有超結結構的半導體器件包括具有第一導電類型并在電流流動方向延伸的多個第一柱；和具有第二導電類型并在電流流動方向延伸的多個第二柱。第一柱和第二柱在垂直于電流流動方向的交替方向上交替地設置，從而提供超結結構。每個第一柱提供漂移層，在導通狀態(tài)的情況下用于使電流流過。第一柱和第二柱在第一柱和第二柱之間具有邊界，在截止狀態(tài)的情況下耗盡層從該邊界延展。第一柱和第二柱中的每一個在垂直于電流流動方向的平面上具有條形平面圖形。第一柱和第二柱中的至少一個具有橋接部分，該橋接部分連接一個第一或第二柱和相鄰的第一或第二柱。當該器件從導通狀態(tài)向截止狀態(tài)轉換時，完全耗盡第一和第二柱的時間隨著位置不同而是有偏差的。因此，當器件轉換到截止狀態(tài)時，電壓跳動減少了。根據(jù)本公開內(nèi)容的第五方案，用于制造具有超結結構的半導體器件的方法包括制備具有第一導電類型的半導體襯底；在該襯底中形成多個溝槽，其中每個溝槽具有沿著第一方向的恒定寬度，其中這些溝槽在沿著第一方向相鄰的兩個溝槽之間具有恒定距離，并且其中每個溝槽在垂直于第一方向的第二方向間斷地延伸；在襯底上形成具有第二導電類型的外延膜，從而用該外延膜填充這些溝槽。上述方法提供了半導體器件，其中當該器件轉換到截止狀態(tài)時減少了電壓跳動。此外，由于這些溝槽在相鄰兩個溝槽之間具有恒定距離，并且每個溝槽在第二方向間斷地延伸，因此可以防止溝槽壁傾斜。


從下面參照附圖的詳細說明將使本發(fā)明的上述和其他目的、特征和優(yōu)點變得更加顯而易見。附圖中圖I是示出根據(jù)第一實施方式的半導體器件的剖面圖；圖2是示出圖I中所示器件的超結結構的部分放大的剖面圖；圖3是示出在轉換情況下圖I所示器件中的電壓波形和電流波形的曲線；
圖4是示出根據(jù)第二實施方式的半導體器件的剖面圖；圖5是示出圖4所示器件中的超結結構的部分放大的剖面圖；圖6是示出根據(jù)第三實施方式的半導體器件的剖面圖；圖7是示出圖6中所示器件中的超結結構的部分放大的剖面圖；圖8-11是解釋圖6所示半導體器件的制造方法的剖面圖；
圖12是解釋圖6所示半導體器件的另一制造方法的剖面圖；圖13是示出根據(jù)第四實施方式的半導體器件中的超結結構的部分放大的剖面圖；圖14是示出圖13中的超結結構的耗盡層的部分放大的剖面圖；圖15是示出根據(jù)第四實施方式的改型的半導體器件中的超結結構的部分放大的剖面圖；圖16是示出根據(jù)第三實施方式的第一改型的另一半導體器件的剖面圖；圖17是示出根據(jù)第三實施方式的第二改型的另一半導體器件的透視圖；圖18是示出雜質(zhì)表面濃度的偏差和擊穿電壓之間的關系的曲線；圖19是示出作為第一實施方式的對比例的半導體器件的剖面圖；圖20-22是示出圖19所示器件中的耗盡層的部分放大的剖面圖；圖23是示出在轉換情況下圖19所示器件的電壓波形和電流波形的曲線；圖24是示出根據(jù)第五實施方式的半導體器件的剖面圖；圖25是示出沿著圖24中的線XXV-XXV截取的器件的剖面圖；圖26A和26B是示出圖25所示器件中的耗盡層的剖面圖；圖27A和27B是示出作為第五實施方式的對比例的沒有橋接部分的半導體器件中的耗盡層的剖面圖；圖28-29和31_32是說明制造圖25所示器件的方法的剖面圖；圖30是說明圖25所示器件的制造方法的透視圖；圖33是示出根據(jù)第六實施方式的半導體器件的剖面圖；以及圖34是示出作為第五實施方式的對比例的沒有橋接部分的半導體器件的透視圖。優(yōu)選實施方式(第一實施方式)下面將根據(jù)附圖介紹體現(xiàn)本發(fā)明的第一實施方式。圖I是本實施方式中的半導體器件的縱向剖面圖。這種半導體器件是垂直型MOSFET,并且電流在縱向流動。即，縱向是電流的流動方向，并且橫向是垂直于電流的流動方向的方向。硅層2形成在N+硅襯底I上，并且N型硅層3形成在硅層2上。通過這種疊層結構體構成半導體襯底。在半導體襯底的硅層2中，在橫向上相鄰地和交替地設置在縱向延伸的N型雜質(zhì)區(qū)(N柱)4以及同樣在縱向延伸的P型雜質(zhì)區(qū)(P柱)5。柱對(PN柱對)由N型雜質(zhì)區(qū)4和P型雜質(zhì)區(qū)5構成。因此，形成超結結構。在導通狀態(tài)時，PN柱對中的N型雜質(zhì)區(qū)4變?yōu)槠茖?，并且有電流流動。在截止狀態(tài)時，耗盡層從N型雜質(zhì)區(qū)4和P型雜質(zhì)區(qū)5的界面擴展。
在上述N型硅層3中，形成P型的溝道形成區(qū)6，以便達到P型雜質(zhì)區(qū)5。N型源區(qū)7形成在P型溝道形成區(qū)6內(nèi)的表面層部分中。在用于露出N型硅層3的上表面上的P型溝道形成區(qū)6的部分中，穿過作為柵絕緣膜的柵氧化物膜8形成柵極9。用氧化硅膜10覆蓋柵極9。在N型硅層3的上表面上形成源極11。這個源極11電連接到源區(qū)7和溝道形成區(qū)6。漏極12形成在N+娃襯底I的下表面(后表面)上。在源極11設置為地電位和給漏極12施加正電位的狀態(tài)下，通過給柵極9施加正電位來使晶體管導通。在晶體管導通狀態(tài)時，如圖I所示，電流從漏極12穿過N+硅襯底I、N型雜質(zhì)區(qū)4、N型區(qū)(3)、溝道形成區(qū)6中與柵極9相對的部分(反型層)以及源區(qū)7流向源極11。另一方面，當從晶體管導通狀態(tài)(其中源極11設置為地電位，漏極12設置為正電位，并且柵極9設置為正電位的狀態(tài))將柵極9設置為地電位時，該晶體管截止。如圖2所示，耗盡層從N型雜質(zhì)區(qū)4和P型雜質(zhì)區(qū)5的界面處擴展。這里，在本實施方式中，半導體襯底中的晶體管的有源區(qū)(晶體管形成區(qū))中的PN柱對的橫向中的雜質(zhì)劑量在不同位置上是不均勻的。即，橫向上的兩個區(qū)域4、5的雜質(zhì)的總量(劑量)根據(jù)位置不同而設置為不同。具體地，在圖I中，每個N型雜質(zhì)區(qū)4的寬度W4設置為恒定，并且每個P型雜質(zhì)區(qū)5的寬度W5也設置為恒定。N型雜質(zhì)區(qū)4的雜質(zhì)濃度設置為三類N1、N2、N3，并且P型雜質(zhì)區(qū)5的雜質(zhì)濃度設置為三類P1、P2、P3。這樣，每個N型雜質(zhì)區(qū)4的寬度W4相等地設置，并且每個P型雜質(zhì)區(qū)5的寬度W5也相等地設置。此外，N型雜質(zhì)區(qū)4的雜質(zhì)濃度和P型雜質(zhì)區(qū)5的雜質(zhì)濃度根據(jù)橫向上的位置而不同地設置。這樣，橫向上的PN柱對的雜質(zhì)劑量根據(jù)位置是不均勻的。因此，如圖2所示，在該圖中用虛線所示的耗盡層的擴展速度根據(jù)雜質(zhì)濃度的不同而不同(濃度越低，擴展速度越快)，并且P型和N型的雜質(zhì)劑量的平衡根據(jù)位置不同而不同。因此，用于完全耗盡PN柱對的時間在表面(橫向)內(nèi)是不同的，并且防止所有PN柱同時截止。結果是，如圖3所示，減少了在從導通狀態(tài)轉換為截止狀態(tài)時的相對于漏極和源極之間的電流Ids的改變率(dl/dt)，并且可阻止從導通狀態(tài)向截止狀態(tài)轉換時漏極和源極之間的電壓Vds的跳增(jumping-up)。圖19是用于對比的超結MOSFET中的縱向剖面圖。在圖19中，僅由雜質(zhì)濃度NI的N型雜質(zhì)區(qū)(N柱)4和雜質(zhì)濃度Pl的P型雜質(zhì)區(qū)(P柱)5構成的一種PN柱對設置在有源區(qū)(晶體管形成區(qū))中。超結結構由相同結構(NI和Pl)的PN柱對構成，而與位置無關。在從晶體管的導通狀態(tài)向截止狀態(tài)(關斷時間)轉換時，如圖20所示，在開始耗盡成形之后，在每個柱對中類似地推進耗盡成形。如圖21所示，在每個柱對中類似地進一步進行耗盡成形。如圖22所示，在每個柱對中同時完成耗盡成形。在這個操作中，如圖23所示，在從導通狀態(tài)向截止狀態(tài)轉換時，相對于漏極和源極之間的電流的改變率(dl/dt)很大，并且產(chǎn)生了漏極和源極之間的電壓Vds的跳增。與此相比，在本實施方式中，超結結構由雜質(zhì)濃度為NI、N2、N3的N型雜質(zhì)區(qū)(N柱)4和雜質(zhì)濃度為P1、P2、P3的P型雜質(zhì)區(qū)(P柱)5構成。因此，超結結構由兩種或以上的PN柱對構成。這樣,可以形成相鄰PN柱對的多種組合，并且P型和N型的雜質(zhì)劑量的平 衡根據(jù)有源區(qū)(晶體管形成區(qū))中的位置而不同。這樣，在從晶體管導通狀態(tài)向截止狀態(tài)轉換時(截止時間)，用于完全耗盡PN柱對的時間在晶體管形成面(橫向)內(nèi)可以被偏移。因此，防止了所有晶體管單元被同時截止。這樣，如圖3所示，可以在從導通狀態(tài)向截止狀態(tài)切換時阻止漏極和源極之間的電壓Vds跳增。即，通過使用雜質(zhì)劑量不同的兩種或以上的PN柱可以使完全耗盡成形的時間在有源區(qū)中被偏移。因此，相對于漏極和源極之間的電流Ids的改變率(dl/dt)減小了，并且可以防止漏極和源極之間的電壓Vds跳增。 根據(jù)上述實施方式，可以獲得以下效果。在具有超結結構的半導體器件(垂直型M0SFET)中，在半導體器件的有源區(qū)中的橫向的柱對的雜質(zhì)劑量根據(jù)位置而是不均勻的。相應地，用于完全耗盡由N型雜質(zhì)區(qū)4和P型雜質(zhì)區(qū)5構成的柱對(PN柱對)的時間在從導通狀態(tài)向截止狀態(tài)轉換時(關斷時)在橫向上被偏移。因此，可以限制在從導通狀態(tài)向截止狀態(tài)轉換時電壓的跳增。此外，在一般的功率MOSFET中，增加柵極電阻，以限制在轉換時產(chǎn)生的無線電噪聲，因而使柵極輸入波形對處理這種噪聲不敏感。然而，增加了產(chǎn)生的熱量，并且限制了產(chǎn)品的緊湊度。此外，在超結MOSFET中，在完全耗盡形成時的電壓跳增成為問題。因此，只通過柵極波形控制對無線電噪聲不能采取任何措施。與此相比，通過使柱對的雜質(zhì)劑量根據(jù)位置而不同，可以減少超結元件中的無線電噪聲。此外，在不增加產(chǎn)生的熱量的情況下可以實現(xiàn)這種減少。(第二實施方式)下面以區(qū)別于第一實施方式的不同點作為重點來介紹第二實施方式。圖4是代替圖I的本實施方式的半導體器件的縱向剖面圖。這種半導體器件也是垂直型M0SFET，并且具有超結結構。恒定地設置每個N型雜質(zhì)區(qū)4的寬度W4，并且也恒定地設置每個P型雜質(zhì)區(qū)5的寬度W5。N型雜質(zhì)區(qū)4的雜質(zhì)濃度設置為三種N1、N2、N3，而P型雜質(zhì)區(qū)5的雜質(zhì)濃度設置為一種P1。即，圖4不同于圖I之處在于N型雜質(zhì)區(qū)(N柱)4的濃度是三種N1、N2、N3，并且P型雜質(zhì)區(qū)(P柱)5的濃度是一種Pl。這樣，相等地設置每個N型雜質(zhì)區(qū)4的寬度W4，并且相等地設置每個P型雜質(zhì)區(qū)5的寬度W5。此外，相等地設置每個P型雜質(zhì)區(qū)5的雜質(zhì)濃度，N型雜質(zhì)區(qū)4的雜質(zhì)濃度根據(jù)橫向上的位置而不同地設置。這樣，柱對的橫向上的雜質(zhì)表面濃度在不同位置上是不同的。由此，如圖5所示，在從晶體管的導通狀態(tài)向截止狀態(tài)轉換時(關斷時)，對于由本圖中的虛線所示的耗盡層的擴展，完全耗盡PN柱對的時刻在晶體管形成面(橫向)內(nèi)可以被偏移。因此，可以限制在從導通狀態(tài)向截止狀態(tài)轉換時電壓的跳增。這樣，還可以只改變N型雜質(zhì)區(qū)(N柱)4的雜質(zhì)濃度，或者還可以只改變P型雜質(zhì)區(qū)(P柱)5的雜質(zhì)濃度。(第三實施方式)下面將以不同于第一實施方式的區(qū)別點作為重點來介紹第三實施方式。圖6是代替I的本實施方式的半導體器件的縱向剖面圖。這種半導體器件也是垂直型M0SFET，并具有超結結構。將N型雜質(zhì)區(qū)4的雜質(zhì)濃度設置為一種NI，并且將P型雜質(zhì)區(qū)5的雜質(zhì)濃度設置為一種Pl。恒定地設置每個P型雜質(zhì)區(qū)5的寬度W5，并且將N型雜質(zhì)區(qū)4的寬度W4設置為二種。這樣，相等地設置每個N型雜質(zhì)區(qū)4的雜質(zhì)濃度，并且也相等地設置每個P型雜質(zhì)區(qū)5的雜質(zhì)濃度。此外，相等地設置每個P型雜質(zhì)區(qū)5的寬度W5，并且N型雜質(zhì)區(qū)4的寬度W4根據(jù)橫向上的位置而不同 地設置。因此，柱對的橫向上的雜質(zhì)表面濃度根據(jù)位置而是不均勻的。由此，如圖7所示，在從晶體管的導通狀態(tài)向截止狀態(tài)轉換時(關斷時)，對于由本圖中的虛線所示的耗盡層的擴展，完全耗盡PN柱對的時刻可以在晶體管形成面(橫向)內(nèi)被偏移。因此，可以限制在從導通狀態(tài)向截止狀態(tài)轉換時電壓的跳增。接下來，將解釋具有這種超結結構的半導體襯底的制造方法。如圖8所示，制備作為N型半導體襯底的N型硅晶片20。如圖9所示，通過在晶片表面內(nèi)使用掩模21相對于晶片20進行離子刻蝕，形成溝槽22。在形成該溝槽時，均勻地(恒定地)設置溝槽22的凹槽寬度Wt，并將其余寬度Ws設置為兩種或以上。之后，如圖10所示，在N型硅晶片20上形成P型外延膜23，并且用外延膜23掩埋溝槽22。然后，對N型硅晶片20的主表面一側(上面一側)，即外延膜23的上表面一側進行拋光和平坦化。進行這種拋光，直到露出硅晶片20為止。此外，如圖11所示，在N型硅晶片20的上表面上形成N型外延膜24。通過將離子注入到N型硅晶片20的上表面中還可以形成N型表面硅層，而不是在N型硅晶片20的上表面上形成N型外延膜24。此外，對N型硅晶片20的后表面(下表面)進行拋光，直到溝槽22的附近為止，并且將N+硅襯底粘接到這個拋光面上。還可以通過從N型硅晶片20的后表面(下表面)注入離子而將N+娃層形成在N型娃晶片20的后表面上,而不用拋光N型娃晶片20的后表面和粘接硅襯底。圖6所示的垂直型MOSFET是通過利用以這種方式形成的半導體襯底(具有超結結構的半導體襯底)來制造的。即，形成P型溝道形成區(qū)6、N型源區(qū)7、柵氧化物膜8、柵極9、氧化硅膜10、源極11和漏極12。這樣，完成了圖6的超結M0SFET。作為另一種制造方法，如圖12所示，還可以通過使用離子注入(和擴散)重復形成N型外延膜4a、4b、4c、4d、4e和P型雜質(zhì)區(qū)5來形成PN柱對。即，N型外延膜4a形成在N+硅襯底I上，并且在這個N型外延膜4a的預定區(qū)域中形成P型雜質(zhì)區(qū)5。隨后，在N型外延膜4a上形成N型外延膜4b，并在這個N型外延膜4b中形成P型雜質(zhì)區(qū)5。之后，重復這個工藝并在縱向上延伸和設置N型雜質(zhì)區(qū)4和P型雜質(zhì)區(qū)5。此外，還可以改變凹槽寬度Wt而不是改變圖9中的其余寬度Ws。即，其余寬度Ws也可以設置為均勻的(恒定地設置)，并且還可以將溝槽22的凹槽寬度Wt設置為兩種或更多種。(第四實施方式)接著，將以區(qū)別于第一實施方式的不同點為重點來介紹第四實施方式。圖13示出本實施方式中的PN柱對。其他結構與圖I中的相同，并省略其說明。在第一到第三實施方式中，在柱單元(雜質(zhì)區(qū)單元)中改變劑量。然而，在本實施方式中，在柱內(nèi)在縱向上形成雜質(zhì)劑量差。即，半導體器件的有源區(qū)中的縱向(電流的流動方向)Z中的柱對的雜質(zhì)劑量根據(jù)位置(即深度)而是不均勻的。具體地說，N型雜質(zhì)區(qū)4的雜質(zhì)濃度被設置為一種NI，并且P型雜質(zhì)區(qū)5的雜質(zhì)濃度被設置為一種P1。相對于N型雜質(zhì)區(qū)4的縱向Z上的寬度W4 (Z)在下端部最寬，并且朝著上側線性地變窄。相對于P型雜質(zhì)區(qū)5的縱向Z上的寬度W5 (Z)在下端部最窄，并且朝著上側線性地變寬這樣，相等地設置每個N型雜質(zhì)區(qū)4的雜質(zhì)濃度，并且相等地設置每個P型雜質(zhì)區(qū)5的雜質(zhì)濃度。此外，相對于N型雜質(zhì)區(qū)4的縱向上的寬度W4以及相對于P型雜質(zhì)區(qū)5的縱向上的寬度W5根據(jù)縱向上的位置(深度)而被不同地設置。這樣，柱對的縱向上的雜質(zhì)劑量根據(jù)位置而是不均勻的。這樣，如圖14所示，在從晶體管的導通狀態(tài)向截止狀態(tài)轉換時(關斷時)，相對于由本圖中的虛線所示的耗盡層的擴展，完全耗盡PN柱對的時刻可以根據(jù)電流流動方向而偏移。因此，減少了在從導通狀態(tài)向截止狀態(tài)轉換時的電流的改變率，并且可以限制電壓的跳增。如圖15而不是圖13所示，N型雜質(zhì)區(qū)4的縱向上的寬度和P型雜質(zhì)區(qū)5的縱向上的寬度也可以根據(jù)縱向上的位置而被不同地設置。此外，相對于區(qū)域4、5的橫向上的寬度(圖15中的P型雜質(zhì)區(qū)5的橫向上的寬度)也可以在每個區(qū)域4、5(圖15中的每個P型雜質(zhì)區(qū)5)中被不同地設置。在圖15中，P型雜質(zhì)區(qū)5的橫向上的寬度在每個區(qū)域5中被不同地設置。然而，N型雜質(zhì)區(qū)4的橫向上的寬度在每個區(qū)域4中也可以被不同地設置，或者相對于N型雜質(zhì)區(qū)4和P型雜質(zhì)區(qū)5的橫向上的寬度也可以在兩個各自區(qū)域4、5中被不同地設置。上述實施方式還可以如下進行設置。還可以使用通過在高雜質(zhì)濃度硅襯底I中疊置低雜質(zhì)濃度的硅層2形成的外延晶片，并且還可以將體襯底作為圖I中的硅晶片，等等。此外，作為PN柱(N型雜質(zhì)區(qū)4和P型雜質(zhì)區(qū)5)的制造方法，還可以在溝槽形成之后通過從溝槽側壁注入離子來掩埋溝槽。此外,在溝槽形成之后在溝槽中掩埋摻雜雜質(zhì)的材料(例如氧化物)，以及通過熱處理從摻雜雜質(zhì)的材料向溝槽側壁一側擴散雜質(zhì)的方法也可以用作PN柱的制造方法。另外，作為PN柱的制造方法，還可以只通過離子注入和擴散而不形成溝槽來形成柱。作為在垂直于電流的流動方向相對于位置使柱對的雜質(zhì)劑量非均勻化的方法，就廣義而言，N型雜質(zhì)區(qū)4的寬度W4、P型雜質(zhì)區(qū)5的寬度W5、N型雜質(zhì)區(qū)4的雜質(zhì)濃度以及P型雜質(zhì)區(qū)5的雜質(zhì)濃度中的至少一個可以根據(jù)在垂直于電流的流動方向的方向上的位置而被不同地設置。前面已經(jīng)將平面型MOSFET作為例子進行了說明，但是在凹型和溝槽型中也可以獲得類似的效果。圖16示出了在溝槽柵型MOSFET的情況下的一個例子。在圖16中，N型源區(qū)31形成在P型硅層30的表面層部分中。在P型硅層30中，形成溝槽32，以便穿過源區(qū)31和P型硅層30。柵極34穿過柵氧化物膜33形成在溝槽32中。用氧化硅膜35覆蓋柵極34，并且在其上形成源極36。此外，在襯底I的后表面上形成漏極37。此外，上述實施例還可以適用于橫向M0SFET。圖17示出在橫向MOSFET的情況下的一個例子。在圖17中，P型溝道形成區(qū)41形成在N型硅襯底40的上表面上的表面層部分中。N型源區(qū)42形成在這個溝道形成區(qū)41內(nèi)的表面層部分中。柵極44穿過柵氧化物膜43形成在襯底40的上表面上的溝道形成區(qū)41的露出部分中。此外，在N型硅襯底40的上表面上與P型溝道形成區(qū)41分離的位置上的表面層部分中形成N+漏區(qū)45。P型溝道形成區(qū)41和N+漏區(qū)45分別形成為帶狀，并且平行地以恒定間隔形成。
在橫向(電流的流動方向)延伸的N型雜質(zhì)區(qū)46和同樣在橫向(電流的流動方向)延伸的P型雜質(zhì)區(qū)47在P型溝道形成區(qū)41和N+漏區(qū)45之間相鄰地交替地設置在N型娃襯底40的上表面上的表面層部分中。這里，例如，相等地設置每個N型雜質(zhì)區(qū)46的雜質(zhì)濃度，并且相等地設置每個P型雜質(zhì)區(qū)47的雜質(zhì)濃度。相等地設置每個N型雜質(zhì)區(qū)46的寬度W46，并且P型雜質(zhì)區(qū)47的寬度W47根據(jù)橫向(更特別是，圖17中的Y方向)上的位置而被不同地設置。這樣，柱對的橫向(特別是，圖17中的Y方向)上的雜質(zhì)劑量根據(jù)位置而是不均勻的。此外，除了 MOSFET之外，上述實施例還可以應用 于IGBT和二極管。在前面的說明中，第一導電類型是N型，而第二導電類型是P型。然而，相反地，第一導電類型也可以是P型，并且第二導電類型也可以是N型。接著，將論述在雜質(zhì)劑量根據(jù)位置不同而不均勻時雜質(zhì)劑量的最優(yōu)化。圖18示出雜質(zhì)劑量和元件耐壓之間的關系。在圖18中，使用元件結構不同的結構1、2，并且通過不同地設置結構1、2(例如，將圖4的結構和圖6的結構設置為結構1、2)中的雜質(zhì)劑量來進行耐壓測量。更具體地說，例如，在一種半導體器件中進行耐壓測量，在該半導體器件中，在圖4的結構中被設置為三種濃度NI、N2、N3的所有部分都被設置為濃度NI。在其中所有這些部分都被設置為濃度N2的半導體器件中進行耐壓測量。在其中所有這些部分都被設置為濃度N3的半導體器件中進行耐壓測量。此外，例如，在圖6的結構中，在其中在圖6的結構中被設置為三種寬度W4(小)、W4(中等)、W4(大)的所有部分都被設置為寬度W4(小)的半導體器件中進行耐壓測量。在其中所有這些部分都被設置為寬度W4(中等)的半導體器件中進行耐壓測量。在所有這些部分被被設置為寬度W4(大)的半導體器件中進行耐壓測量。在圖18中，即使在元件耐壓正向地和負向地偏移時，即，從達到最大元件耐壓的雜質(zhì)劑量向高雜質(zhì)劑量和低雜質(zhì)劑量中的任何一側偏移時，也會減小元件耐壓。相應地，還示出了大致左右對稱的特性。即使在元件結構改變時，這種趨勢也是相同的。因此，當將雜質(zhì)劑量設置為兩種值時，達到耐壓最大值的雜質(zhì)劑量被設置為參考值，并且選擇性地確定正向地和負向地等量偏移并大致具有相等耐壓的兩個點。具體地，例如，在圖18中，兩種雜質(zhì)劑量a I、a 2從達到最大耐壓的雜質(zhì)劑量正向地和負向地進行等量偏移，并被設置。這樣，在不用局部地減少元件耐壓的情況下就可以減小關斷時的電壓跳增。即，當元件耐壓只根據(jù)位置而減小時，存在在擊穿時引起電流集中并導致元件擊穿的可能性。然而，通過選擇性地確定大致具有相等耐壓的兩個點，避免了電流集中，并且在不使電流集中的情況下可以在擊穿時間防止元件擊穿。當將雜質(zhì)劑量設置為三種或更多種值時，從等量地正向和負向偏移的兩個點以及由這兩個點夾持區(qū)域選擇性地確定雜質(zhì)劑量。具體地說，例如，在圖18中，對于三種雜質(zhì)劑量a I、a 2、a 3，雜質(zhì)劑量a I、a 2從達到最大耐壓的雜質(zhì)劑量正向地和負向地進行等量偏移，并被設置。雜質(zhì)劑量a 3設置在由雜質(zhì)劑量a I、a 2夾持的區(qū)域中。雜質(zhì)劑量a 3優(yōu)選被居中地設置在由雜質(zhì)劑量a I、a 2夾持的區(qū)域中。類似地，在圖18中，對于四種雜質(zhì)劑量P I、P 2、P 3、P 4，雜質(zhì)劑量P I、P 2從達到最大耐壓的雜質(zhì)劑量正向地和負向地等量偏移，并被設置。雜質(zhì)劑量@3、￠4設置在由雜質(zhì)劑量0 1、￠2夾持的區(qū)域中。雜質(zhì)劑量@3、￠4優(yōu)選設置為在由雜質(zhì)劑量0 1、￠2夾持的區(qū)域中被三等分的雜質(zhì)劑量。類似地，在圖18中，對于五種雜質(zhì)劑量a I、a 2、a 3、a 4、a 5，雜質(zhì)劑量a I、a 2從達到最大耐壓的雜質(zhì)劑量正向地和負向地等量偏移并被設置。雜質(zhì)劑量ct 3、a 4、a 5設置在由雜質(zhì)劑量a I、a 2夾持的區(qū)域中。雜質(zhì)劑量a3、a4、a 5優(yōu)選設置為在由雜質(zhì)劑量a I、a2夾持的區(qū)域中被四等分的雜質(zhì)劑量。
所述三種或多種還包括連續(xù)變化的一種。如上所述，在上述的每個實施方式中，在雜質(zhì)劑量被設置為兩個值以使雜質(zhì)劑量根據(jù)位置不同而不同，并且具有相等偏移量的雜質(zhì)劑量關于達到最大耐壓的雜質(zhì)劑量而被設置在高雜質(zhì)劑量一側和低雜質(zhì)劑量一側時，可以防止元件耐壓局部地減小。此外，在上述每個實施方式中，當雜質(zhì)劑量被設置為三種或多種值以使雜質(zhì)劑量隨著位置不同而不同，并且具有相等偏移量的雜質(zhì)劑量關于達到最大耐壓的雜質(zhì)劑量而被設置在高雜質(zhì)劑量一側和低雜質(zhì)劑量一側，而且其余雜質(zhì)劑量被設置在其間夾持的區(qū)域中時，可以防止元件耐壓局部地減小。(第五實施方式)下面將參照附圖介紹用于體現(xiàn)本發(fā)明的第五實施方式。圖24是本實施方式中的半導體器件的縱向剖面圖。這種半導體器件是垂直型MOSFET，并且電流在縱向流動。即，縱向是電流的流動方向，并且橫向是垂直于電流流動方向的方向。圖25是沿著圖24的線XXV-XXV截取的橫向剖面圖，并示出超結結構部分中的剖面的結構。在圖24中，硅層2形成在N+硅襯底I上，并且N型硅層3形成在硅層2上。半導體襯底由這種疊層結構體構成。在半導體襯底的硅層2中，在縱向延伸的N型雜質(zhì)區(qū)(N柱)4和同樣在縱向延伸的P型雜質(zhì)區(qū)(P柱)5在橫向上相鄰地和交替地設置。柱對(PN柱對)由N型雜質(zhì)區(qū)4和P型雜質(zhì)區(qū)5構成。這樣，形成了超結結構。在導通狀態(tài)時，PN柱對中的N型雜質(zhì)區(qū)4變?yōu)槠茖?，并有電流流動。在截止時，耗盡層從N型雜質(zhì)區(qū)4和P型雜質(zhì)區(qū)5的界面擴展。在上述N型硅層3中，形成P型溝道形成區(qū)6，以便到達P型雜質(zhì)區(qū)5。在P型溝道形成區(qū)6內(nèi)的表面層部分中形成N型源區(qū)7。在用于露出N型硅層3的上表面上的P型溝道形成區(qū)6的部分中，穿過作為柵極絕緣膜的柵氧化物膜8形成柵極9。用氧化硅膜10覆蓋柵極9。源極11形成在N型硅層3的上表面上。這個源極11電連接到源區(qū)7和溝道形成區(qū)6。漏極12形成在N+娃襯底I的下表面(后表面)上。在源極11設置為地電位并且向漏極12施加正電位的狀態(tài)下，通過向柵極9施加正電位而使晶體管導通。在晶體管導通狀態(tài)時，如圖24所示，電流從漏極12穿過N+硅襯底1、N型雜質(zhì)區(qū)4、N型區(qū)(3)、在溝道形成區(qū)6中與柵極9相對的部分(反型層)以及源區(qū)7流向源極11。另一方面，當柵極9設置為地電位時，晶體管從晶體管導通狀態(tài)(其中源極11設置為地電位和漏極12設置為正電位，并且柵極9設置為正電位)變?yōu)榻刂?。耗盡層從N型雜質(zhì)區(qū)4和P型雜質(zhì)區(qū)5的界面擴展。這里，在本實施方式中，如圖25所示，構成晶體管的有源區(qū)中的柱對的N型雜質(zhì)區(qū)(N柱)4和P型雜質(zhì)區(qū)(P柱)5形成為其剖面形狀為帶狀，并且被交替地平行設置在同一方向(Y方向)上。此外，彼此相鄰的N型雜質(zhì)區(qū)(N柱)4橋接起來。即，對于相鄰的N型雜質(zhì)區(qū)(N柱)4，以預定間隔形成恒定寬度的橋接部分213。更具體地說，橋接部分213規(guī)則地設置在芯片內(nèi)，即在圖25的平面X-Y中。此外，橋接部分213的寬度Wb被設置為夾持在被橋接的雜質(zhì)區(qū)4之間的雜質(zhì)區(qū)5的寬度Wa或更小(Wb ( Wa)。此外，對于相鄰的雜質(zhì)區(qū)4，在雜質(zhì)區(qū)4的延伸方向(Y方向)上設置多個橋接部分213，并且橋接部分213之間的長度L根據(jù)位置而被設置為不同值。S卩，在圖25中，橋接部分213的設置間隔被設置為長度L1、L2、L3(L1 <L2<L3)。這樣，周期性地改變PN柱對的橫向上的雜質(zhì)劑量(區(qū)域4、5的雜質(zhì)總量)。當不設置橋接部分213時(當相鄰N型雜質(zhì)區(qū)4不被橋接時)，如圖27A所示，在從晶體管的導通狀態(tài)向截止狀態(tài)轉換時(關斷時)在柱對中推進耗盡成形。如圖27B所示，在柱對中同時完成耗盡成形(立即進行耗盡成形)。在這個操作中，如圖23所示，在從導通狀態(tài)向截止狀態(tài)轉換時，相對于漏極和源極之間的電流Ids的改變率(dl/dt)很大，并 且產(chǎn)生了漏極和源極之間的電壓Vds的跳增。與此相比，在本實施方式中，設置了橋接部分213 (相鄰的N型雜質(zhì)區(qū)4橋接)，并且在從晶體管的導通狀態(tài)向截止狀態(tài)轉換時(關斷時)，在如圖26A所示的柱對中推進耗盡成形。如圖26B所示，在該柱對中不同時完成耗盡成形。在由橋接部分213中的陰影所示的區(qū)域S中，當在其他區(qū)域中完成耗盡成形時，其并沒有完成耗盡成形(在芯片內(nèi)有意地偏移完全耗盡成形的定時)。這樣，在從晶體管的導通狀態(tài)向截止狀態(tài)轉換時(關斷時)，可以在晶體管面內(nèi)控制完全耗盡PN柱對的定時。因此，如圖3所示，減少了關于漏極和源極之間的電流Ids的改變率(dl/dt)，并可以阻止在從導通狀態(tài)向截止狀態(tài)轉換時漏極和源極之間的電壓Vds的跳增。S卩，通過形成橋接部分213使PN柱對的雜質(zhì)劑量在橋接部分213及其周圍不平衡，并且耗盡成形的定時也不同。防止了在元件面內(nèi)瞬時進行完全耗盡成形。此外，可以阻止在轉換時產(chǎn)生噪聲，并且可以改善恢復特性和內(nèi)置二極管的耐擊穿量。下面將介紹具有這種超結結構的半導體襯底的制造方法。如圖28所示，制備作為N型半導體襯底的N型硅晶片20。如圖29所示，通過使用掩模21在晶片面內(nèi)相對于晶片20進行刻蝕(干法刻蝕或濕法刻蝕)，在同一方向(圖25的Y方向)上以恒定的剩余寬度Ws形成恒定凹槽寬度Wa的溝槽22。當形成該溝槽時，該溝槽形成為在深度方向(圖25的Y方向)上具有晶體管區(qū)域的長度或者更長。在本實施方式中，如圖30所示，在形成溝槽22的工藝中，溝槽22平行地設置并間斷地延伸，并且橋接部分213，即用于不挖掘溝槽的區(qū)域部分地設置在晶體管區(qū)域內(nèi)。橋接部分213的寬度Wb相對于溝槽的寬度Wa設置成以下關系Wb ( Wa,從而不會大大減小器件耐壓。即，當形成間斷地延伸的溝槽22時，相對于該溝槽中斷的部分(橋接部分213)的寬度Wb被設置為溝槽22的寬度Wa或更小。此外，當形成間斷地延伸的溝槽22時，S卩，當形成作為圖25中的P型雜質(zhì)區(qū)5的溝槽22時，在相對于溝槽中斷的部分(橋接部分213)和相對于溝槽連續(xù)的部分當中，根據(jù)位置而不同地設定相對于溝槽連續(xù)的部分的長度L。之后，如圖31所示，在N型硅晶片20上形成P型外延膜23，并且通過外延膜23掩埋溝槽22。之后，對N型硅晶片20的主表面一側(上表面?zhèn)?，即外延膜23的上表面一側進行拋光和平坦化。進行這種拋光，直到露出硅晶片20為止。外延膜23的上表面一側也可以通過回刻代替拋光來進行平坦化。此外，如果控制外延生長以便使外延膜23的上表面平坦化，則外延之后的平坦化處理可以被設置為是不必要的。此外，如圖32所示，在N型硅晶片20的上表面上形成N型外延膜24。還可以通過在N型硅晶片20的上表面上注入離子來形成N型表面硅層，而不是在N型硅晶片20的上表面上形成N型外延膜24。 此外，對N型硅晶片20的后表面(下表面)進行拋光，直到溝槽22的附近為止，并將N+硅襯底粘接到這個拋光面上。還可以代替對N型硅晶片20的后表面進行拋光以及N+硅襯底的粘接，而是通過從N型硅晶片20的后表面上(下表面)注入離子，來將N+硅層形成在N型娃晶片20的后表面上。通過使用用這種方式形成的半導體襯底(具有超結結構的半導體襯底)來制造圖24所示的垂直型MOSFET。S卩，形成P型溝道形成區(qū)6、N型源區(qū)7、柵氧化物膜8、柵極9、氧化硅膜10、源極11和漏極12。這樣，完成了圖24的超結M0SFET。這里，將論述在上述制造工藝中利用溝槽的外延的溝槽形成工藝和掩埋工藝。在圖34中，在中等和高耐壓(例如200到300V或更大)的器件中，壁部分100的縱橫比(H/W)變大。例如，在600V的耐壓時縱橫比為“5”到“ 10”，并且在超過1000V的耐壓時縱橫比為“5”到“10”或更大。關于溝槽的長度(L)，溝槽形成得比晶體管區(qū)域長。因此，在用于處理大電流的功率器件的情況下，這個長度在大約Imm到十mm和幾mm的范圍內(nèi)。因此，存在溝槽壁100傾斜并在溝槽掩埋之前在晶片運輸時和清洗時突然倒下(fall)的可能性。而且，由于增加了對溝槽壁的傾斜和突然倒下的擔心，因此不可能形成達到晶片直徑的長溝槽。因此，迫使形成符合芯片尺寸的溝槽。在這個實施方式中，在形成條形溝槽22之后，通過外延生長掩埋溝槽22。然而，當形成條形溝槽22時，如圖30所示，通過在晶體管區(qū)域內(nèi)部分地設置橋接部分(用于不挖掘溝槽的區(qū)域)213，可以避免在溝道掩埋之前溝槽壁223傾斜和突然倒下。這樣，可以在晶片面內(nèi)的整個區(qū)域中形成相同設計的PN柱對，并且形成與芯片尺寸無關的襯底溝槽。 根據(jù)上述實施方式，可以獲得以下效果。(I)在具有超結結構的半導體器件(垂直型MOSFET)中，形成了在垂直于電流流動方向的面上為帶狀的構成半導體器件的有源區(qū)的柱對的N型雜質(zhì)區(qū)(N柱)4和P型雜質(zhì)區(qū)(P柱)5，如圖25所示，并且它們在相同方向上被交替地平行設置。將相鄰的N型雜質(zhì)區(qū)(N柱)4橋接起來。相應地，如圖26A和26B所示，在從導通狀態(tài)向截止狀態(tài)轉換時(關斷時)，完全耗盡由N型雜質(zhì)區(qū)(N柱)4和P型雜質(zhì)區(qū)(P柱)5構成的柱對(PN柱對)的定時在垂直于電流流動方向的面上、在N型雜質(zhì)區(qū)(N柱)4的橋接部分213及其周圍被偏移。這樣，可以限制從導通狀態(tài)向截止狀態(tài)轉換時電壓的跳增。(2)作為具有超結結構的半導體襯底的制造方法，包括第一工藝和第二工藝。如圖29和30所示，在第一工藝中，通過在N型硅晶片20中進行刻蝕來平行地設置恒定凹槽寬度Wa的溝槽22，以便使其在同一方向上以恒定的剩余寬度Ws間斷地延伸。如圖31所示，在第二工藝中，在N型硅晶片20上形成P型外延膜23，并且通過這個外延膜23掩埋溝槽22。相應地，可以很容易地獲得用于上述(I)的半導體器件的襯底。此外，在制造中，溝槽形成之后的壁部分的縱橫比變大，并且在使用外延生長進行掩埋之前，壁容易傾斜且容易突然倒下。然而，在本實施方式中，平行地設置恒定凹槽寬度Wa的溝槽22，以便以恒定的剩余寬度Ws在同一方向上間斷地延伸。因此，可以防止溝槽壁傾斜和突然倒下。因而，可以在晶片面內(nèi)的整個區(qū)域中形成同樣設計的PN柱對，并且可以形成與芯片尺寸無關的襯底溝槽。(3)特別是，在⑴中，如圖25所示，將橋接部分213的寬度Wb設置為在被橋接的N型雜質(zhì)區(qū)4之間夾持的P型雜質(zhì)區(qū)5的寬度Wa或更小。因而，由圖26B中的附圖標記S表示的區(qū)域減小了，并且可以防止器件的耐壓過分減小。因此，在上述第一工藝中形成間斷地延伸的溝槽22時，將相對于溝槽中斷的部分(橋接部分213)的寬度Wb設置為溝槽22的寬度Wa或更小就足夠了。此外，如圖25所示，相對于相鄰的N型雜質(zhì)區(qū)4，在N型雜質(zhì)區(qū)4的延伸方向上設置多個橋接部分213，并且橋接部分213之間的長度L根據(jù)位置不同而被不同地設置。相應地，可以通過周期性地改變橋接部分之間的長度來設置橋接部分213，并且還可以在垂直于電流流動方向的面上不規(guī)則地設置橋接部分213。這樣，可以在有源區(qū)內(nèi)進行偏移耗盡成形定時(耗盡成形定時被逐漸偏移等)的最優(yōu)化，并獲得更大的效果。因此，當在上述第一工藝中形成間斷地延伸的溝槽22時，將相對于溝槽中斷的部分(橋接部分213)和相對于溝槽連續(xù)的部分當中的相對于溝槽連續(xù)的部分的長度L根據(jù)位置而不同地設置就足夠了。(第六實施方式)下面以區(qū)別于第五實施方式的不同點為重點來介紹第六實施方式。本實施方式被設置成如圖33而非圖25所示的結構。在圖33中，橋接部分213作為橋接部分213的形成位置而被周期性地設置，并且將橋接部分213的寬度Wb設置成按照Wbl、Wb2、Wb3(Wbl < Wb2 < Wb3)的順序依次增加。即，相對于相鄰的N型雜質(zhì)區(qū)4，在N型雜質(zhì)區(qū)4的延伸方向(Y方向)上設置多個橋接部分213，并且橋接部分213的寬度Wb根據(jù)位置而被不同地設置。因此，當在上述第一工藝中形成間斷地延伸的溝槽22時，在相對于溝槽中斷的部分(橋接部分213)和相對于溝槽連續(xù)的部分當中，相對于溝槽中斷的部分(橋接部分213)的寬度Wb根據(jù)位置而被不同地設置。這樣，可以使用于在每個橋接部分中在橫截面(垂直于電流的流動方向的面)上進行完全耗盡成形的定時偏移。這樣，可以進行偏移耗盡相鄰橋接部分的定時的最優(yōu)化(耗盡相鄰橋接部分的定時被逐漸偏移，等)，并獲得更大的效果。關于被橋接的N型雜質(zhì)區(qū)4，如在第五實施方式中所述的，可以相對于相鄰的雜質(zhì)區(qū)4，在雜質(zhì)區(qū)4的延伸方向設置多個橋接部分213，并且橋接部分213之間的長度L還可以根據(jù)位置而被不同地設置。此外，如在第六實施方式中解釋的，橋接部分213的寬度Wb也可以根據(jù)位置而被不同地設置。因此，可以進行更加詳細的設計。上述實施方式還可以進行如下設置。在圖25等中，相鄰的N型雜質(zhì)區(qū)(N柱)4被橋接，但是相鄰的P型雜質(zhì)區(qū)(N柱)5也可以被橋接。在前面的說明中，第一導電類型是N型，并且第二導電類型是P型。然而，相反地， 第一導電類型也可以是P型，并且第二導電類型也可以是N型。S卩，在圖24中，柱對中的P柱也可以設置為作為P溝道MOSFET的漂移區(qū)。此外，前面已經(jīng)作為例子解釋了平面型M0SFET，但是在凹型和溝槽型中也可以獲得相同的效果。
此外，除了 MOSFET之外，上述實施例還可以應用于IGBT和二極管。上述公開內(nèi)容具有以下方面。根據(jù)本公開內(nèi)容的第一方案，具有超結結構的半導體器件包括具有第一導電類型并在電流流動方向上延伸的多個第一柱；和具有第二導電類型并在電流流動方向上延伸的多個第二柱。第一柱和第二柱 在垂直于電流流動方向的交替方向上交替地設置，從而提供該超結結構。每個第一柱提供漂移層，在導通狀態(tài)的情況下用于使電流流過。第一柱和第二柱在第一柱和第二柱之間具有邊界，在截止狀態(tài)的情況下耗盡層從該邊界延展。第一柱和第二柱中的至少一個具有雜質(zhì)劑量，該雜質(zhì)劑量在交替方向上隨著位置不同而是不均勻的。當該器件從導通狀態(tài)向截止狀態(tài)轉換時，完全耗盡第一和第二柱的定時在交替方向隨著位置不同而是有偏差的。因此，當器件轉換到截止狀態(tài)時，電壓跳動減少了?；蛘撸總€第一柱可以具有第一雜質(zhì)濃度，并且每個第二柱可以具有第二雜質(zhì)濃度。第一雜質(zhì)濃度和第二雜質(zhì)濃度中的至少一個隨著交替方向上的位置而變化?；蛘撸總€第一柱可以具有在交替方向上的第一寬度，并且每個第二柱可以具有在交替方向上的第二寬度。第一寬度和第二寬度中的至少一個隨著交替方向上的位置而變化。或者，每個第一柱可以具有在交替方向上的第一寬度，并且第一寬度在交替方向上隨著位置變化而是恒定的。每個第二柱可以具有在交替方向上的第二寬度，第二寬度在交替方向上隨著位置變化而是恒定的。每個第一柱可具有第一雜質(zhì)濃度，每個第二柱可具有第二雜質(zhì)濃度。第一雜質(zhì)濃度和第二雜質(zhì)濃度在交替方向上隨著位置變化而變化?；蛘?，每個第一柱可具有在交替方向上的第一寬度，并且第一寬度在交替方向上隨位置變化而是恒定的。每個第二柱可具有在交替方向上的第二寬度，并且第二寬度在交替方向上隨位置變化而是恒定的。每個第一柱可具有第一雜質(zhì)濃度，每個第二柱可具有第二雜質(zhì)濃度。第一雜質(zhì)濃度在交替方向上隨著位置變化而變化，并且第二雜質(zhì)濃度在交替方向上隨著位置變化而是恒定的?；蛘撸總€第一柱可具有第一雜質(zhì)濃度，并且第一雜質(zhì)濃度在交替方向上隨位置變化而是恒定的。每個第二柱可具有第二雜質(zhì)濃度，并且第二雜質(zhì)濃度在交替方向上隨著位置變化是恒定的。每個第一柱可具有在交替方向上的第一寬度，并且每個第二柱可具有在交替方向上的第二寬度。第一寬度在交替方向上隨著位置變化而變化，第二寬度在交替方向上隨位置變化而是恒定的?；蛘?，第一柱和第二柱的雜質(zhì)劑量中的至少一個可包括第一劑量和第二劑量。在雜質(zhì)劑量中的所述之一是預定最佳雜質(zhì)劑量時，該器件具有最大擊穿電壓。第一劑量比該最佳雜質(zhì)劑量高預定值。第二劑量比該最佳雜質(zhì)劑量低預定值。在這種情況下，器件的擊穿電壓提高了，即，防止器件的擊穿電壓局部地減小?；蛘撸谝恢偷诙碾s質(zhì)劑量中的至少一個可包括第一劑量、至少一個中間劑量和第二劑量。當雜質(zhì)劑量中的所述之一是預定最佳雜質(zhì)劑量時，該器件具有最大擊穿電壓。第一劑量比該最佳雜質(zhì)劑量高預定值。第二劑量比該最佳雜質(zhì)劑量低預定值。中間劑量被設置在第一劑量和第二劑量之間的區(qū)域中?；蛘?，該器件可以是垂直型MOSFET或者橫向型MOSFET。
根據(jù)本公開內(nèi)容的第二方案，具有超結結構的半導體器件包括具有第一導電類型并在電流流動方向上延伸的多個第一柱；和具有第二導電類型并在電流流動方向上延伸的多個第二柱。第一柱和第二柱在垂直于電流流動方向的交替方向上交替地設置，從而提供超結結構。每個第一柱提供漂移層，在導通狀態(tài)的情況下用于使電流流過。第一柱和第二柱在第一柱和第二柱之間具有邊界，在截止狀態(tài)的情況下耗盡層從該邊界延展。第一柱和第二柱中的至少一個具有雜質(zhì)劑量，該雜質(zhì)劑量在電流流動方向上隨著位置不同而是不均勻的。當該器件從導通狀態(tài)向截止狀態(tài)轉換時，完全耗盡第一和第二柱的定時在電流流動方向隨著位置不同而是有偏差的。因此，當器件轉換到截止狀態(tài)時，電壓跳動減少了?；蛘?，每個第一柱可具有第一雜質(zhì)濃度，且第一雜質(zhì)濃度隨著交替方向上的位置不同而是恒定的。每個第 二柱可具有第二雜質(zhì)濃度，且第二雜質(zhì)濃度隨著交替方向上的位置不同而是恒定的。每個第一柱可具有在交替方向上的第一寬度，并且每個第二柱可具有在交替方向上的第二寬度。第一寬度和第二寬度在電流流動方向上隨位置而變化。根據(jù)本公開內(nèi)容的第三方案，用于制造具有超結結構的半導體器件的方法包括制備具有第一導電類型的半導體襯底；在該襯底中形成多個溝槽，其中每個溝槽具有沿著第一方向的恒定寬度，并且其中沿著第一方向相鄰的兩個溝槽之間的距離至少包括第一距離和第二距離；在襯底上形成具有第二導電類型的外延膜，從而用該外延膜填充這些溝槽；以及對其上形成外延膜的襯底一側進行平坦化。上述方法提供了該半導體器件，其中當該器件轉換到截止狀態(tài)時，減小了電壓跳動。根據(jù)本公開內(nèi)容的第四方案，具有超結結構的半導體器件包括具有第一導電類型并在電流流動方向上延伸的多個第一柱；和具有第二導電類型并在電流流動方向上延伸的多個第二柱。第一柱和第二柱在垂直于電流流動方向的交替方向上交替地設置，從而提供超結結構。每個第一柱提供漂移層，在導通狀態(tài)的情況下用于使電流流過。第一柱和第二柱在第一柱和第二柱之間具有邊界，在截止狀態(tài)的情況下耗盡層從該邊界延展。第一柱和第二柱中的每一個在垂直于電流流動方向的平面上具有條形平面圖案。第一柱和第二柱中的至少一種具有橋接部分，該橋接部分連接一個第一或第二柱和相鄰的第一或第二柱。當該器件從導通狀態(tài)向截止狀態(tài)轉換時，完全耗盡第一和第二柱的定時在交替方向隨著位置不同而是有偏差的。因此，當器件轉換到截止狀態(tài)時，減少了電壓跳動?；蛘?，第一柱和第二柱中的另一種可具有沿著交替方向的寬度。橋接部分具有沿著條形平面圖案的延伸方向的寬度，所述延伸方向垂直于交替方向，并且橋接部分的寬度小于第一柱和第二柱中所述另一種的寬度。在這種情況下，提高了器件的擊穿電壓?；蛘?，橋接部分可以包括多個橋接元件。橋接元件具有沿著垂直于交替方向的條形平面圖案的延伸方向在一個橋接元件和相鄰橋接元件之間的距離，并且橋接元件的該距離隨著位置而變化。在這種情況下，橋接元件可以周期性地設置或隨機設置，從而對完全耗盡第一和第二柱的定時進行最優(yōu)化。這樣，當器件向截止狀態(tài)轉換時，有效地減小了電壓跳動?；蛘?，橋接部分可包括多個橋接元件。每個橋接元件具有沿著垂直于交替方向的條形平面圖案的延伸方向的寬度，并且橋接元件的寬度隨位置而變化。
根據(jù)本公開內(nèi)容的第五方案，用于制造具有超結結構的半導體器件的方法包括制備具有第一導電類型的半導體襯底；在該襯底中形成多個溝槽，其中每個溝槽具有沿著第一方向的恒定寬度，其中這些溝槽在沿著第一方向相鄰的兩個溝槽之間具有恒定距離，并且其中每個溝槽在垂直于第一方向的第二方向上間斷地延伸；在襯底上形成具有第二導電類型的外延膜，從而用該外延膜填充這些溝槽。
上述方法提供半導體器件，其中當該器件轉換到截止狀態(tài)時減少了電壓跳動。此夕卜，由于這些溝槽在相鄰兩個溝槽之間具有恒定距離，并且每個溝槽在第二方向上間斷地延伸，因此可以防止溝槽壁傾斜?；蛘?，溝槽可具有斷開部分，溝槽在該斷開部分停止延伸。斷開部分具有沿著第二方向的寬度，并且斷開部分的寬度小于溝槽的恒定寬度?；蛘?，溝槽可具有多個斷開部分，溝槽在該斷開部分停止延伸。斷開部分具有沿著第二方向、在一個斷開部分和相鄰斷開部分之間的距離，并且斷開部分的該距離隨位置而變化?；蛘?，這些溝槽可具有多個斷開部分，溝槽在斷開部分停止延伸。每個斷開部分具有沿著第二方向的寬度，并且斷開部分的寬度隨位置而變化。盡管已經(jīng)參照本發(fā)明的優(yōu)選實施例介紹了本發(fā)明，但是應該理解的是，本發(fā)明不限于這些優(yōu)選實施例和結構。本發(fā)明意欲覆蓋各種修改和等效設置。此外，盡管優(yōu)選所述各種組合和結構，但是包括更多的、更少的或僅僅單個元件的其他組合以及結構也都包括在本發(fā)明的精神和范圍內(nèi)。
權利要求
1. 一種用于制造具有超結結構的半導體器件的方法，該方法包括 制備具有第一導電類型的半導體襯底(20)； 在該襯底(20)中形成多個溝槽(22)，其中每個溝槽(22)具有沿著第一方向的恒定寬度，并且其中沿著該第一方向相鄰的兩個溝槽(22)之間的距離至少包括第一距離和第二距離； 在該襯底(20)上形成具有第二導電類型的外延膜(23)，從而用該外延膜(23)填充所述溝槽(22);并且 對其上形成所述外延膜(23)的該襯底(20) —側進行平坦化， 其中在該襯底的有源區(qū)中形成所述多個溝槽， 其中該襯底(20)的夾在兩個溝槽(22)之間的對應于所述第一距離的部分(4)在所述第一方向上提供第一寬度(W4)，并且該襯底(20)的夾在兩個溝槽(22)之間的對應于所述第二距離的另一部分(4)在所述第一方向上提供第二寬度(W4)，并且其中所述第一寬度(W4)不同于所述第二寬度(W4)。
全文摘要
一種具有超結結構的半導體器件包括在電流流動方向上延伸的多個第一柱(4)；和在電流流動方向上延伸的多個第二柱(5)。第一柱(4)和第二柱(5)在交替方向上交替地設置。每個第一柱(4)提供漂移層。第一柱(4)和第二柱(5)在其間具有邊界，在截止狀態(tài)的情況下耗盡層從該邊界延展。第一柱(4)和第二柱(5)中的至少一個具有雜質(zhì)劑量，該雜質(zhì)劑量在交替方向上隨位置變化而是不均勻的。
文檔編號H01L21/336GK102623349SQ201210100028
公開日2012年8月1日 申請日期2007年1月31日 優(yōu)先權日2006年1月31日
發(fā)明者宮島健 申請人:株式會社電裝