專利名稱：用于微電子和微系統(tǒng)的結(jié)構(gòu)的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于半導(dǎo)體器件或MEMS類型裝置，具體為SOI裝置或SOI類型裝置的新結(jié)構(gòu)的制造。
背景技術(shù)：
許多MEMS(微機(jī)電系統(tǒng))微系統(tǒng)是使用SOI (絕緣層上覆硅)材料制成的，其中SOI材料具體可用于獲得懸浮在空腔上方的單晶硅膜。SOI類型材料是包括表面層2的結(jié)構(gòu)，該表面層由位于絕緣層4 (通常為二氧化硅)上的單晶硅制成(圖I)。例如，通過將表面被氧化的硅晶片6通過分子鍵合方式與另一個硅晶片組合在一起，來獲得這些結(jié)構(gòu)。這種組合過程包括對兩個晶片進(jìn)行表面處理的步驟；使晶片接觸的步驟；以及熱處理步驟。傳統(tǒng)上，該熱處理在通常為900°C至1250°C之間的溫度下進(jìn)行，持續(xù)2小時。之后，對這兩個晶片中的至少一個進(jìn)行打薄(thin)，在絕緣層4上留下較薄的半導(dǎo)體層2。有時需要例如由單晶硅制成的薄懸浮膜，來制造一些微系統(tǒng)。器件制造商經(jīng)常使用SOI材料的晶片來獲得這種膜。他們使用表面層作為有源層(活性層)來制造裝置，且使用隱埋氧化物(buried oxide)層作為犧牲層。例如，在表面硅2中形成開口 12，使得可以對隱埋氧化物層4進(jìn)行蝕刻(圖2A)。該隱埋氧化物通常被化學(xué)蝕刻(例如用HF)，這導(dǎo)致在層4中形成空腔14 (圖2B)。之后，孔12可保持打開或例如通過材料(例如，硅)的沉積可被再次封閉(圖2C)。因而，結(jié)果是在層2中形成懸浮膜16，并且在該懸浮膜上或懸浮膜中可形成微系統(tǒng)18 (圖2D)。控制掩埋層的蝕刻通常是困難的。具體地，在化學(xué)蝕刻過程中可能出現(xiàn)問題，蝕刻液可能作為溫度或PH值的函數(shù)而改變，這導(dǎo)致難以控制蝕刻孔及其尺寸。伴隨該技術(shù)出現(xiàn)的另一個問題是，不可能在層2的平面中從開口 12形成的圓形孔開始制作任意形狀的空腔，例如正方形、矩形或多邊形的空腔?；瘜W(xué)蝕刻基本上是各向同性的，并且圍繞由開口 12限定的中心孔同心地進(jìn)行。為了獲得類似于矩形的不定形狀，可嘗試使用多個孔12，但是進(jìn)而極難獲得直角。 因此，出現(xiàn)的問題是，需要發(fā)現(xiàn)一種用于制造懸浮膜以及空腔(尤其是通過使用SOI晶片的技術(shù))的新工藝。還出現(xiàn)的相同問題是，需要在空腔上方制造由壓電材料、熱電材料、或磁性材料制成的膜。
出現(xiàn)的另一個問題是，需要能夠在一種結(jié)構(gòu)中制成懸浮空腔或膜，所述結(jié)構(gòu)包括可能為半導(dǎo)體的表面層(但是所述表面層也可為壓電類型、熱電類型或磁性類型的)、掩埋層、以及支架或用作支架的底層。出現(xiàn)的另一個問題是，產(chǎn)生空腔之后所形成的組件需要機(jī)械穩(wěn)定性。因此，出現(xiàn)的問題是，需要發(fā)現(xiàn)以下類型的新結(jié)構(gòu)以及機(jī)械加固所述結(jié)構(gòu)的方法(means)，所述新結(jié)構(gòu)包括表面層(其可能為半導(dǎo)體層 ，但是也可為壓電類型、熱電類型或磁性類型的)、掩埋層以及支架或用作支架的底層。

發(fā)明內(nèi)容
本發(fā)明可用于制造一種結(jié)構(gòu)，該結(jié)構(gòu)包括表面層(其具體可為半導(dǎo)體的、或壓電類型、熱電類型或磁性類型的)、包含至少一個任意形狀空腔的掩埋層、以及支架或用作支架的底層。本發(fā)明涉及用于制造包括表面層、至少一個掩埋層、以及支架的結(jié)構(gòu)的方法，該方法包括-在第一支架上制造第一結(jié)構(gòu)的第一步驟，所述第一結(jié)構(gòu)包括具有由第一材料制成的第一區(qū)域以及包括空腔的至少一個第二區(qū)域的第一層，所述空腔填充有第二材料，所述第二材料的蝕刻速率高于或低于所述第一材料的蝕刻速率；-之后形成所述掩埋層以及形成所述表面層的第二步驟，所述掩埋層由所述第一層形成，所述表面層通過所述第一結(jié)構(gòu)與第二支架的組合而形成。因此，在表面層形成之前，具有較高蝕刻速率的材料所構(gòu)成的區(qū)域的形狀被限定為，使得該形狀可隨意選擇，因而，掩埋層中空腔在該材料(其具有較高蝕刻速率)的隨后蝕刻過程中所具有的形狀可被預(yù)先確定。這在形狀的選擇上提供了良好的靈活性，并且放寬了待蝕刻的層或區(qū)域的蝕刻條件，或減少了對這些條件的依賴性。由第一材料制成的掩埋層包括由至少一種第二材料構(gòu)成的至少一個區(qū)域，該第二材料被優(yōu)選地選擇為，該材料與第一材料在隨后蝕刻過程中的特性是不同的；且其蝕刻速率不同于第一材料的蝕刻速率。對于具有不同蝕刻速率的第一和第二材料的蝕刻可利用試劑(reagent)來進(jìn)行?？墒褂酶煞ㄎg刻或濕法蝕刻?；瘜W(xué)蝕刻也是可行的，如果要蝕刻諸如SiO2的氧化物，則例如使用HF，或者使用RIE (反應(yīng)性離子蝕刻)類型的蝕刻。第一步驟可包括第一層的蝕刻，以形成至少一個空腔，之后是在如此形成的空腔中沉積第二材料。例如，可通過分子鍵合或通過膠粘制成所述組件。如果組件通過分子鍵合制成，則可在它們開始接觸之前進(jìn)行表面處理，使得其表面特性適合于該分子鍵合。例如，可應(yīng)用調(diào)平處理來獲得良好的表面特性(粗糙度、平面度、以及幾乎沒有顆粒等)。因此，在蝕刻具有較高速率的區(qū)域之前，使用根據(jù)本發(fā)明的工藝獲得一中間結(jié)構(gòu)，在待組合的兩個元件開始接觸或組裝之前，制造由第二材料制成的區(qū)域。根據(jù)本發(fā)明的方法還可包括在表面層中制造至少一個開口的步驟，在由具有較高蝕刻速率的材料制成的區(qū)域中開口，之后蝕刻該材料，以在掩埋層中形成至少一個空腔，該空腔具有如上所述的預(yù)定形狀。因此，空腔可具有由第二材料制成的區(qū)域的形狀限定的任何形狀，例如圓形、正方形、矩形、多邊形、或橢圓形形狀，或者在與底層和表面層的平面平行的平面中具有至少一個直角。
因此，根據(jù)本發(fā)明的方法尤其適合于獲得懸浮在隱埋區(qū)域或空腔處或上方的膜，所述隱埋區(qū)域或空腔在蝕刻之前由具有較高蝕刻速率的材料占據(jù)。根據(jù)本發(fā)明的方法還可包括在表面層中形成所有或部分電子、微電子、機(jī)電或MEMS器件的步驟。根據(jù)一個實(shí)施例，第二材料具有比第一材料更高的蝕刻速率。表面層可通過第一層與第二支架的組合而制成。根據(jù)另一個實(shí)施例，第二材料具有比第一材料更低的蝕刻速率。之后可包括在包含第一和第二材料的第一層上形成第二均勻?qū)拥牟襟E，該第二均勻?qū)佑删哂斜鹊谝徊牧细臀g刻速率的第三材料制成。該第二層以及在第一材料被蝕刻之后剩余的第二材料構(gòu)成的島狀物將形成用于表面層的機(jī)械阻力和錨固裝置。此外，與在第一材料的區(qū)域和第二材料的區(qū)域被露出的非均勻表面上執(zhí)行調(diào)平步驟的先前實(shí)施例中相比，第二層可更容易地被均勻地調(diào)平。根據(jù)該第二實(shí)施例，第二材料和第三材料可為相同的。之后，具有支架、包括具有不同蝕刻速率材料的區(qū)域的第一層、以及第二層的第一結(jié)構(gòu)與第二支架組合，第二層也成為掩埋層。接著，在形成表面層之前可進(jìn)行拋光步驟，但是當(dāng)在第一掩埋層上形成由蝕刻速率低于第一材料蝕刻速率的材料制成的第二層時，該步驟會產(chǎn)生特別好的效果，這是因為調(diào)平是在均勻的該第二掩埋層上進(jìn)行的。本發(fā)明還涉及包括表面層、由第一材料制成的掩埋層、以及支架的器件，所述掩埋層包括由蝕刻速率不同于第一材料蝕刻速率的第二材料制成的至少一個區(qū)域。由第二材料制成的至少一個區(qū)域可具有圓形、正方形、矩形、多邊形、或橢圓形形狀，或者可在與掩埋層和表面層的平面平行的平面中具有至少一個直角。根據(jù)一個實(shí)施例，第二材料具有大于第一材料蝕刻速率的蝕刻速率。根據(jù)另一個實(shí)施例,第二材料具有低于第一材料蝕刻速率的蝕刻速率。之后可提供由第三材料制成的第二掩埋層，第三材料也具有低于第一材料蝕刻速率的蝕刻速率，第二材料和第三材料可為相同的。本發(fā)明還涉及具有表面層、由第一材料制成的掩埋層、以及用作支架的底層的半導(dǎo)體器件，所述掩埋層包括至少一個空腔，所述空腔具有正方形、矩形、多邊形、或橢圓形形狀，或者在與掩埋層和表面層的平面平行的平面中具有至少一個直角。本發(fā)明還涉及具有表面層、包括由第一材料制成的區(qū)域和至少一個空腔的第一掩埋層、由第二材料制成的第二掩埋層、以及支架的半導(dǎo)體器件。在根據(jù)本發(fā)明的方法或器件中，第一材料例如可由二氧化硅、熱硅石(thermalsilica)、多晶硅、非晶硅、或氮化硅制成。
例如，其它材 料可由Si3N4、BPSG型或PSG型摻雜的氧化硅、或SiO2制成。該第二材料被選擇為使得在蝕刻時其特性不同于第一材料。因此，可選擇SiO2作為對于一種類型的蝕刻具有較低蝕刻速率而對于另一種類型的蝕刻具有較高蝕刻速率的材料。掩埋層可包括具有Si3N4區(qū)域的硅石(silica)區(qū)域，或具有BPSG型或PSG型摻雜的氧化硅區(qū)域的熱硅石區(qū)域。根據(jù)一個實(shí)例，掩埋層由待蝕刻的二氧化硅和由多晶硅(其蝕刻速率低于二氧化硅的蝕刻速率，尤其適用于使用HF的化學(xué)蝕刻)制成的區(qū)域構(gòu)成，并且第二掩埋層也是由多晶硅制成的。表面層可由半導(dǎo)體(例如硅或鍺)、或III-V族、II-VI族半導(dǎo)體、或半導(dǎo)體化合物(例如SiGe)、或壓電材料、熱電材料、或磁性材料制成。所獲得的結(jié)構(gòu)可為SOI型結(jié)構(gòu)，換句話說所述結(jié)構(gòu)包括具有不同特性(例如電特性、物理特性或化學(xué)特性)的半導(dǎo)體材料和掩埋層。所述基板也可為半導(dǎo)體的。


圖I示出了 SOI結(jié)構(gòu)；圖2A-2D示出了根據(jù)現(xiàn)有技術(shù)的方法中的步驟；圖3A和3B示出了根據(jù)本發(fā)明的元件，分別示出了側(cè)視圖和俯視圖；圖4A-4G示出了根據(jù)本發(fā)明的方法中的步驟；圖5A-5G示出了根據(jù)本發(fā)明的另一個方法中的步驟。
具體實(shí)施例方式圖3A示出了根據(jù)本發(fā)明的元件，該元件包括位于基板6上的最初由第一材料制成的掩埋層4，以及例如由硅或鍺、或III-IV族半導(dǎo)體、或II-VI族半導(dǎo)體、或例如SiGe的半導(dǎo)體化合物制成的表面層2。該表面層2也可由壓電材料、熱電材料、或磁性材料制成。例如,層4的厚度在50nm至數(shù)μ m(例如10 μ m)之間，并且層2的厚度在IOnm至數(shù)十μπι(例如ΙΟΟμπι)之間。這些厚度可以變化超出所示范圍。掩埋層4將包括由不同于層4中的第一材料的第二材料制成的一個或多個隱埋區(qū)域20，該隱埋區(qū)域與層4的關(guān)鍵差異在于其在隨后的蝕刻(諸如干法蝕刻或濕法蝕刻)過程中的特性；對于給定的蝕刻類型，區(qū)域20中的材料(第二材料)的蝕刻速率高于第一材料以及表面層中材料的蝕刻速率。換句話說，如上面參照圖2Α所述的，形成開口 12將使得以大于層4中材料蝕刻速率的蝕刻速率優(yōu)先蝕刻該區(qū)域20成為可能。例如，第二材料與第一材料蝕刻速率的比率大于I或2，或者在2與10之間或者在10與1000之間，并且甚至可能大于1000。下面的表I給出了對于某些材料和某些化學(xué)蝕刻液的典型實(shí)例蝕刻速率。
權(quán)利要求
1.一種用于制造如下結(jié)構(gòu)的方法，所述結(jié)構(gòu)包括表面層(2、61)、至少一個掩埋層(4、34)、以及支架(6、72)，所述方法包括 -在第一支架(6)上制造第一結(jié)構(gòu)的第一步驟，所述第一結(jié)構(gòu)包括第一層(4、34)，所述第一層具有由第一材料制成的第一區(qū)域以及包括空腔的至少一個第二區(qū)域，所述空腔中填充有第二材料，所述第二材料的蝕刻速率高于或低于所述第一材料的蝕刻速率； -之后形成所述掩埋層以及形成所述表面層(2、61)的第二步驟，所述掩埋層由所述第一層形成，所述表面層(2、61)通過所述第一結(jié)構(gòu)與第二支架(32、72)的組合而形成。
2.根據(jù)權(quán)利要求I所述的方法，還包括打薄所述兩個支架中的至少一個。
3.根據(jù)權(quán)利要求I或2所述的方法，包括蝕刻所述第一層(4、34)，以形成至少一個空腔(22、24、52、54);之后，在所述空腔中沉積所述第二材料。
4.根據(jù)權(quán)利要求I所述的方法，其中，所述組合通過分子鍵合或通過膠粘而進(jìn)行。
5.根據(jù)權(quán)利要求I所述的方法，還包括在所述表面層(2、61)中制造至少一個開口(12)的步驟，以開口至所述掩埋層(4、34)的第一材料和第二材料中的具有較高蝕刻速率的材料。
6.根據(jù)權(quán)利要求5所述的方法，還包括蝕刻所述第一材料和第二材料中的具有較高蝕刻速率的材料，以在所述掩埋層(4、34)中形成至少一個空腔(22、24、52、54)。
7.根據(jù)權(quán)利要求6所述的方法，其中，所述空腔具有圓形、多邊形、或橢圓形形狀，或者在與所述底層(4、34)和表面層(2、61)的平面平行的平面中具有至少一個直角。
8.根據(jù)權(quán)利要求7所述的方法，其中，所述空腔具有正方形或矩形形狀。
9.根據(jù)權(quán)利要求I所述的方法，其中，所述第一材料和所述第二材料中的具有較高蝕刻速率的材料由二氧化硅、熱硅石、多晶硅、非晶硅或氮化硅制成。
10.根據(jù)權(quán)利要求I所述的方法，其中，所述第一材料和所述第二材料中的具有較低蝕刻速率的材料由PSG型摻雜的氧化硅制成。
11.根據(jù)權(quán)利要求10所述的方法，其中，所述第一材料和第二材料中的具有較低蝕刻速率的材料由BPSG型摻雜的氧化硅制成。
12.根據(jù)權(quán)利要求I所述的方法，其中，所述第一材料和第二材料中的具有較低蝕刻速率的材料由Si3N4或SiO2制成。
13.根據(jù)權(quán)利要求I所述的方法，其中，所述表面層(2、61)由半導(dǎo)體制成。
14.根據(jù)權(quán)利要求13所述的方法，其中，所述表面層(2、61)由硅、鍺或SiGe制成。
15.根據(jù)權(quán)利要求I所述的方法，其中，所述表面層(2、61)由壓電材料、熱電材料、或磁性材料制成。
16.根據(jù)權(quán)利要求I所述的方法，還包括在所述表面層(2、61)中形成電子元件、或機(jī)電元件(18)中的至少一部分的步驟。
17.根據(jù)權(quán)利要求16所述的方法，包括在所述表面層(2、61)中形成微電子元件的至少一部分的步驟。
18.根據(jù)權(quán)利要求16所述的方法，包括在所述表面層(2、61)中形成MEMS元件的至少一部分的步驟。
19.根據(jù)權(quán)利要求I所述的方法，其中，所述第二材料的蝕刻速率高于所述第一材料的蝕刻速率。
20.根據(jù)權(quán)利要求I所述的方法，其中，所述第二材料的蝕刻速率低于所述第一材料的蝕刻速率。
21.根據(jù)權(quán)利要求20所述的方法，還包括在包含所述第一和第二材料的所述第一層上形成第二層￠0)的步驟，所述第二層由第三材料制成，所述第三材料的蝕刻速率低于所述第一材料的蝕刻速率。
22.根據(jù)權(quán)利要求21所述的方法，所述第二材料和所述第三材料是相同的。
23.根據(jù)權(quán)利要求20至22中任一項所述的方法，其中，所述表面層通過所述第二層與所述第二支架(72)的組合而制成。
24.根據(jù)權(quán)利要求I所述的方法，還包括在形成所述表面層(2、61)之前對所述第一步驟中形成的所述第一層進(jìn)行的拋光步驟。
25.根據(jù)權(quán)利要求21或22所述的方法，還包括對由所述第三材料制成的所述第二層進(jìn)行的拋光步驟。
26.根據(jù)權(quán)利要求I所述的方法，其中，所述第二支架的待與所述第一層組合的表面的一側(cè)包括即將與所述第一層中的所述至少一個區(qū)域相接觸的元件，當(dāng)將所述第一結(jié)構(gòu)與所述第二支架組合時兩個晶片彼此對齊。
全文摘要
本發(fā)明涉及一種用于微電子和微系統(tǒng)的結(jié)構(gòu)的制造方法。具體地，涉及一種用于制造如下結(jié)構(gòu)的方法，所述結(jié)構(gòu)包括表面層(2、61)、至少一個掩埋層(4、34)、以及支架(6、72)，所述方法包括在第一支架(6)上制造第一結(jié)構(gòu)的第一步驟，所述第一結(jié)構(gòu)包括第一層(4、34)，所述第一層具有由第一材料制成的第一區(qū)域以及包括空腔的至少一個第二區(qū)域，所述空腔中填充有第二材料，所述第二材料的蝕刻速率高于或低于所述第一材料的蝕刻速率；之后形成所述掩埋層以及形成所述表面層(2、61)的第二步驟，所述掩埋層由所述第一層形成，所述表面層(2、61)通過所述第一結(jié)構(gòu)與第二支架(32、72)的組合而形成。
文檔編號H01L21/762GK102637626SQ20121005869
公開日2012年8月15日 申請日期2005年9月27日 優(yōu)先權(quán)日2004年9月30日
發(fā)明者貝爾納·阿斯帕爾 申請人:S.O.I.泰克絕緣體硅技術(shù)公司