專利名稱：電阻變化型非易失性存儲裝置的制作方法
技術領域：
本發(fā)明涉及具有使用所謂的電阻變化型元件構成的存儲單元的電阻變化型非易失性存儲裝置。
背景技術：
近年來，具有使用所謂的電阻變化型元件構成的存儲單元的電阻變化型非易失性存儲裝置(下文中也簡稱作“非易失性存儲裝置”。)的研究開發(fā)正在發(fā)展。所謂電阻變化型元件是指，具有根據電信號而電阻值發(fā)生變化的性質、并能夠根據該電阻值的變化來存儲信息的元件。此外，對于使用了電阻變化型元件的存儲單元，其中之一使用了所謂的交叉點結構。在交叉點結構中，在正交配置的位線和字線的交點位置上，構成由位線和字線夾著的各存儲單元。以往，作為這樣的交叉點結構的非易失性存儲裝置，提出了各種形態(tài)(專利文獻I 6、非專利文獻I等)。專利文獻I中，示出了將具有雙向性的可變電阻體作為存儲單元來使用的非易失性存儲裝置。其中，為了降低在非選擇單元中流過的所謂漏電流，公開了對存儲單元的二極管使用例如非線性電阻(varistor)來作為雙向非線性元件的情況。此外，還公開了交叉點結構。專利文獻2中，示出了具備具有多層結構的三維交叉點型可變電阻存儲單元陣列的非易失性存儲裝置。非專利文獻I中，公開了將可變電阻膜和單向二極管組合而成的存儲單元結構。此外，還公開了多層結構。專利文獻3中，公開了使用由可通過雙極性電壓進行改寫的可變電阻存儲器元件和齊納二極管構成的存儲單元的多層存儲器結構。專利文獻4中，公開了使用由存儲元件和單向控制元件構成的存儲單元的多層存儲器結構。專利文獻5中，公開了使用如下存儲單元的具有三維結構的非易失性存儲器，該存儲單元具備具有多晶硅二極管、并能夠通過單極性電壓進行改寫的可變電阻存儲器元件(RRAM)0專利文獻5中，如圖24所示，示出了將同一陣列面內的奇數層、偶數層的字線分別與不同的縱布線(tree trunk)連接的所謂字線結構。這里，某個陣列面的奇數層、偶數層的字線經由驅動器(driver)分別與不同的驅動電路連接。此外，在某個陣列面中選擇奇數層的字線的驅動器、選擇偶數層的字線的驅動器、以及在與該陣列面鄰接的陣列面中選擇奇數層的字線的驅動器和選擇偶數層的字線的驅動器分別通過不同的控制信號得到控制。另外，專利文獻5中，示出了字線的情況，但是能夠容易地推測出不僅適用于字線，還可適用于位線?，F有技術文獻專利文獻、
專利文獻I :日本特開2006 - 203098號公報(圖2、圖5)專利文獻2 :日本特開2005 — 311322號公報(圖4)專利文獻3 :日本特表2006 - 514393號公報專利文獻4 :日本特開2004 - 31948號公報專利文獻5 :日本特開2007 — 165873號公報(圖5、9)專利文獻6 :國際公開第2009/001534號非專利文獻非專利文獻I : I . G. Baek 等 “Multi-layer Cross-point Binary OxideResistive Memory (OxRRAM) for Post-NAND Storage Application”，IEDM2005 (IEEEinternational ELECTRON DEVICES meeting 2005),769-772,Session 31(Fig. 7、Fig. 11),2005年12月5日
發(fā)明概要發(fā)明要解決的問題但是，上述現有的非易失性存儲裝置，在作為集成電路實現的情況下，其布圖面積增大，存在高集成化困難的問題。例如，在上述專利文獻5所示的結構中，驅動同一陣列面內的奇數層的字線的驅動器和驅動偶數層的字線的驅動器分別通過不同的控制信號得到控制，并且與不同的驅動電路連接。此外，某個陣列面及與其鄰接的陣列面的驅動器分別通過不同的控制信號得到控制，并且與不同的驅動電路連接。因此，對于兩個陣列面需要4個驅動器，并且，上述4個驅動器分別需要與不同的驅動電路連接，不能使驅動器的一端共通，所以驅動器的布圖面積變大，結果，存在非易失性存儲裝置的高集成化困難的問題。對于上述問題，專利文獻6中，示出了如下技術采用使同一陣列面內的奇數層、偶數層的位線分別與共通的接觸通孔連接的層級位線結構，并分別使用選擇開關對連接有上述奇數層的位線、偶數層的位線的 各接觸通孔進行選擇，使該選擇開關的擴散區(qū)域的一方實現共通，從而能夠抑制布圖面積的增加。此外，一并示出了如下技術將多個面內的奇數層位線用的選擇開關的柵極共通地連接，同樣地將偶數層位線用的選擇開關的柵極共通地連接而構成模塊，并以上述模塊為單位進行訪問，從而能夠減少布圖面積。這里，存儲單元陣列的設計中，通常要求面積盡量小，且位線和字線分別以在安裝工藝中可允許的最小間隔來布線。另一方面，由于若因微細化而使鄰接的布線間隔減小則布線間的稱合電容(coupling capacitance)變大,所以因電容稱合而將信號傳送到與選擇出的位線和選擇出的字線鄰接的非選擇的位線或非選擇的字線，從而對選擇出的位線和選擇出的字線的信號動作產生影響。專利文獻6所示的結構(圖25)中，在基本陣列面群400中，在選擇位于模塊內部的陣列面內的存儲單元的情況和選擇位于模塊端部的陣列面內的存儲單元的情況下，與選擇位線鄰接的非選擇位線的信號的動作不同，即使存儲單元中存儲的電阻值相同，也因選擇出的存儲單元的位置而導致選擇線的信號動作產生差異，從而存在讀出速度發(fā)生偏差的問題(后面描述該動作的細節(jié))。因此，需要采用以下某種對策，即與上述偏差的量相應地，對讀出速度設置余量(margin)而進行電路設計、或對位線和字線的布線間隔設置余量來進行布圖設計。

發(fā)明內容
鑒于上述問題，本發(fā)明的目的在于，提供一種非易失性存儲裝置，使用了電阻變化型非易失性存儲元件，不需要在讀出電路的設計中設置余量，而能夠實現以安裝工藝中允許的最小間隔對存儲單元陣列的位線和字線進行布線。解決問題所采用的手段為了達到上述目的，本發(fā)明的電阻變化型非易失性存儲裝置的一個方案是，一種電阻變化型非易失性存儲裝置，具備存儲單元，該存儲單元具有電阻狀態(tài)根據電信號而可逆地變化的電阻變化型元件，其特征在于，具備基板；多層位線，將在與上述基板的主面平行的面中正交的方向設為X方向及Y方向、將在上述基板的主面上層疊的方向設為Z方 向的情況下，該多層位線通過將在Y方向上排列多個沿X方向延伸的位線而構成的層在Z方向上層疊來構成；多層字線，形成在上述多層位線的各個層間，通過將在X方向上排列多個沿Y方向延伸的字線而構成的層在Z方向上層疊來構成；存儲單元陣列，具有形成在上述多層位線和上述多層字線之間的各個交點上、由該位線和該字線夾著的多個上述存儲單元；將在上述多層位線之中Y方向的位置相同的多層位線、與和該多個位線交叉的上述字線之間所夾著的多個上述存儲單元設為基本陣列面的情況下，該存儲單元陣列通過在X方向及Y方向上以矩陣狀配置多個基本陣列面群而構成，該基本陣列面群由在Y方向上排列配置的多個上述基本陣列面構成；多個選擇位線用全局位線，對應于上述多個基本陣列面的每個基本陣列面而設置；非選擇位線用全局位線，對應于上述多個基本陣列面而設置；以及多組第I選擇開關元件、第2選擇開關元件、第3選擇開關元件和第4選擇開關元件的組，對應于上述多個基本陣列面的每個基本陣列面而設置；上述多個基本陣列面的每個基本陣列面還具有第I內部布線和第2內部布線，該第I內部布線僅將該基本陣列面內的偶數層的位線在Z方向上相互連接，該第2內部布線僅將該基本陣列面內的奇數層的位線在Z方向上相互連接；對于上述多個基本陣列面的每個基本陣列面，該基本陣列面內的上述第I內部布線，經由對應于該基本陣列面的上述第I選擇開關元件和上述第2選擇開關元件的組中的一個，與對應于該基本陣列面的上述選擇位線用全局位線連接，該基本陣列面內的上述第2內部布線，經由對應于該基本陣列面的上述第I選擇開關元件和上述第2選擇開關元件的組中的另一個，與對應于該基本陣列面的上述選擇位線用全局位線連接；在將構成上述基本陣列面群的上述多個基本陣列面的一個設為第I基本陣列面、將在Y方向上與該第I基本陣列面鄰接的上述多個基本陣列面的另一個設為第2基本陣列面時，上述第I基本陣列面內的上述第I內部布線與上述第2基本陣列面內的上述第2內部布線在Y方向上相互鄰接，并且，上述第I基本陣列面內的上述第2內部布線與上述第2基本陣列面內的上述第I內部布線在Y方向上相互鄰接；上述第I基本陣列面內的上述第I內部布線，經由對應于該第I基本陣列面的上述第I選擇開關元件，與對應于該第I基本陣列面的上述選擇位線用全局位線連接，或者經由對應于該第I基本陣列面的上述第3選擇開關元件，與上述非選擇位線用全局位線連接，并且，上述第I基本陣列面內的上述第2內部布線，經由對應于該第I基本陣列面的上述第2選擇開關元件，與對應于該第I基本陣列面的上述選擇位線用全局位線連接，或者經由對應于該第I基本陣列面的上述第4選擇開關元件，與上述非選擇位線用全局位線連接；上述第2基本陣列面內的上述第2內部布線，經由對應于該第2基本陣列面的上述第I選擇開關元件，與對應于該第2基本陣列面的上述選擇位線用全局位線連接，或者經由對應于該第2基本陣列面的上述第3選擇開關元件，與上述非選擇位線用全局位線連接，并且，上述第2基本陣列面內的上述第I內部布線，經由對應于該第2基本陣列面的上述第2選擇開關元件，與對應于該第2基本陣列面的上述選擇位線用全局位線連接，或者經由對應于該第2基本陣列面的上述第4選擇開關元件，與上述非選擇位線用全局位線連接；在與上述多個基本陣列面對應的上述多個第I選擇開關元件、上述多個第2選擇開關元件、上述多個第3選擇開關元件和上述多個第4選擇開關元件中，上述多個第I選擇開關元件的電連接和非電連接通過共通的第I位線選擇信號來控制，上述多個第2選擇開關元件的電連接和非電連接通過共通的第2位線選擇信號來控制，上述多個第3選擇開關元件的電連接和非電連接通過共通的第3位線選擇信號來控制，上述多個第4選擇開 關元件的電連接和非電連接通過共通的第4位線選擇信號來控制。由此，由于第I基本陣列面內的第I內部布線和在Y方向與第I基本陣列面鄰接的第2基本陣列面內的第2內部布線在Y方向上相互鄰接，且第I基本陣列面內的第2內部布線和第2基本陣列面內的第I內部布線在Y方向上相互鄰接，因此，與選擇的位線的位置無關，與選擇位線在同一布線層中(即，在Y方向)鄰接的非選擇的位線與非選擇位線用全局位線連接，電位被固定。由此，不會出現選擇位線的信號根據該選擇位線的位置而在動作上產生差異這樣的問題。此外，不用對讀出電路設計設置余量，而能夠以安裝工藝中允許的最小間隔來對存儲單元陣列的位線和字線進行布線。這里，優(yōu)選為，在上述多個基本陣列面的每個基本陣列面中，上述第I選擇開關元件和上述第3選擇開關元件，分別通過上述第I位線選擇信號和上述第3位線選擇信號而被控制，使得在一個被連接的情況下另一個成為非連接；上述第2選擇開關元件和上述第4選擇開關元件，分別通過上述第2位線選擇信號和上述第4位線選擇信號而被控制，使得在一個被連接的情況下另一個成為非連接；并且上述第I選擇開關元件和上述第2選擇開關元件，分別通過上述第I位線選擇信號和上述第2位線選擇信號而被控制，使得在一個被連接的情況下另一個成為非連接。由此，在選擇第I位線選擇信號時(第I選擇開關元件成為連接時)，第2和第3位線選擇信號成為非選擇(第2和第3選擇開關元件為非連接)，第4位線選擇信號成為選擇(第4選擇開關元件為連接)，因此，與選擇的位線的位置無關，控制為，與選擇位線在相同的布線層中(即，在Y方向)鄰接的非選擇的位線與非選擇位線用全局位線連接，電位被固定。這里，優(yōu)選為，上述多個第I選擇開關元件和上述多個第3選擇開關元件分別由η型MOS晶體管和P型MOS晶體管中的一方和另一方構成；上述多個第2選擇開關元件和上述多個第4選擇開關元件分別由η型MOS晶體管和P型MOS晶體管中的一方和另一方構成；上述第I位線選擇信號和上述第3位線選擇信號為同一信號；上述第2位線選擇信號和上述第4位線選擇信號為同一信號；上述第I位線選擇信號和上述第2位線選擇信號中的一個進行控制，使得將對應的上述第I至第4選擇開關元件連接；上述第I位線選擇信號和上述第2位線選擇信號中的另一個進行控制，使得對應的上述第I至第4選擇開關元件成為非連接。由此，由于第I位線選擇信號和第3位線選擇信號被共通化，并且第2位線選擇信號和第4位線選擇信號被共通化，因此，能夠僅使用兩種位線選擇信號，實現將多個基本陣列面的每個基本陣列面中的2個內部布線的一個與選擇位線用全局位線連接、并且將另一個與非選擇位線用全局位線連接的控制，該控制實現簡化。
這里，優(yōu)選為，上述多個第I選擇開關元件和上述多個第2選擇開關元件由η型MOS晶體管構成，上述多個第3選擇開關元件和上述多個第4選擇開關元件由P型MOS晶體管構成。由此，需要大的驅動能力的選擇位線側的選擇開關元件即第I選擇開關元件和第2選擇開關元件使用η型MOS晶體管，不需要大的驅動能力的非選擇位線固定側的選擇開關元件即第3選擇開關元件和第4選擇開關元件使用P型MOS晶體管，所以能夠使布圖面積更小。并且，可以是，還具備全局位線解碼器/驅動器，進行如下操作選擇上述多個選擇位線用全局位線中的至少一個，對選擇出的至少一個選擇位線用全局位線施加讀出用電壓；以及對上述非選擇位線用全局位線施加預先規(guī)定的預充電電壓；讀出電路，讀出與由上述全局位線解碼器/驅動器選擇出的至少一個選擇位線用全局位線相對應的基本陣列面內的存儲單元的電阻狀態(tài)；以及控制電路，控制上述全局位線解碼器/驅動器；上述控制電路控制上述全局位線解碼器/驅動器，使得從上述基本陣列面內的存儲單元進行讀出動作時，經由上述非選擇位線用全局位線向上述基本陣列面的位線施加上述預充電電壓。由此，在從存儲單元進行的讀出中，經由非選擇位線用全局位線向基本陣列面的位線施加預充電電壓，因此預充電動作高速化。這里，可以是，還具備全局位線解碼器/驅動器，進行如下操作選擇上述多個選擇位線用全局位線中的至少一個，對選擇出的至少一個選擇位線用全局位線施加讀出用電壓；以及驅動上述非選擇位線用全局位線；讀出電路，讀出與由上述全局位線解碼器/驅動器選擇出的至少一個選擇位線用全局位線相對應的基本陣列面內的存儲單元的電阻狀態(tài)；以及控制電路，控制上述全局位線解碼器/驅動器；上述控制電路控制上述全局位線解碼器/驅動器，使得從上述基本陣列面內的存儲單元進行讀出動作時，上述非選擇位線用全局位線成為浮置狀態(tài)。由于非選擇位線用全局位線的布線電容通常較大，因此即使設為浮置狀態(tài)電壓也幾乎不變的情況較多。由此，通過不驅動非選擇位線用全局位線而使其為浮置狀態(tài)，能夠減小電流消耗。另外，可以是，上述非選擇位線用全局位線與對應于上述第I基本陣列面的上述選擇位線用全局位線平行且鄰接地配置，并且與對應于上述第2基本陣列面的上述選擇位線用全局位線平行且鄰接地配置。由此，由于非選擇位線用全局位線作為選擇位線用全局位線的屏蔽線而發(fā)揮作用，所以降低了讀出動作時來自其他布線的噪音。此外，可以是，對于上述多個基本陣列面的每個基本陣列面，該基本陣列面內的上述第I內部布線，在Z方向上，通過單一的通孔將隔著該基本陣列面內的奇數層的位線而鄰接的該基本陣列面內的全部偶數層的位線之間連接，該基本陣列面內的上述第2內部布線，在Z方向上，通過單一的通孔將隔著該基本陣列面內的偶數層的位線而鄰接的該基本陣列面內的全部奇數層的位線之間連接。由此，通過使第I內部布線為單一的貫通孔結構，從而在形成偶數層的位線的時刻，不形成奇數層貫通孔，在通孔區(qū)域中，偶數層的位線間空出基本陣列面間的2倍間隔，從而制造工藝變得容易。同樣，通過使第2內部布線為單一的貫通孔結構，從而在形成奇數層的位線的時刻，不形成偶數層貫通孔，在通孔區(qū)域中，奇數層的位線間空出基本陣列面間的2倍間隔，從而制造工藝變得容易。此外,可以是,對于上述多個基本陣列面的每個基本陣列面,在對應于該基本陣列面的上述第I選擇開關元件的一端及對應于該基本陣列面的上述第2選擇開關元件的一端、與對應于該基本陣列面的上述選擇位線用全局位線之間，還具備電流限制電路。由此，由于在第I選擇開關元件和第2選擇開關元件與選擇位線用全局位線之間插入電流限制電路，避免了例如由于將電阻變化型元件過于低電阻化從而之后的動作變得不穩(wěn)定這樣的問題。此外，可以是，還具備讀出控制電路，使得從上述第I基本陣列面內的存儲單元進行讀出動作時，不同時從上述第2基本陣列面內的存儲單元進行讀出動作。此時，優(yōu)選為，上述讀出控制電路，在從上述第I基本陣列面內的存儲單元進行讀出動作時，還同時從在Y方向上與上述第I基本陣列面不鄰接的第3基本陣列面內的存儲單元進行讀出動作。由此，在同時選擇(讀出)基本陣列面群內的任意的多個基本陣列面內的存儲單元的情況下，在Y方向上與各選擇位線鄰接的位線始終為非選擇位線，所以不會有根據選擇的存儲單元 (位線)的位置、Y方向的鄰接線中的信號動作不同從而讀出速度發(fā)生偏差的問題。發(fā)明效果根據本發(fā)明，可以不對讀出電路的讀出速度設置余量而設計讀出電路，且可以將由多層層疊的存儲單元陣列構成的電阻變化型非易失性存儲裝置以作為集成電路進行安裝的工藝中允許的最小布線間隔來構成，所以能夠實現電阻變化型非易失性存儲裝置的小面積化。


圖IA是本發(fā)明的實施方式的存儲單元的電路圖；圖IB是本發(fā)明的實施方式的單向型存儲單元的電路圖；圖IC是本發(fā)明的實施方式的無二極管存儲單元的電路圖；圖2是表示雙向二極管元件的電壓一電流特性的一例的曲線；圖3A是表示單層交叉點結構的圖；圖3B是表示多層交叉點結構的圖；圖4A是表示本發(fā)明的實施方式的存儲單元的截面結構的一例的圖；圖4B是表示本發(fā)明的實施方式的存儲單元的截面結構的另一例的圖；圖4C是表示本發(fā)明的實施方式的存儲單元的截面結構的另一例的圖；圖4D是表示本發(fā)明的實施方式的存儲單元的截面結構的另一例的圖；圖4E是表示本發(fā)明的實施方式的、圖IC的無二極管存儲單元的截面結構的一例的圖；圖5是表示本發(fā)明的實施方式的存儲單元的電流一電壓的關系的曲線；圖6是表不第一實施方式的基本陣列面群的結構的一實施方式的電路圖；圖7是表示第二實施方式的基本陣列面群的結構的一實施方式的電路圖；圖8是表不圖7的基本陣列面群及其周邊電路的電路圖；圖9是表示使用了多個圖7的基本陣列面群的電阻變化型非易失性存儲裝置的主要部分的電路圖；圖10是表示本發(fā)明的電阻變化型非易失性存儲裝置的整體結構的電路圖；圖11是圖7的基本陣列面群的寫入周期、擦除周期、準備(standby)動作的定時波形圖；圖12A是圖7的基本陣列面群的讀出動作(BL_e2訪問時)的定時波形圖；圖12B是圖7的基本陣列面群的讀出動作(BL_e3訪問時)的定時波形圖；圖13是圖7的基本陣列面群的讀出動作的定時波形圖；圖14是表示本發(fā)明的基本陣列面群的物理結構的平面圖；圖15是表示本發(fā)明的基本陣列面群的物理結構的截面圖；圖16是將本發(fā)明的基本陣列面群的物理結構按各層分解后的平面圖；圖17是將本發(fā)明的基本陣列面群的物理結構按各層分解后的平面圖；圖18是將本發(fā)明的基本陣列面群的物理結構按各層分解后的平面圖；圖19是表示本發(fā)明的基本陣列面群的物理結構的截面圖；圖20是將本發(fā)明的基本陣列面群的物理結構按各層分解后的平面圖；圖21是表不第三實施方式的基本陣列面群的結構的一實施方式的電路圖；圖22k是表示現有的基本陣列面群的讀出動作(BL_e2訪問時)的仿真結果的波形圖；圖22B是表示現有的基本陣列面群的讀出動作(BL_e3訪問時)的仿真結果的波形圖；圖23A是表示本發(fā)明的基本陣列面群的讀出動作(BL_e2訪問時)的仿真結果的波形圖；圖23B是表示本發(fā)明的基本陣列面群的讀出動作(BL_e3訪問時)的仿真結果的波形圖；圖24是表示現有的基本陣列面的結構的截面圖；圖25是表示技術的基本陣列面群的結構的電路圖；圖26A是圖25的基本陣列面群的讀出動作(BL_e2訪問時)的定時波形圖；圖26B是圖25的基本陣列面群的讀出動作(BL_e3訪問時)的定時波形圖。
具體實施例方式下面，參考附圖來詳細說明本發(fā)明的電阻變化型非易失性存儲裝置的實施方式。<本發(fā)明的電阻變化型非易失性存儲裝置的結構>(存儲單元)圖IA是本、實施方式的電阻變化型非易失性存儲裝置具有的存儲單元(交叉點存儲單元)的電路圖。如圖IA所示，本實施方式中，以如下雙向(bipolar)型存儲單元為前提，該雙向型存儲單元是通過施加極性不同的規(guī)定閾值以上的電壓或電流、導致存儲單元的電阻值變化的雙向型存儲單元。雙向型存儲單元由在雙向的電壓或電流的施加中發(fā)生電阻變化的電阻變化型非易失性存儲元件I (下文中也稱作電阻變化型元件I)和與該電阻變化型元件I串聯連接的雙向(bidirectional)二極管元件2構成。電阻變化型元件I至少能夠成為低電阻狀態(tài)和高電阻狀態(tài)，根據所施加的不同極性的電信號，電阻值(電阻狀態(tài))可逆變化，從而能夠存儲信息。即，電阻變化型元件I具有如下特性在低電阻狀態(tài)時，向電阻變化型元件I施加的電壓具有第I極性，當其絕對值超過規(guī)定的第I電壓時，變化為高電阻狀態(tài)，在高電阻狀態(tài)時，當向電阻變化型元件I施加的與第I電壓的施加方向(施加極性)反向(第2極性)的施加電壓的絕對值超過規(guī)定的第2電壓時，變化為低電阻狀態(tài)。雙向二極管元件2對于施加電壓具有非線性的電流特性，且具有在雙向(正電壓區(qū)域和負電壓區(qū)域)流過電流的雙向性。圖2表示雙向二極管元件2的電壓一電流特性的一例。I t O O)表示決定雙向二極管元件2的閾值電壓的規(guī)定電流值，V !表示第I閾值電壓(正閾值電壓)，V 2表示第2閾值電壓(負閾值電壓)。如圖2所示，其特性是非線性，在電壓V滿足V 2 < V< V i的區(qū)域中，電阻大，實質上電流不流動。此時，若設流過雙向二極管元件2的電流為I，則I滿足一 I t<I<I ,的關系。另一方面，在電壓V滿足V彡VSV的區(qū)域中，電阻值急劇降低，流過大電流。此時，在滿足V I彡V的區(qū)域中ItSI，在滿足VSV 2的區(qū)域中I (― I t。這里，用于決定閾值電壓的規(guī)定電流(I t)是可任意決定的值，根據二極管所控制的元件的特性、二極管的特性來決定。通常，將閾值電流決定為，從實質上電流不流動的狀態(tài)切換到流過大電流的狀態(tài)的時刻的電流。 另外，在圖2中，按原點對稱地記載了正電壓時的電流大小和負電壓時的電流大小，但不需要必須對稱。例如，可以是I V I I < I V 2 I，也可以是Iv2 I < I V j I。此外，通過在位線和字線之間設置的雙向型存儲單元，實現I比特的存儲元件。另外，本發(fā)明的電阻變化型非易失性存儲裝置具有的存儲單元的結構也可以采用如圖IB所示那樣的由電阻變化型元件I和單向二極管元件2a構成的單向型存儲單元、或如圖IC所示那樣的僅由電阻變化型元件I構成的無二極管存儲單元。這里，在圖IA和圖IB中，電阻變化型元件的一端與位線連接，電阻變化型元件的另一端與二極管元件的一端連接，二極管元件的另一端與字線連接，但也可以是，將電阻變化型元件的一端與字線連接，將電阻變化型元件的另一端與二極管元件的一端連接，將二極管元件的另一端與位線連接。圖3A和圖3B是表示包含存儲單元的立體結構的概念圖。圖3A是所謂的單層交叉點存儲單元的立體結構，在正交配置的位線和字線的交點位置上，構成由位線和字線夾著的存儲單元MC。圖3B是所謂的多層交叉點存儲單元的立體結構，采用將圖3A的單層交叉點存儲單元堆積而得到的結構。圖4A是本實施方式的各種存儲單元的截面結構例。圖4A中，下部布線11和上部布線12中一個是位線，另一個是字線。并且，在下部布線11和上部布線12之間順序形成了下部電極13、二極管層14、內部電極15、電阻變化層16和上部電極17。S卩，在圖4A的結構中，二極管元件2由下部電極13、二極管層14和內部電極15構成，電阻變化型元件I由內部電極15、電阻變化層16和上部電極17構成。另外，關于電阻變化層16，可以使用貧氧型的過渡金屬氧化物。過渡金屬氧化物可以使用鉭氧化物，在將其組成表示為TaOx的情況下，O < X < 2. 5。即，氧的含有量需要比作為化學計量組成的T a2 O 5少。特別是，本實施方式的T a O x膜優(yōu)選為O. 8 < x < I. 9。作為過渡金屬氧化物，還可以使用鉿氧化物和鋯氧化物。在將鉿氧化物的組成表示為H f O x的情況下，至少需要滿足O < X < 2. O。進一步，優(yōu)選為0.9彡X彡1.6。此夕卜，在將鋯氧化物的組成表示為Zr O ,的情況下，至少需要滿足O <x< 2.0。進一步，優(yōu)選為O. 9彡X彡I. 4。
圖4B是本實施方式的存儲單元的截面結構的另一例，電阻變化層為層疊結構。BP,電阻變化層16由第I電阻變化層16a和第2電阻變化層16b的層疊結構構成。這里，優(yōu)選為，第2電阻變化層16b與第I電阻變化層16a相比，氧含有量更多，膜厚更薄。例如，在使用鉭氧化物的情況下，由第I鉭氧化物層(組成T a O x) 16a和第2鉭氧化物層(組成T a O y)16b的層疊結構構成。這里，優(yōu)選為，滿足O <x < 2. 5且x <y。更優(yōu)選的是，第2鉭氧化物層(T a O y) 16b與上部電極17相接，膜厚為Inm以上8nm以下，并且滿足O. 8彡X彡I. 9且2. I彡y。層疊結構的電阻變化層使用鉿氧化物的情況下，由第I鉿氧化物層(組成H fO x)16a和第2鉿氧化物層(組成H f O y)16b的層疊結構構成。這里，優(yōu)選為，滿足O < x<2.0且1<7。更優(yōu)選的是，第2鉿氧化物層(H f O y) 16b與上部電極17相接，膜厚為4nm以上5nm以下，并且滿足O. 9彡x彡I. 6且I. 8 < y。此外，層疊結構的電阻變化層使用鋯氧化物的情況下，由第I鋯氧化物層(組成=Zr O x)16a和第2鋯氧化物層(組成Zr O y) 16b的層疊結構構成。這里，優(yōu)選為，滿足0<x<2.0且x<y。更優(yōu)選的是，第2鋯氧化物層(Zr O y)16b與上部電極17相接，膜厚為Inm以上5nm以下，并且滿足O. 9彡X彡1.4且 I. 9 < y。另外，優(yōu)選為，與第2電阻變化層16b相接的上部電極17使用例如Au (金)、Pt(鉬)、Ir (銥)、Pd (鈕)、Cu (銅)和Ag (銀)等、標準電極電位比構成第2電阻變化層16b的金屬(例如T a、H f、或Zr)的標準電極電位高的材料中的I個或多個材料構成，內部電極15由標準電極電位比構成上部電極17的材料的標準電極電位小的材料(例如W、Ni、或T aN等)構成。圖4C和圖4D是本實施方式的存儲單元的截面結構的另一例。圖4C中，省略了內部電極15，圖4D中，進一步省略了下部電極13和上部電極17，下部布線11、上部布線12還分別兼用作下部電極、上部電極。在圖4C的構造中，二極管元件2由下部電極13、二極管層14和電阻變化層16 (兼用作二極管元件2的另一電極)構成，電阻變化型元件I由二極管層14(兼用作電阻變化型元件I的另一電極)、電阻變化層16和上部電極17構成。在圖4D的構造中，二極管元件2由下部布線11、二極管層14及電阻變化層16 (兼用作二極管元件2的另一電極)構成，電阻變化型元件I由二極管層14 (兼用作電阻變化型元件I的另一電極)、電阻變化層16及上部布線12構成。隨著存儲單元的結構變簡單，能夠使用的材料受到限制。此外，圖4E是圖IC的無二極管存儲單元的截面結構的一例。在圖4C、圖4D和圖4E的任何一個中，都與圖4B同樣，能夠使電阻變化層16為層疊結構。另外，圖4A 圖4E示出了在二極管元件之上配置電阻變化型元件的結構，但也可以采用在電阻變化型元件之上配置二極管元件的結構。圖5是表不本實施方式的存儲單兀的電流一電壓的關系的圖表。圖5的圖表對應于圖IA的電路圖的存儲單元的電流一電壓特性。在圖5中，橫軸是在位線一字線間施加的電壓、縱軸是存儲單元中流過的電流。此外，在圖5中所示的“LR單元”表示存儲單元(更嚴格來講，是存儲單元中的電阻變化型元件)是低電阻狀態(tài)的情況，“HR單元”表示存儲單元(更嚴格來講，是存儲單元中的電阻變化型元件)是高電阻狀態(tài)的情況。如圖5所示，若假設當前存儲單元是低電阻狀態(tài)(LR單元)，則在電壓升高而向存儲單元施加的電壓超過“2V”左右時，電流大幅增加。在電壓進一步升高而接近“4V”時，存儲單元的電阻值急劇變化而成為高電阻狀態(tài)(HR單元)，電流大幅減小。另一方面，在向存儲單元施加的電壓減少而低于“-4V”左右時，存儲單元的電阻值急劇變化而成為低電阻狀態(tài)(LR單元)，電流大幅增加。這樣，對于施加電壓的極性，電阻變化在雙方向上產生。
(第一實施方式)圖6是表示第一實施方式的電阻變化型非易失性存儲裝置的基本陣列面群100的結構的電路圖。圖6中，設位線(也稱作子位線)延伸的方向為X方向，設字線延伸的方向為Y方向，設位線、字線的層重疊的方向為Z方向。換言之，將在與基板(未圖示)的主面平行的面中正交的方向設為X方向和Y方向，將在該基板的主面上層疊的方向設為Z方向，該基板作為形成存儲單元的基底(base)。圖6中，在將沿Y方向排列多個沿X方向延伸的位線而構成的結構作為層的情況下，位線BL形成為沿Z方向層疊的多個層(基本陣列面，圖6中，由4層基本陣列面構成一個基本陣列面群)。在將沿X方向排列多個沿Y方向延伸的字線而構成的結構作為層的情況下，字線WL形成為位線間的各層(圖6中為3層)。并且，在基本陣列面群100中，在各位線BL和各字線WL之間的三維交點位置，由該位線BL和該字線WL夾著而形成各存儲單元MC。另外，為了簡化附圖，對存儲單元MC的一部分和字線的一部分省略了圖示。并且，通過按在Z方向上整齊的(B卩，Y方向的位置相同)各層的每個位線BL群而在與字線WL之間形成的存儲單元MC，分別構成基本陣列面O 3。S卩，在多層位線BL中的Y方向的位置相同的多層位線與和該多個位線交叉的字線WL之間夾著的多個存儲單元的集合是一個基本陣列面。各基本陣列面O 3中，字線WL是共通的。在圖6的例子中，在各基本陣列面O 3中，存儲單元MC在X方向配置了 32個，在Z方向配置了 6個。此外，基本陣列面群100由在Y方向上排列的4個基本陣列面O 3構成。另外，在圖6中，還一并圖示了與基本陣列面群100 (基本陣列面群O)鄰接的其他基本陣列面群(基本陣列面群I)中的基本陣列面4。但是，基本陣列面中的存儲單元的個數、以及沿Y方向排列的基本陣列面的個數不限于此。并且，各基本陣列面O 3中，各基本陣列面內的偶數層的位線BL (BL_eO BL_e3)經由第I通孔群121 124各自共通地連接，奇數層的位線BL (BL_oO BL_o3)經由第2通孔群131 134各自共通地連接。即，多個基本陣列面O 3分別具有僅將該基本陣列面內的偶數層位線BL相互在Z方向上連接的第I通孔群121 124和僅將該基本陣列面內的奇數層位線相互在Z方向上連接的第2通孔群131 134。另外，第I通孔群121 124是本發(fā)明的“第I內部布線”的一例，第2通孔群131 134是本發(fā)明的“第2內部布線”的一例。另外，如圖6所示，所謂“偶數層的位線BL_eO”是指，基本陣列面O的4層位線中，從最上層起第2層和第4層的位線，所謂“偶數層的位線BL_el”是指，基本陣列面I的4層位線中，從最上層起第2層和第4層的位線，所謂“偶數層的位線BL_e2”是指，基本陣列面2的4層位線中，從最上層起第2層和第4層的位線，所謂“偶數層的位線BL_e3”是指，基本陣列面3的4層位線中，從最上層起第2層和第4層的位線。此外，所謂“奇數層的位線BL_oO”是指，基本陣列面O的4層位線中，從最上層起第I層和第3層的位線，所謂“奇數層的位線BL_ol”是指，基本陣列面I的4層位線中，從最上層起第I層和第3層的位線，所謂“奇數層的位線BL_o2”是指，基本陣列面2的4層位線中，從最上層起第I層和第3層的位線，所謂“奇數層的位線BL_o3”是指，基本陣列面3的4層位線中，從最上層起第I層和第3層的位線。這里，基本陣列面O和2中，將偶數層的位線BL (BL_eO及BL_e2)共通連接的第I通孔群121及123從Y方向來看配置在基本陣列面O及2內的左側，將奇數層的位線BL(BL_oO及BL_o2)共通連接的第2通孔群131及133從Y方向來看配置在基本陣列面O及2內的右側。另一方面，基本陣列面I和3中，將偶數層的位線BL (BL_el及BL_e3)共通連接的第I通孔群122及124從Y方向來看配置在基本陣列面I及3內的右側，將奇數層的位線BL (BL_ol及BL_o3)共通連接的第2通孔群132及134從Y方向來看配置在基本陣列面I和3內的左側。即，將構成基本陣列面群O的多個基本陣列面O 3的一個設為第I基本陣列面、將在Y方向上與該第I基本陣列面鄰接的另一個設為第2基本陣列面時，第I基本陣列面內的第I通孔群121 124和第2基本陣列面內的第2通孔群131 134在Y方向上互鄰接接，且第I基本陣列面內的第2通孔群131 134和第2基本陣列面內的第I通孔群121 124在Y方向上互鄰接接。并且，與基本陣列面O 3各自對應而沿Y方向延伸形成有全局(global)位線GBL000 GBL003，用于在寫入、擦除和讀出時向選擇位線供給規(guī)定電壓。此外，按每個基本陣列面O 3，分別設有第I選擇開關元件101 104和第2選擇開關元件111 114。圖6中，設第I選擇開關元件101 104和第2選擇開關元件111 114由η型MOS晶體管構成。這里，作為選擇開關元件使用η型MOS晶體管是因為，在同一柵極寬度的結構的晶體管的情況下，通常η型MOS晶體管比P型MOS晶體管驅動力高。另外，全局位線GBL000 GBL003是本發(fā)明的“選擇位線用全局位線”的一例。即，本說明書中，還將“選擇位線用全局位線”簡稱作“全局位線”。并且，對應于多個基本陣列面O 3的整體而沿Y方向延伸形成有用于向非選擇位線供給固定電位的非選擇位線用全局位線GBL_NS。此外，按每個基本陣列面O 3，分別設有第3選擇開關元件501 504和第4選擇開關元件511 514。圖6中，設第3選擇開關元件501 504和第4選擇開關元件511 514由η型MOS晶體管構成。另外，非選擇位線用全局位線GBL_NS是本發(fā)明的“非選擇位線用全局位線”的一例。第I選擇開關元件101 104中，將它們的柵極共通連接，并分別根據向柵極供給的第I位線選擇信號BLs_fO，來切換控制該基本陣列面的(對應的)全局位線GBL000 GBL003與該基本陣列面的通孔群121、132、123和134之間的電連接/非電連接。第2選擇開關元件111 114中，將它們的柵極共通連接，并分別根據向柵極供給的第2位線選擇信號BLs_sO，來切換控制該基本陣列面的(對應的)選擇位線用全局位線GBL00(TGBL0003和該基本陣列面的通孔群131、122、133和124之間的電連接/電非連接。第I選擇開關元件101 104和第2選擇開關元件111 114中，第I選擇開關元件101和第2選擇開關元件111、第I選擇開關元件102和第2選擇開關元件112、第I選擇開關元件103和第2選擇開關元件113、以及第I選擇開關元件104和第2選擇開關元件114分別成對構成。 通過第I位線選擇信號BLs_fO和第2位線選擇信號BLs_sO進行控制，以使得當第I選擇開關元件或第2選擇開關元件中的I個被連接(導通)時，成對的第2選擇開關元件或第I選擇開關元件成為非連接(截止)，偶數層或奇數層的位線中的一方與對應的全局位線GBLOOO GBL003連接。并且，第3選擇開關元件501 504，根據向它們的柵極共通地供給的第3位線選擇信號BLns_fO，來切換控制非選擇位線用全局位線GBL_NS與基本陣列面O 3的通孔群121、132、123、134之間的電連接/非電連接。第4選擇開關元件511 514，根據向它們的柵極共通地供給的第4位線選擇信號BLns_sO，來切換控制非選擇位線用全局位線GBL_NS與基本陣列面O 3的通孔群131、122、133、124之間的電連接/非電連接。這里，第I選擇開關元件101 104和第3選擇開關元件501 504中，第I選擇開關元件101和第3選擇開關元件501、第I選擇開關元件102和第3選擇開關元件502、第I選擇開關元件103和第3選擇開關元件503、以及第I選擇開關元件104和第3選擇開關元件504分別成對構成。同樣，第2選擇開關元件111 114和第4選擇開關元件511 514中，第2選擇開關元件111和第4選擇開關元件511、第2選擇開關元件112和第4選擇開關元件512、第2選擇開關元件113和第4選擇開關元件513、以及第2選擇開關元件114和第4選擇開關元件514分別成對構成。通過第I位線選擇信號BLs_fO和第3位線選擇信號BLns_fO進行控制，以使得當第I選擇開關元件101 104或第3選擇開關元件501 504中的一個被連接(導通)時，成對的第3選擇開關元件501 504或第I選擇開關元件101 104非連接(截止)。同樣，通過第2位線選擇信號BLs_sO和第4位線選擇信號BLns_sO進行控制，以使得當第2選擇開關元件111 114或第4選擇開關元件511 514中的一個被連接(導通)時，成對的第4選擇開關元件511 514或第2選擇開關元件111 114非連接(截止)。通過上述第I至第4選擇開關元件的控制，控制為，在各基本陣列面中，在將偶數層或奇數層的位線中的一方與對應的全局位線GBL000 GBL003進行了連接的情況下，偶數層或奇數層的位線中的另一方的位線與非選擇位線用全局位線GBL_NS連接。根據這樣的選擇開關元件的結構，當著眼于在Y方向上鄰接的2個基本陣列面時，進行以下控制。S卩，在作為鄰接的2個基本陣列面中的一個的第I基本陣列面中，第I基本陣列面內的第I通孔群121 124，經由與該第I基本陣列面對應的第I選擇開關元件101 104被連接到與該第I基本陣列面對應的全局位線GBL000 GBL003，或者經由與該第I基本陣列面對應的第3選擇開關元件501 504被連接到非選擇位線用全局位線GBL_NS，并且，第I基本陣列面內的第2通孔群131 134，經由與該第I基本陣列面對應的第2選擇開關元件111 114被連接到與該第I基本陣列面對應的全局位線GBL000 GBL003，或者經由與該第I基本陣列面對應的第4選擇開關元件511 514被連接到非選擇位線用全局位線GBL_NS。
另一方面，在作為鄰接的2個基本陣列面中的一個的第2基本陣列面中，第2基本陣列面內的第2通孔群131 134，經由與該第2基本陣列面對應的第I選擇開關元件101 104被連接到與該第2基本陣列面對應的全局位線GBL000 GBL003，或者經由與該第I基本陣列面對應的第3選擇開關元件501 504被連接到非選擇位線用全局位線GBL_NS，并且，第2基本陣列面內的第I通孔群121 124，經由與該第2基本陣列面對應的第2選擇開關元件111 114被連接到與該第2基本陣列面對應的全局位線GBL000 GBL003，或者經由與該第2基本陣列面對應的第4選擇開關元件511 514被連接到非選擇位線用全局位線GBL_NS。通過采用這樣的結構，與選擇位線在Y方向上鄰接的非選擇位線始終與非選擇位線用全局位線GBL_NS連接而使其電位固定，因此，當讀出所選擇的存儲單元時，能夠抑制因鄰接的非選擇位線的電位變動而對讀出動作帶來的影響，能夠實現穩(wěn)定的讀出動作。即，上述的第I基本陣列面內的第I通孔群和在Y方向上與第I基本陣列面鄰接的第2基本陣列面內的第2通孔群在Y方向上互鄰接接，并且，第I基本陣列面內的第2通孔群和第2基本陣列面內的第I通孔群在Y方向上互鄰接接，因此，與所選的位線的位置無關，與選擇位線在相同布線層中(即，在Y方向上)鄰接的非選擇位線被連接到非選擇位線用全局位線從而電位被固定。由此，選擇位線中的信號不會有根據該選擇位線的位置而在動作中產生差 異的問題。另外，能夠不對讀出電路的設計設置余量而以安裝工藝中允許的最小間隔來對存儲單元陣列的位線和字線進行布線。此外，通過該結構，本實施方式的電阻變化型非易失性存儲裝置實現了上述的多層交叉點結構。此外，還實現了利用位線BL和全局位線GBL的層級位線方式。進而，在各基本陣列面0 3中，經由第I通孔群和第2通孔群將各基本陣列面內的偶數層的位線BL和奇數層的位線BL分別共通地連接，從而能夠將用于實現層級位線方式的選擇開關元件的數量減小到2個。由此，能夠實現陣列尺寸小的基本陣列面群，而不會增大布圖面積。此夕卜，為了將偶數層的位線BL和奇數層的位線BL與非選擇位線用全局位線GBL_NS連接，通過進一步設置第3選擇開關元件501 504和第4選擇開關元件511 514這2個選擇開關元件，能夠在位線的非選擇時利用非選擇位線用全局位線GBL_NS來固定電位。(第2實施方式)圖7是表示第2實施方式的電阻變化型非易失性存儲裝置中的基本陣列面群100的結構的電路圖。基本陣列面O 4的存儲單元陣列部分的結構與圖6的情形相同。圖7中，將第I選擇開關元件101 104和第2選擇開關元件111 114由η型MOS晶體管構成。并且，對應于多個基本陣列面O 3的整體而沿Y方向延伸形成有一條非選擇位線用全局位線GBL_NS。此外，按每個基本陣列面O 3，分別設有第3選擇開關元件501 504和第4選擇開關元件511 514。圖7中，設第3選擇開關元件501 504和第4選擇開關元件511 514分別由P型MOS晶體管構成。這里，作為第3選擇開關元件、第4選擇開關元件而使用P型MOS晶體管是因為，為了固定非選擇位線而驅動能力可以較小，從而能夠使用在相同柵極寬度的情況下驅動能力比η型MOS晶體管小的P型MOS晶體管。另外，非選擇位線用全局位線GBL_NS是本發(fā)明的“非選擇位線用全局位線”的一例。第I選擇開關元件101 104中，將它們的柵極共通連接，并分別根據向柵極供給的第I位線選擇信號BLs_fO，來切換控制該基本陣列面的(對應的)全局位線GBL000 GBL003與該基本陣列面的通孔群121、132、123和134之間的電連接/非電連接。第2選擇開關元件111 114中，將它們的柵極共通連接，并分別根據向柵極供給的第2位線選擇信號BLs_sO，來切換控制該基本陣列面的(對應的)全局位線GBL000 GBL003與該基本陣列面的通孔群131、122、133和124之間的電連接/非電連接。第3選擇開關元件501 504由P型MOS晶體管構成，根據第3位線選擇信號(這里是第I位線選擇信號BLs_fO)，來切換控制非選擇位線用全局位線GBL_NS與基本陣列面O 3的通孔群121、132、123、134之間的電連接/非電連接。S卩，通過第I位線選擇信號BLs_fO，控制第I選擇開關元件101 104，以使得與基本陣列面O 3對應的全局位線GBL000 GBL003與基本陣列面O 3的通孔群121、132、123、134分別成為非電連接，同時，控制第3選擇開關元件501 504，以使得將非選擇位線用全局位線GBL_NS和基本陣列面O 3的通孔群121、132、123、134分別連接。這樣，本實施方式中，第I位線選擇信號BLs_fO不僅是共通地控制第I選擇開關元件101 104的電連接和非電連接的第I位線選擇信號，而且是共通地控制第3選擇開關元件501 504的電連接和非電連接的第3位線選擇信號。換言之，第I位線選擇信號BLs_fO和第3位線選擇信號是用一信號。第4選擇開關元件511 514由P型MOS晶體管構成，根據第4位線選擇信號(這里是第2位線選擇信號BLs_sO)，來切換控制非選擇位線用全局位線GBL_NS與基本陣列面O 3的通孔群131、122、133、124之間的電連接/非電連接。即，通過第2位線選擇信號BLs_sO，控制第2選擇開關元件111 114，以使得與該基本陣列面O 3對應的全局位線GBL000 GBL003與基本陣列面O 3的通孔群131、122、133、124成為非電連接，同時，控制第4選擇開關元件511 514，以使得非選擇位線用全局位線GBL_NS與該基本陣列面O 3的通孔群131、122、133、124連接。這樣，本實施方式中，第2位線選擇信號BLs_sO不僅是共通地控制第2選擇開關元件111 114的電連接和非電連接的第2位線選擇信號，而且是共通地控制第4選擇開關元件511 514的電連接和非電連接的第4位線選擇信號。換言之，第2位線選擇信號BLs_sO和第4位線選擇信號是同一信號。通過該結構，本實施方式的電阻變化型非易失性存儲裝置實現了上述的多層交叉點結構。此外，還實現了使用了位線BL和全局位線GBL的層級位線方式。并且，各基本陣列面O 3中，經由第I通孔群和第2通孔群分別共通地連接各基本陣列面內的偶數層的位線BL和奇數層的位線BL，從而能夠將用于實現層級位線方式的選擇開關元件的數量減少到2個。由此，能夠實現陣列尺寸小的基本陣列面群，而不會增大布圖面積。此外，為了將偶數層的位線BL和奇數層的位線BL與非選擇位線用全局位線GBL_NS連接，還需要第3選擇開關元件501 504和第4選擇開關元件511 514這2個選擇開關元件，但這些第3選擇開關元件501 504和第4選擇開關元件511 514的柵極能夠分別與第I選擇開關元件101 104的柵極和第2選擇開關元件111 114的柵極共通，所以柵極的布線容易(簡化)。因此，能夠以較少的布圖面積的增加來實現用于固定非選擇位線的電路。此外，該結構中，在基本陣列面O中，偶數層的位線BL_eO經由第I通孔群121而與第I選擇開關元件101和第3選擇開關元件501連接，奇數層的位線BL_oO經由第2通孔群131而與第2選擇開關元件111和第4選擇開關元件511連接。另一方面，在相對于基本陣列面O在Y方向上鄰接的基本陣列面I中，偶數層的位線BL_el經由第I通孔群122而與第2選擇開關元件112和第4選擇開關元件512連接，奇數層的位線BL_ol經由第2通孔群132而與第I選擇開關元件102和第3選擇開關元件502連接。 此外，基本陣列面群100內的各基本陣列面內的第I選擇開關元件101 104和第3選擇開關元件501 504中，它們的柵極與第I位線選擇信號BLs_fO共通地連接，通過向各個選擇開關元件的柵極供給的第I位線選擇信號BLs_fO，控制各個選擇開關元件的電連接(導通)/非電連接(截止)，當選擇(導通)第I位線選擇信號BLs_fO而將第I選擇開關元件101 104控制為連接(導通)時，第3選擇開關元件501 504被控制為非連接(截止)，當不選擇(截止)第I位線 選擇信號BLs_fO而將第I選擇開關元件101 104控制為非連接(截止)時，第3選擇開關元件501 504被控制為連接(導通)。同樣，第2選擇開關元件111 114和第4選擇開關元件501 504中，它們的柵極與第2位線選擇信號BLs_s0共通地連接，通過向各個選擇開關元件的柵極供給的第2位線選擇信號BLs_sO，控制各個選擇開關元件的電連接(導通)/非電連接(截止)，當選擇(導通)第2位線選擇信號BLs_s0而將第2選擇開關元件111 114連接(導通)時，第4選擇開關元件501 504被控制為非連接(截止)，當不選擇(截止)第2位線選擇信號BLs_sO而將第2選擇開關元件111 114控制為非連接(截止)時，第4選擇開關元件501 504被控制為連接(導通)。此外，在本實施例的動作時，第I位線選擇信號BLs_fO和第2位線選擇信號BLs_s0被控制為，在選擇了一個時另一個成為非選擇。由此，若選擇第I位線選擇信號BLs_fO，則在基本陣列面O中，偶數層的位線BL_e0經由第I通孔群121和第I選擇開關元件101而與全局位線GBL000連接，奇數層的位線BL_oO經由第2通孔群131和第4選擇開關元件511而與非選擇位線用全局位線GBL_NS連接，基本陣列面I中，奇數層的位線BL_ol經由第2通孔群132和第I選擇開關元件112而與全局位線GBL001連接，偶數層的位線BL_el經由第I通孔群122和第3選擇開關元件502而與非選擇位線用全局位線GBL_NS連接。基本陣列面2與基本陣列面O相同，基本陣列面3與基本陣列面I相同。S卩，在該結構中，具有以下特征，即當選擇某個基本陣列面群100的第I位線選擇信號BLs_fO、且在某個基本陣列面中將偶數層的位線與全局位線連接時，在Y方向上與該基本陣列面鄰接的2個基本陣列面中，偶數層的位線與全局位線成為非電連接，并且與非選擇位線用全局位線GBL_NS連接。另外，對于奇數層的位線，與前述相同的關系也成立，并且，該關系始終成立而與所選擇的基本陣列面的位置無關。通過這種結構，第I基本陣列面O 3內的第I通孔群(121、122、123、124)內的I個、和在Y方向上與第I基本陣列面O 3鄰接的第2基本陣列面O 3內的第2通孔群(131、132、133、134)內的I個在Y方向上互鄰接接(例如，121和132)，并且，第I基本陣列面O 3內的第2通孔群(131、132、133、134)內的I個、和第2基本陣列面O 3內的第I通孔群(121、122、123、124)內的I個在Y方向上互鄰接接(例如131和122)，因此，與選擇的位線的位置無關，在與選擇位線相同的Z方向的布線層中，在Y方向上鄰接的非選擇的位線與非選擇位線用全局位線連接從而電位被固定。由此，選擇位線中的信號不會有根據該選擇位線的位置而在動作中產生差異的問題。另外，可以不對讀出電路的設計設置余量，而以安裝工藝中允許的最小間隔來對存儲單元陣列的位線和字線進行布線。另外，本實施方式中，第I選擇開關元件101 104和第2選擇開關元件111 114由η型MOS晶體管構成，第3選擇開關元件501 504和第4選擇開關元件511 514由P型MOS晶體管構成，但本發(fā)明的電阻變化型非易失性存儲裝置并不限于這種結構。也可以是，第I選擇開關元件101 104和第3選擇開關元件501 504分別由η型MOS晶體管和P型MOS晶體管的一方和另一方構成，第2選擇開關元件111 114和第4選擇開關元件511 514分別由η型MOS晶體管和ρ型MOS晶體管的一方和另一方構成。<與周邊電路的連接關系>
圖8是表示圖7的第二實施方式所示的基本陣列面群100及其周邊電路之間的連接關系的電路圖。圖8中，全局位線解碼器/驅動器202對全局位線GBL和非選擇位線用全局位線GBL_NS進行驅動控制。即，全局位線解碼器/驅動器202進行如下操作選擇多個全局位線中的至少一個，并對所選出的至少一個全局位線施加讀出用電壓，以及對非選擇位線用全局位線GBL_NS進行驅動。子位線選擇電路203根據地址信號AO Ax，來控制第I位線選擇信號BLs_fO和第2位線選擇信號BLs_sO。另外，圖8的結構還可以在第一實施方式中適用。該情況下，第I實施方式中，子位線選擇電路203還進一步控制第3位線選擇信號BLns_fO和第4位線選擇信號BLns_sO。字線解碼器/驅動器201驅動控制各字線WL0圖9是表示電阻變化型非易失性存儲裝置的主要部分300的電路圖。如圖9所示，在實際的裝置中，配置多個(圖7中在縱向是n+1個)圖7所示的基本陣列面群100來構成模塊，并配置多個模塊來構成存儲單元陣列200。在各模塊內，全局位線和字線是共通的。 在圖9的例子中，配置了(n + I) X 16個基本陣列面群100。字線解碼器/驅動器201驅動控制各字線WL，全局位線解碼器/驅動器202驅動控制各全局位線GBL和非選擇位線用全局位線GBL_NS。子位線選擇電路203根據地址信號AO Ax，來控制針對各基本陣列面群100的第I控制信號BLs_fO BLs_fn和第2控制信號BLs_sO BLs_sn。另外，圖9的結構還可以在第I實施方式中適用。該情況下，在第I實施方式中，子位線選擇電路203還控制第3位線選擇信號BLns_fO和第4位線選擇信號BLns_sO。此外，圖9中，對各模塊分別設置非選擇位線用全局位線GBL_NS，但也可以在多個模塊中共通地設置。<電阻變化型非易失性存儲裝置>圖10是表示電阻變化型非易失性存儲裝置500的整體結構的電路圖。圖10中，主要部分300相當于圖9所示的結構。圖10中，地址輸入電路211在擦除(高電阻化)周期(cycle)、寫入(低電阻化)周期或讀出周期間，暫時鎖存(latch)來自外部的地址信號，將鎖存后的地址信號輸出到子位線選擇電路203、全局位線解碼器/驅動器202以及字線解碼器/驅動器201?？刂齐娐?12接收多個輸入信號，將表示擦除周期、寫入周期、讀出周期以及準備(stand by)時的狀態(tài)的信號，分別作為相應的信號輸出到子位線選擇電路203、全局位線解碼器/驅動器202、字線解碼器/驅動器201、寫入電路214和數據輸入輸出電路215。此外，控制電路212將擦除周期、寫入周期及讀出周期時的擦除、寫入或讀出脈沖生成觸發(fā)信號輸出到脈沖生成電路213。脈沖生成電路213在任意的期間(tp_E、tp_ W、或tp_R的期間)生成擦除周期、寫入周期及讀出周期內的各擦除、寫入、或讀出時間脈沖，輸出到全局位線解碼器/驅動器202和字線解碼器/驅動器201。<本發(fā)明的電阻變化型非易失性存儲裝置500的動作>圖11、圖12A和圖12B是圖7所示的第2實施方式所示的基本陣列面群的動作定時圖。存儲器的動作大致分為4種，即圖11所示的寫入周期、擦除周期、準備、以及圖12A和圖12B所示的讀出周期。以下所示的動作還可以在第I實施方式中同樣地加以說明。第I實施方式中，當將選擇電壓Vsel施加到第I位線選擇信號BLs_fO、第2位線選擇信號BLs_s0中所選出的一個時,進一步向第3位線選擇信號BLns_fO和第4位線選擇信號BLns_sO分別施加與第2位線選擇信號BLs_sO和第I位線選擇信號BLs_fO同樣的信號。首先，說明寫入周期。圖11中，作為寫入動作的一例，示出了向與位線BL_e2和字線WL00000連接的存儲單元進行寫入(低電阻化)的情況。在寫入周期中，所選擇的存儲單元的電阻變化型元件從高電阻狀態(tài)變?yōu)榈碗娮锠顟B(tài)。首先，向所選擇的全局位線(圖11中是GBL002)和所選擇的字線(圖11中是WL00000)施加預充電(precharge)電壓Vp。不向除此之外的非選擇全局位線、非選擇位線用全局位線GBL_NS、非選擇字線施加預充電電壓。 此外，向第I位線選擇信號BLs_fO、第2位線選擇信號BLs_sO之中被選擇的一個(圖11中是BLs_fO)施加選擇電壓V sel，將選擇位線(圖11中是BL_e2)預充電到預充電電壓Vp。非選擇全局位線、非選擇位線、非選擇字線利用從選擇位線、選擇字線經過存儲單元的潛行電流，被預充電到預充電電壓Vp。接著，向選擇全局位線GBL002施加寫入電壓Vw，從而向選擇位線BL_e2施加寫入電壓Vw。一并向選擇字線WL00000施加O V，向與選擇位線BL_e2和選擇字線WL00000連接的存儲單元施加寫入電壓Vw，從而進行向存儲單元的寫入。此時，非選擇位線變化為由選擇位線BL_e2的電壓Vw和選擇字線WL00000的電壓O V決定的、比O V高且比Vw低的穩(wěn)定電壓Vwnb,非選擇字線變化為同樣比O V高且比Vw低的穩(wěn)定電壓Vwnw,所以向非選擇的存儲單元僅施加比寫入電壓Vw小的電壓。接著，說明擦除周期。圖11中，作為擦除動作的一例，示出了將與位線BL_e2和字線WL00000連接的存儲單元擦除(高電阻化)的情況。擦除周期中，基本動作與寫入周期相同，不同點在于，對所選擇的存儲單元施加相對于預充電電壓Vp逆極性的電壓V e。首先，向所選擇的全局位線(圖11中是GBL002)和所選擇的字線(圖11中是WL00000)施加預充電電壓Vp。不向除此之外的非選擇全局位線、非選擇位線用全局位線GBL_NS、非選擇字線施加預充電電壓。此外，向第I位線選擇信號BLs_fO、第2位線選擇信號BLs_sO之中被選擇的一個(圖11中是BLs_fO)施加選擇電壓V sel，將選擇位線(圖11中是BL_e2)預充電到預充電電壓Vp。非選擇全局位線、非選擇位線、非選擇字線利用從選擇位線、選擇字線經過存儲單元的潛行電流，被預充電到預充電電壓Vp。接著，向選擇字線WL00000施加擦除電壓V e。一并向選擇全局位線施加O V，從而向選擇位線BL_e2施加0V，向與選擇位線BL_e2和選擇字線WL00000連接的存儲單元施加擦除電壓V e，由此進行存儲單元的擦除。此時，非選擇位線變化為由選擇字線WL00000的電壓V e和選擇位線BL_e2的電壓O V決定的、比O V高比V e低的穩(wěn)定電壓V enb，非選擇字線同樣變化為比O V高且比V e低的穩(wěn)定電壓V enw,所以向非選擇的存儲單元僅施加比擦除電壓V e小的電壓。接著，說明讀出周期。圖12A中，作為讀出動作的一例，示出了將與位線BL_e2和字線WL00000連接的存儲單元讀出的情況。讀出周期中，首先，向選擇全局位線(圖12A中是GBL002)施加預充電電壓VPR_GBL，向除此之外的非選擇全局位線施加預充電電壓VPR_NGBL。向非選擇位線用全局位線GBL_NS施加預充電電壓VPR_NGBL。此外，向第I位線選擇信號BLs_fO、第2位線選擇信號BLs_sO之中被選擇的一個(圖12A中是BLs_fO)施加選擇電壓(圖12A中是Vsel)，向除此之外的非選擇的位線選擇信號施加非選擇電壓(圖12A中是0V)。在非選擇的基本陣列面群中，向第I和第2位線選擇信號施加非選擇電壓。不向選擇字線(圖12A中是WLOOOOO)、非選擇字線施加電壓。根據以上的電壓施加，通過選擇全局位線GBL002，將選擇位線(圖12A中是BL_e2)預充電到預充電電壓VPR_SBL，通過非選擇全局位線、非選擇位線用全局位線GBL_NS，將非選擇位線預充電到預充電電壓VPR_NSBL。此夕卜，從選擇位線、非選擇位線經由存儲單元，將選擇字線、非選擇字線預充電到VPR_WL。這里，可以通過選擇全局位線和非選擇全局位線、或僅通過選擇全局位線進行預充電，但如前所述地通過使用選擇全局位線、非選擇全局位線、非選擇位線用全局位線GBL_NS進行預充電，能夠高速進行預充電。即，控制電路212，當從基本陣列面內的存儲單元進行讀出動作時，可以控制全局位線解碼器/驅動器202，以使得經由非選擇位線用全局位線GBL_NS向基本陣列面的位線施加預充電電壓。接著，停止向選擇全局位線GBL002的電壓施加，使選擇字線WLOOOOO的電壓從VPR_WL變?yōu)?V。不向除此之外的非選擇字線施加電壓。向非選擇位線用全局位線GBL_NS 繼續(xù)施加VPR_NGBL。由此，向所選擇的存儲單元施加讀出電壓VPR_SBL，根據存儲單元的電阻變化型元件的電阻值，將選擇位線BL_e2、選擇全局位線GBL002中蓄積的電荷放電。通過用圖10的讀出電路216檢測該選擇全局位線GBL002的電位成為判定電壓VREF為止的時間Λ tRD，對存儲單元是處于低電阻狀態(tài)還是處于高電阻狀態(tài)進行判定。這里，通過使選擇字線WLOOOOO從VPR_WL變化為O V，從而非選擇位線、非選擇字線分別從VPR_NSBL、VPR_WL向由選擇位線BL_e2、選擇字線WLOOOOO的電壓決定的穩(wěn)定電壓變化。此時，與選擇位線BL_e2在同一層中(B卩，在Y方向上)鄰接的非選擇位線為位線BL_el和BL_e3,但由于這兩個非選擇位線BL_el、BL_e3通過第2位線選擇信號BLs_s0而與非選擇位線用全局位線GBL_NS連接，所以不從預充電電壓VPR_NSBL變化，對選擇位線的信號動作不產生影響。另外，在前述內容中，向非選擇位線用全局位線GBL_NS持續(xù)施加VPR_NGBL，但由于非選擇位線用全局位線GBL_NS的布線電容通常較大，因此，即使設為浮置狀態(tài)、電壓也幾乎不變化的情況較多。這種情況下，不驅動非選擇位線用全局位線GBL_NS而將其設為浮置狀態(tài)，從而能夠減少電流消耗。即，也可以是，在從基本陣列面內的存儲單元進行讀出動作時，控制電路212控制全局位線解碼器/驅動器202，使得非選擇位線用全局位線GBL_NS為浮置狀態(tài)。此外，圖12B中，作為讀出動作的另一例，示出了讀出與位線BL_e3和字線WLOOOOO連接的存儲單元的情況。設電阻變化型元件的電阻值與連接于上述位線BL_e2及字線WLOOOOO的存儲單元相同。讀出周期中，首先向選擇全局位線(圖12B中的GBL003)施加預充電電壓VPR_GBL，向除此之外的非選擇全局位線施加預充電電壓VPR_NGBL。向非選擇位線用全局位線GBL_NS施加預充電電壓VPR_NGBL。此外，向第I位線選擇信號BLs_f0、第2位線選擇信號BLs_s0之中被選擇的一個(圖12 B中是BLs_s0)施加選擇電壓(圖12 B中是Vsel)，向除此之外的非選擇的位線選擇信號施加非選擇電壓(圖12B中是0V)。不向選擇字線(圖12B中是WL00000)、非選擇字線施加電壓。根據以上的電壓施加，通過全局位線GBL003，將選擇位線(圖12 B中是BL_e3)預充電到預充電電壓VPR_SBL，通過非選擇全局位線、非選擇位線用全局位線GBL_NS，將非選擇位線預充電到預充電電壓VPR_NSBL。此外，從選擇位線、非選擇位線經由存儲單元，將選擇字線、非選擇字線預充電到VPR_WL。
另外，可以通過選擇全局位線和非選擇全局位線、或僅通過選擇全局位線進行預充電，這與讀出與非選擇位線BL_e2和選擇字線WL00000連接的存儲單元的情況相同。接著，停止向選擇全局位線GBL003的電壓施加，使選擇字線WL00000的電壓從VPR_WL變?yōu)?V。不向除此之外的非選擇字線施加電壓。向非選擇位線用全局位線GBL_NS繼續(xù)施加VPR_NGBL。由此，向所選出的存儲單元施加讀出電壓VPR_SBL，通過存儲單元將選擇位線BL_e3、選擇全局位線GBL003中蓄積的電荷放電。由圖10的讀出電路216檢測該選擇全局位線GBL003的電位達到判定電壓VREF為止的時間Λ tRD，從而判定存儲單元是處于低電阻狀態(tài)還是處于高電阻狀態(tài)。這里，通過使選擇字線WL00000從VPR_WL變?yōu)?V，從而非選擇位線、非選擇字線分別從VPR_NSBL和VPR_WL向由選擇位線BL_e3、選擇字線WL00000各自的電壓決定的穩(wěn)定電
壓變化。此時，與選擇位線BL_e3在同一層中(S卩、在Y方向上)鄰接的非選擇位線為位線BL_e2和BL_e4，但由于這兩個非選擇位線BL_e2、BL_e4分別通過位線選擇信號BLs_fO、BLs_fl而與非選擇位線用全局位線GBL_NS連接，所以不從預充電電壓VPR_NSBL變化。S卩，與讀出和選擇位線BL_e2及選擇字線WL00000連接的存儲單元的情況相同，與選擇位線鄰接的非選擇位線不從預充電電壓VPR_NSBL變化，不對選擇位線中的信號動作產生影響，所以，若選擇存儲單元的電阻變化型元件的電阻值相同，則全局位線的電位成為判定電壓VREF為止的時間Λ tRD與讀出和選擇位線BL_e2及選擇字線WL00000連接的存儲單元的情況大致為相同的值。另一方面，考慮存儲單元陣列為現有例的專利文獻6、即圖25所示的結構的情況。圖26A中，作為讀出動作的一例，示出了讀出與位線BL_e2及字線WL00000連接的存儲單元的情況。在讀出周期中，首先向選擇全局位線(圖26A中是GBL002)施加預充電電壓VPR_GBL。向除此之外的非選擇全局位線施加電壓或不施加電壓都可以。此外，向偶數層選擇信號BLs_eO和奇數層選擇信號BLs_oO之中被選擇的一個(圖26A中是BLs_eO)施加選擇電壓Vsel，向除此之外的非選擇的層選擇信號施加非選擇電壓(圖26A中是0V)。不向選擇字線(圖26A中是WL00000)、非選擇字線施加電壓。根據以上的電壓施加，通過全局位線GBL002，將選擇位線(圖26A中是BL_e2)預充電到預充電電壓VPR_SBL，從選擇位線BL_e2經由存儲單元，將選擇字線WL00000、非選擇字線預充電到VPR_WL，從選擇、非選擇字線經由存儲單元，將非選擇位線預充電到VPR_NSBL。接著，停止對選擇全局位線GBL002的電壓施加，使選擇字線WL00000的電壓從VPR_WL變?yōu)?V。不向除此之外的非選擇字線施加電壓。由此，向所選出的存儲單元施加讀出電壓VPR_SBL，根據存儲單元的電阻變化型元件的電阻值，將選擇位線BL_e2和選擇全局位線GBL002所蓄積的電荷放電。通過由圖10的讀出電路216檢測該選擇全局位線GBL002的電位成為判定電壓VREF為止的時間AtRD，從而判定存儲單元是處于低電阻狀態(tài)還是處于高電阻狀態(tài)。這里，通過使選擇字線WL00000從VPR_WL變?yōu)?V，使非選擇位線和非選擇字線分別從VPR_NSBL、VPR_WL向由選擇位線BL_e2和選擇字線WL00000的電壓決定的穩(wěn)定電壓變化。此時，如圖25所示，與選擇位線BL_e2在同一層(即，在Y方向上)鄰接的非選擇位、線是BL_el和BL_e3。這兩個非選擇位線BL_el和BL_e3通過偶數層選擇信號BLs_eO分別與全局位線GBLOOl和GBL003連接，但由于全局位線的布線的負載能力大，所以兩個非選擇位線BL_el和BL_e3的信號以較慢的速度向上述穩(wěn)定電壓變化。該鄰接的非選擇位線BL_el和BL_e3的電壓變化分別經由與選擇位線BL_e2鄰接的非選擇位線BL_el和BL_e3之間的布線間電容向選擇位線BL_e2傳遞，所以與圖12A的情況相比，選擇位線BL_e2的信號的變化速度變快。此外，圖26B中，示出了存儲單元陣列是現有例的結構的情況下的讀出動作的另一例，即讀出與位線BL_e3和字線WLOOOOO連接的存儲單元的情況。設電阻變化型元件的電阻值與上述連接于位線BL_e2和字線WLOOOOO的存儲單元相同。在讀出周期中，首先向選擇全局位線(圖26B中是GBL003)施加預充電電壓VPR_GBL。向除此之外的非選擇全局位線施加或不施加電壓都可以。此外，向偶數層選擇信號BLs_eO和奇數層選擇信號BLs_oO之中被選擇的一個(圖26B中是BLs_eO)施加選擇電壓Vsel，向除此之外的非選擇的層選擇信號施加非選擇電壓(圖26B中是0V)。不向選擇字線(圖26B中是WL00000)、非選擇字線施 加電壓。根據以上的電壓施加，通過全局位線GBL003，將選擇位線(圖26B中是BL_e3)預充電到預充電電壓VPR_SBL，從選擇位線BL_e3經由存儲單元，將選擇字線WL00000、非選擇字線預充電到VPR_WL，從選擇、非選擇字線經由存儲單元，將非選擇位線預充電到VPR_NSBL。在預充電結束后，停止向選擇全局位線GBL003的電壓施加，使選擇字線WLOOOOO的電壓從VPR_WL變到0V。不向除此之外的非選擇字線施加電壓。由此，向所選出的存儲單元施加讀出電壓VPR_SBL，通過存儲單元將選擇位線BL_e3和選擇全局位線GBL003所蓄積的電荷放電。通過由圖10的讀出電路216檢測該選擇全局位線GBL003的電位成為判定電壓VREF為止的時間Λ tRD，從而判定存儲單元是低電阻狀態(tài)還是高電阻狀態(tài)。這里，由于選擇字線WLOOOOO從VPR_WL變?yōu)?V，從而非選擇位線和非選擇字線分別從VPR_NSBL和VPR_WL向由選擇位線BL_e3和選擇字線WLOOOOO的電壓決定的穩(wěn)定電壓變化。此時，如圖25所示，與選擇位線BL_e3在相同的層中(即，在Y方向)鄰接的非選擇位線為位線BL_e2和BL_e4。該非選擇位線BL_e2通過偶數層選擇信號BLs_e0與全局位線連接，布線的負載能力大，所以與圖26A的情況相同，非選擇位線BL_e2的信號以較慢的速度向上述穩(wěn)定電壓變化。另一方面，非選擇位線BL_e4通過層選擇信號BLs_el (由于偶數層選擇開關元件405是非連接狀態(tài))被從全局位線切斷，布線的負載能力小，所以非選擇位線BL_e4的信號迅速向上述穩(wěn)定電壓變化。該鄰接的非選擇位線的變化經由選擇位線和鄰接的非選擇位線之間的布線間電容向選擇位線傳遞，但由于在一個鄰接非選擇位線BL_e2中信號變化的速度快、在另一個鄰接非選擇位線BL_e4中信號變化的速度慢，所以選擇位線BL_e3的信號變化速度比圖26A的情況進一步加快。S卩，鄰接非選擇位線BL_e2的信號的變化速度慢，鄰接非選擇位線BL_e4的信號的變化速度快，而如上所述，在讀出與位線BL_e2和字線WLOOOOO連接的存儲單元的情況下，鄰接非選擇位線BL_el、BL_e3的變化都較慢。因此，即使選擇存儲單元的電阻變化型元件的電阻值相同，全局位線的電位成為判定電壓VREF為止的時間Λ tRD也比讀出與位線BL_e2及字線WLOOOOO連接的存儲單元的情況快，在判定時間上產生偏差。如上所述，在存儲單元陣列是現有例的結構的情況下，即使存儲單元的電阻變化型元件的電阻值相同，也根據讀出的存儲單元的位置而在讀出時間上產生偏差，而在存儲單元陣列是本實施方式的結構的情況下，具有讀出時間不會因讀出的存儲單元的位置而產生偏差這樣的特征。(從不鄰接的基本陣列面同時讀出)以上，說明了在讀出周期中從基本陣列面群100內的I個基本陣列面僅讀出I個存儲單元的情況。即，示出了僅選擇一條全局位線來進行讀出動作的情況，但在圖7所示的基本陣列面群的電路結構中，具有與基本陣列面群中含有的基本陣列面的數量對應的全局位線。由于在基本陣列面群內字線是共通的，所以在讀出周期中，通過同時選擇這些多個全局位線，能夠同時讀出多個基本陣列面上的同一字線所連接的存儲單元。但是，在同時選擇基本陣列面群內的任意的多個基本陣列面內的存儲單元的情況下，會產生以下三種情況，即相對于各選擇位線而在Y方向的兩側鄰接的位線中，雙方都 是非選擇位線的情況，一個是選擇位線另一個是非選擇位線的情況、或雙方都是選擇位線的情況。因此，與上述圖25、圖26A和圖26B中說明的現有的電路結構的情況相同，根據選擇的存儲單元(位線)的位置，在Y方向上的鄰接線中的信號變動不同，所以有讀出速度偏差的問題。該問題能夠通過在讀出某個基本陣列面內的比特的情況下、同時讀出不與該基本陣列面在Y方向的兩側鄰接的基本陣列面內的比特而得到解決。例如，在圖7的電路結構的情況下，在控制電路212的控制下，全局位線解碼器/驅動器202在選擇基本陣列面O內的存儲單元時，同時選擇基本陣列面2內的存儲單元即可，在選擇基本陣列面I內的存儲單元時，同時選擇基本陣列面3內的存儲單元即可。即，可以設置這樣一種讀出控制電路，使得在從第I基本陣列面內的存儲單元進行讀出動作時，不從鄰接的第2基本陣列面內的存儲單元同時進行讀出動作，換言之，在從第I基本陣列面內的存儲單元進行讀出動作時，還從與第I基本陣列面在Y方向上不鄰接的第3基本陣列面內的存儲單元同時進行讀出動作。這樣的讀出控制電路通過控制電路212和全局位線解碼器/驅動器202來實現。圖13示出了圖7的電路結構下的同時讀出動作的一例、即同時讀出與選擇位線BL_el和選擇字線WL00000連接的存儲單元、以及與選擇位線BL_e3和選擇字線WL00000連接的存儲單元的情況。動作的概要與圖12B的情況相同，但不同點在于，全局位線解碼器/驅動器202除了全局位線GBL003之外，還能夠同時選擇全局位線GBL001。此時，與作為選擇位線之一的BL_el在Y方向鄰接的非選擇位線為位線BL_eO和BL_e2，而這兩個非選擇位線BL_eO和BL_e2通過位線選擇信號BL_fO而與非選擇位線用全局位線GBL_NS連接。另一方面，與作為另一個選擇位線的BL_e3在Y方向鄰接的非選擇位線為位線BL_e2和BL_e4,而這兩個非選擇位線BL_e2和BL_e4也分別通過位線選擇信號BL_fO和BL_fl而與非選擇位線用全局位線GBL_NS連接。由此，對于選擇位線BL_el和BL_e3雙方而言，在Y方向上鄰接的非選擇位線都與非選擇位線用全局位線GBL_NS連接，所以與圖12A和圖12B的情況同樣，若選擇存儲單元的電阻變化型元件的電阻值相同，則全局位線的電位成為判定電壓VREF為止的時間Λ tRD對于兩者大致為相同的值。另外，對于同時讀出與位線BL_eO和字線WL00000連接的存儲單元和與位線BL_e2和字線WL00000連接的存儲單元的情況、以及同時讀出與位線BL_eO和字線WL00000連接的存儲單元和與位線BL_e3和字線WL00000連接的存儲單元的情況也同樣，與選擇位線在Y方向鄰接的非選擇位線全部與非選擇位線用全局位線GBL_NS連接。因此，對于以上三種情況，若選擇存儲單元的電阻變化型元件的電阻值相同，則全局位線的電位成為判定電壓VREF為止的時間Λ tRD在三種情況下大致為相同的值。以上，說明了一種方式，S卩，在讀出動作中，經由選擇單元將選擇全局位線的蓄積電荷放電，由圖10的讀出電路216檢測選擇全局位線GBL002的電位達到判定電壓VREF為止的時間AtRD，從而判定存儲單元是處于低電阻狀態(tài)還是高電阻狀態(tài)，但讀出方法并不限于上述方式。例如，也可以是，在讀出電路216內設置讀出放大器(sense amplifier)電路，將選擇全局位線與讀出放大器電路連接，將上述的電位變動放大來進行檢測。此外，也可以是，采用通常所使用的復制(replica)電路，來生成判定存儲單元是低電阻狀態(tài)還是高電阻狀態(tài)的時間。 并且，也可以是，在讀出電路216內設置負載電流施加電路，從負載電流施加電路向選擇全局位線流過一定的負載電流。該情況下，通過設置負載電流量以使得在選擇單元為高電阻狀態(tài)的情況下選擇全局位線不放電、而僅在選擇單元為低電阻狀態(tài)的情況下選擇全局位線放電，從而通過將一定時間后的選擇全局位線的電位與參考電位相比較，來實現電阻狀態(tài)的判定。另外，上述負載電流量也可以采用通常所使用的復制電路來生成。無論在何種讀出方法中，在讀出動作時，都能夠通過將與所選擇的位線鄰接的非選擇位線連接到非選擇位線用全局位線GBL NS來進行穩(wěn)定的讀出。<基本陣列面群的物理結構(布圖)>圖14、圖15是表示第2實施方式的基本陣列面群的物理結構的一實施方式的圖。圖14是平面圖，圖15分別是基本陣列面O和2及基本陣列面I和3的截面圖。圖14中，左右方向是位線BL延伸的X方向，上下方向是字線WL延伸的Y方向，與紙面正交的方向為Z方向。圖15中，左右方向是位線BL延伸的X方向，上下方向是Z方向，與紙面正交的方向是字線WL延伸的Y方向。圖14、圖15所示的物理結構中，在基板3上形成有配置了多個存儲單元MC的基本陣列面群。并且，全局位線GBLO GBL3、非選擇位線用全局位線GBL_NS在最下層的位線BL的更下層(第I布線166的層)中在Y方向上延伸而形成。此外，第I、第2選擇開關元件由η型MOSFET構成，第3、第4選擇開關元件由P型MOSFET構成，由全局位線GBLO GBL3、非選擇位線用全局位線GBL_NS的更下方的在基板3上形成的擴散層106a、106b和柵極107構成。另外，在第I實施方式中，第I、第2、第3和第4選擇開關元件也可以全部由η型MOSFET或ρ型MOSFET構成。全局位線GBLO GBL3和擴散層106a、非選擇位線用全局位線GBL_NS和擴散層106b經由第I通孔165連接。此外，各基本陣列面O 3中，偶數層的各位線(這里是兩層的量的位線)BL經由在偶數層的位線間進行連接的第I通孔群121 124 (包含第I奇數層貫通孔162)而被共通地連接(BL_eO BL_e3)。同樣，奇數層的各位線(這里是2層的量的位線)BL經由在奇數層的位線間進行連接的第2通孔群131 134 (第2偶數層貫通孔163)而被共通地連接(BL_oO BL_o3)。并且，被共通地連接的偶數層的位線BL_eO BL_e3分別經由第3通孔151而與第2布線168連接，被共通地連接的奇數層的位線BL_oO BL_o3分別經由第I偶數層貫通孔161而與第2布線168連接。這里，圖15 (a)表示基本陣列面O和2的截面圖，圖15 (b)表示基本陣列面I和3的截面圖。如圖15 (a)所示那樣，在基本陣列面O和2中，將偶數層的位線BL_eO和BL_e2分別與第2布線168連接的第I通孔群121和123分別配置在基本陣列面內的左側，將奇數層的位線BL_oO和BL_o2分別與第2布線168連接的第2通孔群131、133分別配置在基本陣列面內的右側。另一方面，如圖15 (b)所示那樣，基本陣列面I和3中，將偶數層的位線BL_el和BL_e3分別與第2布線168連接的第I通孔群122和124分別配置在基本陣列面內的右側，將奇數層的位線BL_ol和BL_o3分別與第2布線168連接的第2通孔群132和134分別配置在基本陣列面內的左側。
圖16和圖17是按每個層來分解圖14、圖15所示的物理結構中、第3通孔151和第I偶數層貫通孔161的下層的部分而得到的平面圖。圖18同樣，是按每個層來分解第3通孔151和第I偶數層貫通孔161的上層而得到的平面圖。另外，圖16是與圖15對應的平面圖，圖17是使非選擇位線用全局位線GBL_NS作為所選擇的全局位線的屏蔽(shield)線而發(fā)揮作用的情況下的變形例的平面圖。下面，使用圖16 圖18，來進一步詳細說明本實施方式的基本陣列面群的物理結構。圖16 (a)是表示形成了從構成第I、第2、第3和第4選擇開關元件的擴散層和柵極到第I通孔165的狀態(tài)的平面圖。如圖16 (a)所示，圖7所示的第I選擇開關元件101 104、第2選擇開關元件111 114、第3選擇開關元件501 504和第4選擇開關元件511 514通過由擴散層106a、106b和柵極107(107a和107b)形成的MOSFET構成。此夕卜，構成基本陣列面O的第I選擇開關元件101和第2選擇開關元件111的MOSFET構成將成為源極或漏極的擴散區(qū)域的一個共用的MOSFET對。同樣，構成第3選擇開關元件501和第4選擇開關元件511的MOSFET構成將成為源極或漏極的擴散區(qū)域的一個共用的MOSFET對。同樣，基本陣列面I的第I選擇開關元件102和第2選擇開關元件112、基本陣列面2的第I選擇開關元件103和第2選擇開關元件113、以及基本陣列面3的第I選擇開關元件104和第2選擇開關元件114也分別構成將擴散區(qū)域共用的MOSFET對。同樣，基本陣列面I的第3選擇開關元件502和第4選擇開關元件512、基本陣列面2的第3選擇開關元件503和第4選擇開關元件513、以及基本陣列面3的第3選擇開關元件504和第4選擇開關元件514也分別構成將擴散區(qū)域共用的MOSFET對。并且，基本陣列面O和基本陣列面I的第3選擇開關元件501與502以及第4選擇開關元件511與512在都由ρ型MOSFET構成的情況下，為了共通地形成阱(well)而鄰接配置。同樣，基本陣列面2和基本陣列面3的第3選擇開關元件503與504以及第4選擇開關元件513與514在都由ρ型MOSFET構成的情況下，為了共通地形成阱而鄰接配置。上述8個MOSFET對以使柵極長度方向在Y方向上一致的方式配置，并且在X方向上排列。另外，MOSFET對的個數與基本陣列面群內的基本陣列面的數量成比例，基本陣列面為η (η是2以上的整數)個時，MOSFET對被排列2Xn個。此外，在8個MOSFET對中，構成第I選擇開關元件101 104的MOSFET (這里是η型)的柵極和構成第3選擇開關元件501 504的MOSFET (這里是ρ型)的柵極相互共通地連接而形成第I選擇柵極107a，并且，構成第2選擇開關元件111 114的MOSFET(這里是η型)的柵極和構成第4選擇開關元件511 514的MOSFET (這里是ρ型)的柵極相互共通地連接而形成第2選擇柵極107b。對第I選擇柵極107a提供第I位線選擇信號BLs_ ，對第2選擇柵極107b提供第2位線選擇信號BLs_sO。
這里，第3選擇開關元件501 504和第4選擇開關元件511 514具有能夠使非選擇位線固定的程度的驅動能力就足夠，晶體管的驅動能力可以比第I選擇開關元件101 104和第2選擇開關元件111 114小。因此，相對于僅設置第I選擇開關元件101 104和第2選擇開關元件111 114的情況，在追加設置第3選擇開關元件501 504和第4選擇開關元件511 514的情況下，也能夠由柵極寬度小的晶體管來構成，從而能夠以較少的面積增加來進行布圖配置。此外，在各MOSFET對中被共用的擴散區(qū)域中，分別形成有用于與全局位線GBLO GBL3、非選擇位線用全局位線GBL_NS連接的第I通孔141等。此外，在第I選擇開關元件101 104、第3選擇開關元件501 504的另一擴散區(qū)域中，分別形成有用于與位線BL_eO、BL_ol、BL_e2和BL_o3連接的第I通孔142等，在第2選擇開關元件111 114、第4選擇開關元件511 514的另一擴散區(qū)域中，分別形成有用于與位線BL_oO、BL_el、BL_o2和BL_e3連接的第I通孔143等。在圖16的(a)中，基本陣列面O 3 (基本陣列面群O)在Y方向上排列配置，基本陣列面群O的對應的選擇開關群(上述的例子中是16個選擇開關)在基本陣列面群O下，以基本陣列面群O的覆蓋面積(footprint)以下的形狀和大小加以配置。圖16的(b)是表示在圖16的(a)的結構上形成了包含全局位線的多個第I布線166和多個第2通孔167后的狀態(tài)的平面圖。如圖16的(b)所示，全局位線GBLO GBL3、非選擇位線用全局位線GBL_NS分別在Y方向上延伸，通過第I通孔141等(在共用的擴散區(qū)域配置的第I通孔)而與各MOSFET對的被共用的擴散區(qū)域連接。此外，設有經由第I通孔142等(在為被共用的擴散區(qū)域配置的第I通孔)而與第I選擇開關元件101 104和第3選擇開關元件501 504的另一擴散區(qū)域連接的布線144等。并且，在該布線上形成有用于與位線此_60、81^01、81^62和此_03連接的第2通孔167 (或通孔145、147等)。并且，設有經由第I通孔143等而與第2選擇開關元件111 114、第4選擇開關元件511 514的另一擴散區(qū)域連接的布線146等。并且，形成有用于將該布線146等與位線BL_oO、BL_el、BL_o2和BL_e3連接的第2通孔167 (通孔147等)。圖16的(C)是表示在圖16的(b)的結構上形成了第2布線168與第3通孔151以及第I偶數層貫通孔161后的狀態(tài)的平面圖。將該第2布線168形成于在全局位線GBL及非選擇位線用全局位線GBL_NS與基本陣列面群之間設置的布線層。如圖16的(c)所示，基本陣列面O和基本陣列面2的第3通孔151與基本陣列面I和基本陣列面3的第I偶數層貫通孔161在多個第2布線168的左端沿Y方向排列配置，基本陣列面O和2的第I偶數層貫通孔161與基本陣列面I和3的第3通孔151在多個第2布線168的右端沿Y方向排列配置。即，基本陣列面O中被共通連接的偶數層的位線BL_eO、基本陣列面I中被共通連接的奇數層的位線BL_ol、基本陣列面2中被共通連接的偶數層的位線BL_e2、以及基本陣列面3中被共通連接的奇數層的位線BL_o3各自的用于共通連接的通孔區(qū)域在第2布線168的左端沿Y方向鄰接配置，并且，基本陣列面O中被共通連接的奇數層的位線BL_oO、基本陣列面I中被共通連接的偶數層的位線BL_e l、基本陣列面2中被共通連接的奇數層的位線BL_o2、以及基本陣列面3中被共通連接的偶數層的位線BL_e3各自的用于共通連接的通孔區(qū)域在第2布線168的右端沿Y方向鄰接配置。此外，從圖15的截面圖可知，被共通連接的位線BL的通孔群，從該布線層的通孔區(qū)域相對于基板3在垂直方向延伸。
并且，為了連接第3通孔151與和選擇開關元件101、112、103及114、選擇開關元件501、512、503及514的另一擴散區(qū)域連接的第2通孔145等，設有多個布線148。此外，為了連接第I偶數層貫通孔161與和選擇開關元件111、102、113及104、選擇開關元件511、502,513及504的另一擴散區(qū)域連接的第2通孔147等，設置有多個布線149。由此，通孔151、161分別與對應的第I選擇開關元件101 104、第3選擇開關元件501 504、第2選擇開關元件111 114和第4選擇開關元件511 514中的某個的、未被共用的擴散區(qū)域連接。這樣，在全局位線和基本陣列面群之間設置布線層，使該布線層的布線介于被共通連接的位線和對應的選擇開關元件之間的電連接，從而選擇開關元件的配置不受位線接觸區(qū)域的配置的限制，因此能夠進行自由度高的配置及尺寸構成。另外，對于第3通孔151和第I偶數層貫通孔161以下的層，如圖17的(b)所示， 可以是，在Y方向上，對于2個鄰接的全局位線而言，非選擇位線用全局位線GBL_NS以被共用的方式鄰接且平行地形成。即，可以是，非選擇位線用全局位線GBL_NS與對應于第I基本陣列面O的全局位線GBLO平行且鄰接地配置，并且與對應于第2基本陣列面I的全局位線GBLl平行且鄰接地配置。這里，非選擇位線用全局位線GBL_NS在讀出動作時以一定電壓進行驅動，布線電容大。因此，通過使用上述布線結構，能夠使非選擇位線用全局位線GBL_NS作為被選擇的全局位線的屏蔽線而發(fā)揮作用，能夠降低讀出動作時的來自其他布線的噪
曰 圖18的(a)是表示在圖16的(C)或圖17的(C)的結構上形成的偶數層的位線的平面圖。如圖18的(a)所示，偶數層的位線BL (BL_eO BL_e3)，經由在Z方向上共通的偶數層的各位線間進行連接的第I通孔群121 124，將上述偶數層的各位線共通連接，并與圖16的(C)、圖17的(c)所示的第3通孔151連接。另外，在圖18的(a)和其他平面圖中，存儲單兀MC用矩形表不，但是實際的工序尺寸是圓形。這里，在形成偶數層的位線的時刻，不形成奇數層貫通孔(圖中虛線的部分)，在通孔區(qū)域中偶數層的位線間空出基本陣列面間的2倍間隔(圖中，是BL_eO和BL_e2之間及BL_el和BL_e3之間)，所以有工藝容易的優(yōu)點。圖18的(b)是表示在圖16的(C)或圖17的(C)的結構上形成的字線的平面圖。此外，圖18的(b)中，用虛線的矩形來表示存儲單元MC的I比特的尺寸(間距)。這里，X方向(位線方向)的間距和Y方向(字線方向)的間距相等，但也可以不相等。圖18的(C)是表示在圖16的(C)或圖17的(C)的結構上形成的奇數層的位線的平面圖。如圖18的(c)所示，奇數層的位線BL (BL_oO BL_o3)，經由在Z方向上共通的奇數層的各位線間進行連接的第2通孔群131 134，將上述奇數層的各位線共通連接，并與圖16的(C)、圖17的(c)所示的第I偶數層貫通孔161連接。此外，在形成奇數層的位線的時刻，不形成偶數層貫通孔(圖中虛線的部分)，在通孔區(qū)域中奇數層的位線間空出基本陣列面間的2倍間隔(圖中的BL_oO和BL_o2之間、BL_ol和BL_o3之間)，所以有工藝變容易的優(yōu)點。另外，第I通孔群121 124和第2通孔群131 134如圖19、圖20所示，可以通過配置用于將上下的通孔還連接到不與通孔群連接的字線、位線層的孤立的布線圖案、并將各布線層間用通孔連接而形成。另外，圖19表示圖15所示的截面的變形例，圖20表示圖18所示的平面的變形例。
<本發(fā)明的電阻變化型非易失性存儲裝置500的特征>本申請發(fā)明人在考慮多層型的層級位線的結構時，關注以下方面。作為第I點，考慮如下內容在讀出動作時，構成布線和電路并進行控制，以使得與選擇位線在Y方向鄰接的非選擇位線中的信號的動作始終固定為一定電壓而與選擇位線的位置無關，從而能夠消除讀出速度的偏差。本發(fā)明的電阻變化型非易失性存儲裝置500中，構成位線和位線選擇開關并進行控制，以使得在某個基本陣列面中選擇偶數層的位線時，在Y方向左右鄰接的基本陣列面內的偶數層的位線始終與非選擇位線用全局位線GBL_NS連接，在某個基本陣列面中選擇奇數層的位線時，在Y方向左右鄰接的基本陣列面內的奇數層的位線始終與非選擇位線用全局位線GBL_NS連接，由此,使Y方向左右鄰接的非選擇位線的電位通過非選擇位線用全局位線GBL_NS固定，而與選擇的位線的位置無關。通過該布線和電路的結構、控制，能夠消除由選擇位置造成的讀出速度的偏差，因此能夠以最小間隔來對位線進行布線。作為第2點，考慮如下的通孔的物理結構，SP :在作為層重疊的方向的Z方向上，用單一的通孔(第I奇數層貫通孔162等)將隔著奇數層而鄰接的偶數層的位線之間連接，同樣用單一的通孔(第2偶數層貫通孔163等)將隔著偶數層而鄰接的奇數層的位線之間連接，從而在不與各通孔群連接的字線、位線層中不設置布線層。根據該通孔的物理結構，在形成偶數層的位線的時刻，不形成第I奇數層貫通孔162，在通孔區(qū)域中在偶數層的位線間空出基本陣列面間的2倍間隔，所以有工藝變容易的優(yōu)點。對于奇數層的形成也同樣。(第3實施方式)在電阻變化型非易失性存儲裝置中，在寫入或擦除動作時，存在需要限制在寫入動作或擦除動作時流過存儲單元的電流的量的情況。例如，在采用作為本發(fā)明的實施例而示出的過渡金屬氧化物的電阻變化型元件的情況下，是使電阻變化型元件從高電阻狀態(tài)變?yōu)榈碗娮锠顟B(tài)的情況(寫入動作時)。在該情況下，對于圖7所示的本發(fā)明的實施方式的基本陣列面群的結構，也可以如圖21那樣，將電流限制電路171 175、181 185設置在第I選擇開關元件101 105、第2選擇開關元件111 115與全局位線GBL000 GBL003之間即可。具體而言，通過按每個基本陣列面，在第I選擇開關元件101 105和第2選擇開關元件111 115之間的連接點與全局位線GBL000 GBL003之間插入由一對η型MOS晶體管171 175和ρ型MOS晶體管181 185構成的并聯電路，來構成電流限制電路。這是因為，在使電阻變化元件的結構全部為相同的結構來構成陣列的情況下，由于用偶數層的位線和奇數層的位線進行寫入時在存儲單元中流過的電流的方向相反，所以使得在任一層的存儲單元中施加寫入時的電流限制。在寫入動作或擦除動作中，例如通過僅使一對η型MOS晶體管和ρ型MOS晶體管中的、進行源極跟隨動作的一個晶體管導通，從而利用基板偏置效應，導通的晶體管作為電流限制電路進行動作。即，在從存儲單元向全局位線流過電流的情況下，僅使P型MOS晶體管導通，另一方面，在從全局位線向存儲單元流過電流的情況下，僅使η型MOS晶體管導通，從而在寫入動作時能夠限制在存儲單元中流過的電流。由此，在使電阻變化型元件從高電阻狀態(tài)向低電阻狀態(tài)變化時，避免了該電阻變化型元件因過剩電流而電阻過低、之后的動作變得不穩(wěn)定這樣的問題。
另外，在由圖6、圖7和圖21所示的基本陣列面群構成的存儲單元陣列中，端部之外的基本陣列面(在圖6、圖7、圖21中例如是基本陣列面I)鄰接有2個基本陣列面(在上述例子中是基本陣列面0、2)，而端部的基本陣列面(圖6、圖7、圖21中是基本陣列面O)僅鄰接有I個(在圖6、圖7、圖21中是基本陣列面I)基本陣列面。由此，僅在訪問端部的基本陣列面時，有讀出速度與訪問其他基本陣列面時不同的擔憂，這能夠通過在Y方向配置與該基本陣列面O在不是基本陣列面I的一側鄰接的虛擬基本陣列面來解決。該情況下，將上述虛擬基本陣列面的第I選擇開關元件、第2選擇開關元件都固定為截止狀態(tài)、將第3選擇開關元件、第4選擇開關元件都固定為導通狀態(tài)、并將位線與非選擇位線用全局位線GBL_NS連接即可。<本發(fā)明的電阻變化型非易失性存儲裝置500的效果>接著，對于本發(fā)明的電阻變化型非易失性存儲裝置500具有的存儲單元陣列結構，尤其關注讀出動作時的選擇位線、和在Y方向與選擇位線鄰接的非選擇位線中的信號動作，來說明其效果。圖25所示的現有的存儲單元陣列的結構中，根據選擇的位線的位置，存在以下兩種情況，即與選擇位線同一布線層中(即，在Y方向)在兩側鄰接的非選擇的位線雙方都通過位線選擇開關元件(偶數層選擇開關元件401 405、奇數層選擇開關元件411 415)與全局位線連接，或一個通過位線選擇開關元件與全局位線連接、且另一個從全局位線切斷。相對于此，在圖6和圖7所示的本發(fā)明的電阻變化型非易失性存儲裝置500具有的存 儲單元陣列的結構中，其特征在于，與所選擇的位線的位置無關，與選擇位線在同一布線層中(即，在Y方向)在兩側鄰接的非選擇位線雙方都通過位線選擇開關元件(第3選擇開關元件501 505、第4選擇開關元件511 515)而與非選擇位線用全局位線GBL_NS連接，并被固定為一定電壓。在現有的存儲單元陣列的結構中，根據選擇的位線的位置，在Y方向兩側鄰接的非選擇的位線中的信號動作不同，因布線間電容造成的從非選擇位線對選擇位線的影響發(fā)生差別。因此，即使在所選出的存儲單元的電阻變化型元件的電阻值相同的情況下，根據所選的位置，選擇位線中的信號動作產生差別，讀出速度產生偏差。圖22A示出了，對于圖25所示的基本陣列面群的結構的情況，通過仿真求出對與選擇位線BL_e2和選擇字線WL00000連接的存儲單元進行讀出的情況下的非選擇位線BL_el、選擇位線BL_e2、非選擇位線BL_e3中的信號動作的結果。此外，圖22B示出了，通過仿真求出對與選擇位線BL_e3和選擇字線WL00000連接的存儲單元進行讀出的情況下的非選擇位線BL_e2、選擇位線BL_e3、非選擇位線BL_e4中的信號動作的結果。如圖22A所示，可以得知，在讀出與選擇位線BL_e2和選擇字線WL00000連接的存儲單元的情況下，鄰接的非選擇位線雙方都以較慢速度向穩(wěn)定電壓變化，另一方面，如圖22B所示，可以得知，在讀出與選擇位線BL_e3和選擇字線WL00000連接的存儲單元的情況下，鄰接的非選擇位線中的信號的一個以較慢速度向穩(wěn)定電壓變化，另一個以較快速度向穩(wěn)定電壓變化。如上這樣，由于在Y方向鄰接的非選擇位線中的信號動作有差異，所以在讀出與選擇位線BL_e2和選擇字線WL00000連接的存儲單元的情況下的讀出時間是39ns，而讀出與選擇位線BL_e3和選擇字線WL00000連接的存儲單元的情況下的讀出時間是33ns，可以確認到根據選擇位置而產生6ns的差異。另一方面，本發(fā)明的電阻變化型非易失性存儲裝置500具有的存儲單元陣列的結構中，在Y方向在兩側鄰接的非選擇位線被固定為一定電壓而與選擇的位線的位置無關，所以因布線間電容造成的對選擇位線的影響不會產生差異。因此，在選出的存儲單元的電阻變化型元件的電阻值相同的情況下，選擇位線中的信號動作不會根據所選的位置而產生差異，讀出速度不會產生偏差。對于圖7所示的基本陣列面群的結構的情況，與圖22A和圖22B同樣，圖23A和圖23B分別示出了，對于讀出與選擇位線BL_e2和選擇字線WLOOOOO連接的存儲單元的情況、以及讀出與選擇位線BL_e3和選擇字線WLOOOOO連接的存儲單元的情況，分別通過仿真求出選擇位線、鄰接的非選擇位線中的信號動作的結果。如圖23A和圖23B所示，鄰接的非選擇位線雙方都被固定為一定電壓(圖23A和圖23B中是2.8V)。因此，在讀出與選擇位線BL_e2和選擇字線WLOOOOO連接的存儲單元的情況下的讀出時間是39ns，在讀出與選擇位線BL_e3和選擇字線WLOOOOO連接的存儲單元的情況下的讀出時間也為39ns，可以得知，不會根據選擇位置而產生差異。如上那樣，在本發(fā)明的電阻變化型非易失性存儲裝置具有的存儲單元陣列的結構中，讀出時間一定而與選擇的位置無關，不需要考慮因布線間電容造成的、由非選擇位線的信號動作帶來的影響，因此，不用對讀出電路設置多余的余量，而能夠以最小間隔來對位線進行布線。此外，關于上述結果，作為一例而示出了圖6和圖7所示的基本陣列面群的情況，但若布線層的數量和同一位線上的存儲單元的個數比圖6和圖7的情況更多，則由布線間電容造成的影響進一步顯著，因此，不需要考慮該影響的本發(fā)明的電阻變化型非易失性存儲裝置具有的存儲單元陣列的結構更為有用。以上，根據三個實施方式及其變形例說明了本發(fā)明的電阻變化型非易失性存儲裝置，但本發(fā)明并不限于實施方式及其變形例。在不脫離本發(fā)明的精神的范圍內，本領域技術人員考慮對本實施方式及其變形例施加各種變形得到的方式、以及任意組合實施方式和變形例中的構成要素得到的其他方式也包含在本發(fā)明中。例如，圖6和圖7所示的本實施方式中的電阻變化型非易失性存儲裝置具有的存儲單元陣列由多個基本陣列群構成，且各基本陣列群由4個基本陣列面構成，但本發(fā)明的電阻變化型非易失性存儲裝置具有的存儲單元陣列并不限于這樣結構，也可以至少僅由一個基本陣列群構成，一個基本陣列群也可以至少由2個基本陣列構成。這是因為，若是至少由2個基本陣列面構成的存儲單元陣列，則能夠具有如下特征，S卩第I基本陣列面內的第I通孔群(連接偶數層的位線的通孔群)與第2基本陣列面內的第2通孔群(連接奇數層的位線的通孔群)在Y方向上相互鄰接，并且，第I基本陣列面內的第2通孔群與第2基本陣列面內的第I通孔群在Y方向上相互鄰接。工業(yè)實用性如以上所說明的那樣，根據本發(fā)明的電阻變化型非易失性存儲裝置，在多分割存儲單元陣列的結構中，由于能夠實現以最小布線間隔構成存儲單元陣列，所以例如對實現高集成且小面積的存儲器有用。符號說明MC存儲單元BL 位線WL 字線GBL000 GBL003選擇位線用全局位線、
GBL_NS非選擇位線用全局位線
BL_eO BL_e4偶數層的位線BL_oO BL_o4奇數層的位線BLs_fO、BLs_f I第I位線選擇信號
BLs_sO、BLs_s I第2位線選擇信號BLns_fO> BLns_f I 第 3 位線選擇信號BLns_sO、BLns_sl 第 4 位線選擇信號BLs_eO、BLs_el偶數層選擇信號BLs_oO、BLs_ol奇數層選擇信號CMP電流限制控制信號VREF讀出判定電壓I電阻變化型元件2雙向二極管元件2a單向二極管元件11下部布線12上部布線13下部電極14 二極管層15內部電極16電阻變化層16a第I電阻變化層(第I鉭氧化物層、第I鉿氧化物層、第I鋯氧化物層)16b第2電阻變化層(第2鉭氧化物層、第2鉿氧化物層、第2鋯氧化物層)17上部電極100基本陣列面群101 105第I選擇開關元件106a、106b 擴散層107 柵極107a第I選擇柵極107b第2選擇柵極111 115第2選擇開關元件121 125第I通孔群131 135第2通孔群141 143、145、147、151、161 通孔144、146、148、149 布線171 175、181 185電流限制電路(η型MOS晶體管、ρ型MOS晶體管)200存儲單元陣列201字線解碼器/驅動器202全局位線解碼器/驅動器203子位線選擇電路
211地址輸入電路212控制電路213脈沖生成電路214寫入電路215數據輸入輸出電路216讀出電路300主要部分400基本陣列面群401 405偶數層選擇開關元件411 415奇數層選擇開關元件421 425偶數層接觸通孔431 435奇數層接觸通孔500電阻變化型非易失性存儲裝置 501 505第3選擇開關元件511 515第4選擇開關元件
權利要求
1.一種電阻變化型非易失性存儲裝置，具備存儲單元，該存儲單元具有電阻狀態(tài)根據電信號而可逆地變化的電阻變化型元件，其特征在于，具備基板；多層位線，將在與上述基板的主面平行的面中正交的方向設為X方向及Y方向、將在上述基板的主面上層疊的方向設為Z方向的情況下，該多層位線通過將在Y方向上排列多個沿X方向延伸的位線而構成的層在Z方向上層疊來構成；多層字線，形成在上述多層位線的各個層間，通過將在X方向上排列多個沿Y方向延伸的字線而構成的層在Z方向上層疊來構成；存儲單元陣列，具有形成在上述多層位線和上述多層字線之間的各個交點上、由該位線和該字線夾著的多個上述存儲單元；將在上述多層位線之中Y方向的位置相同的多層位線、與和該多個位線交叉的上述字線之間所夾著的多個上述存儲單元設為基本陣列面的情況下，該存儲單元陣列通過在X方向及Y方向上以矩陣狀配置多個基本陣列面群而構成，該基本陣列面群由在Y方向上排列配置的多個上述基本陣列面構成；多個選擇位線用全局位線，對應于上述多個基本陣列面的每個基本陣列面而設置；非選擇位線用全局位線，對應于上述多個基本陣列面而設置；以及多組第I選擇開關元件、第2選擇開關元件、第3選擇開關元件和第4選擇開關元件的組，對應于上述多個基本陣列面的每個基本陣列面而設置；上述多個基本陣列面的每個基本陣列面還具有第I內部布線和第2內部布線，該第I內部布線僅將該基本陣列面內的偶數層的位線在Z方向上相互連接，該第2內部布線僅將該基本陣列面內的奇數層的位線在Z方向上相互連接；對于上述多個基本陣列面的每個基本陣列面，該基本陣列面內的上述第I內部布線，經由對應于該基本陣列面的上述第I選擇開關元件和上述第2選擇開關元件的組中的一個，與對應于該基本陣列面的上述選擇位線用全局位線連接，該基本陣列面內的上述第2內部布線，經由對應于該基本陣列面的上述第I選擇開關元件和上述第2選擇開關元件的組中的另一個，與對應于該基本陣列面的上述選擇位線用全局位線連接；在將構成上述基本陣列面群的上述多個基本陣列面的一個設為第I基本陣列面、將在Y方向上與該第I基本陣列面鄰接的上述多個基本陣列面的另一個設為第2基本陣列面時，上述第I基本陣列面內的上述第I內部布線與上述第2基本陣列面內的上述第2內部布線在Y方向上相互鄰接，并且，上述第I基本陣列面內的上述第2內部布線與上述第2基本陣列面內的上述第I內部布線在Y方向上相互鄰接；上述第I基本陣列面內的上述第I內部布線，經由對應于該第I基本陣列面的上述第I選擇開關元件而與對應于該第I基本陣列面的上述選擇位線用全局位線連接，或者經由對應于該第I基本陣列面的上述第3選擇開關元件而與上述非選擇位線用全局位線連接，并且，上述第I基本陣列面內的上述第2內部布線，經由對應于該第I基本陣列面的上述第2選擇開關元件而與對應于該第I基本陣列面的上述選擇位線用全局位線連接，或者經由對應于該第I基本陣列面的上述第4選擇開關元件而與上述非選擇位線用全局位線連接；上述第2基本陣列面內的上述第2內部布線，經由對應于該第2基本陣列面的上述第I選擇開關元件而與對應于該第2基本陣列面的上述選擇位線用全局位線連接，或者經由對應于該第2基本陣列面的上述第3選擇開關元件而與上述非選擇位線用全局位線連接，并且，上述第2基本陣列面內的上述第I內部布線，經由對應于該第2基本陣列面的上述第2選擇開關元件而與對應于該第2基本陣列面的上述選擇位線用全局位線連接，或者經由對應于該第2基本陣列面的上述第4選擇開關元件而與上述非選擇位線用全局位線連接；在與上述多個基本陣列面對應的上述多個第I選擇開關元件、上述多個第2選擇開關元件、上述多個第3選擇開關元件和上述多個第4選擇開關元件中，上述多個第I選擇開關元件的電連接和非電連接通過共通的第I位線選擇信號來控制，上述多個第2選擇開關元件的電連接和非電連接通過共通的第2位線選擇信號來控制，上述多個第3選擇開關元件的電連接和非電連接通過共通的第3位線選擇信號來控制，上述多個第4選擇開關元件的電連接和非電連接通過共通的第4位線選擇信號來控制。
2.根據權利要求I所述的電阻變化型非易失性存儲裝置，其特征在于在上述多個基本陣列面的每個基本陣列面中，上述第I選擇開關元件和上述第3選擇開關元件，分別通過上述第I位線選擇信號和上述第3位線選擇信號而被控制，使得在一個被連接的情況下另一個成為非連接；上述第2選擇開關元件和上述第4選擇開關元件，分別通過上述第2位線選擇信號和上述第4位線選擇信號而被控制，使得在一個被連接的情況下另一個成為非連接；并且上述第I選擇開關元件和上述第2選擇開關元件，分別通過上述第I位線選擇信號和上述第2位線選擇信號而被控制，使得在一個被連接的情況下另一個成為非連接。
3.根據權利要求I或2所述的電阻變化型非易失性存儲裝置，其特征在于上述多個第I選擇開關元件和上述多個第3選擇開關元件分別由η型MOS晶體管和P型MOS晶體管中的一方和另一方構成；上述多個第2選擇開關元件和上述多個第4選擇開關元件分別由η型MOS晶體管和P型MOS晶體管中的一方和另一方構成；上述第I位線選擇信號和上述第3位線選擇信號為同一信號；上述第2位線選擇信號和上述第4位線選擇信號為同一信號；上述第I位線選擇信號和上述第2位線選擇信號中的一個進行控制，使得將對應的上述第I至第4選擇開關元件連接；上述第I位線選擇信號和上述第2位線選擇信號中的另一個進行控制，使得對應的上述第I至第4選擇開關元件成為非連接。
4.根據權利要求3所述的電阻變化型非易失性存儲裝置，其特征在于上述多個第I選擇開關元件和上述多個第2選擇開關元件由η型MOS晶體管構成，上述多個第3選擇開關元件和上述多個第4選擇開關元件由P型MOS晶體管構成。
5.根據權利要求I至4中的任一個所述的電阻變化型非易失性存儲裝置，其特征在于，還具備全局位線解碼器/驅動器，進行如下操作選擇上述多個選擇位線用全局位線中的至少一個，對選擇出的至少一個選擇位線用全局位線施加讀出用電壓；以及對上述非選擇位線用全局位線施加預先規(guī)定的預充電電壓；讀出電路，讀出與由上述全局位線解碼器/驅動器選擇出的至少一個選擇位線用全局位線相對應的基本陣列面內的存儲單元的電阻狀態(tài)；以及控制電路，控制上述全局位線解碼器/驅動器；上述控制電路控制上述全局位線解碼器/驅動器，使得從上述基本陣列面內的存儲單元進行讀出動作時，經由上述非選擇位線用全局位線向上述基本陣列面的位線施加上述預充電電壓。
6.根據權利要求I至4中的任一個所述的電阻變化 型非易失性存儲裝置，其特征在于，還具備全局位線解碼器/驅動器，進行如下操作選擇上述多個選擇位線用全局位線中的至少一個，對選擇出的至少一個選擇位線用全局位線施加讀出用電壓；以及驅動上述非選擇位線用全局位線；讀出電路，讀出與由上述全局位線解碼器/驅動器選擇出的至少一個選擇位線用全局位線相對應的基本陣列面內的存儲單元的電阻狀態(tài)；以及控制電路，控制上述全局位線解碼器/驅動器；上述控制電路控制上述全局位線解碼器/驅動器，使得從上述基本陣列面內的存儲單元進行讀出動作時，上述非選擇位線用全局位線成為浮置狀態(tài)。
7.根據權利要求I至6中的任一個所述的電阻變化型非易失性存儲裝置，其特征在于上述非選擇位線用全局位線與對應于上述第I基本陣列面的上述選擇位線用全局位線平行且鄰接地配置，并且與對應于上述第2基本陣列面的上述選擇位線用全局位線平行且鄰接地配置。
8.根據權利要求I至7中的任一個所述的電阻變化型非易失性存儲裝置，其特征在于對于上述多個基本陣列面的每個基本陣列面，該基本陣列面內的上述第I內部布線，在Z方向上，通過單一的通孔將隔著該基本陣列面內的奇數層的位線而鄰接的該基本陣列面內的全部偶數層的位線之間連接，該基本陣列面內的上述第2內部布線，在Z方向上，通過單一的通孔將隔著該基本陣列面內的偶數層的位線而鄰接的該基本陣列面內的全部奇數層的位線之間連接。
9.根據權利要求I至8中的任一個所述的電阻變化型非易失性存儲裝置，其特征在于對于上述多個基本陣列面的每個基本陣列面，在對應于該基本陣列面的上述第I選擇開關元件的一端及對應于該基本陣列面的上述第2選擇開關元件的一端、與對應于該基本陣列面的上述選擇位線用全局位線之間，還具備電流限制電路。
10.根據權利要求I至9中的任一個所述的電阻變化型非易失性存儲裝置，其特征在于還具備讀出控制電路，該讀出控制電路使得從上述第I基本陣列面內的存儲單元進行讀出動作時，不同時從上述第2基本陣列面內的存儲單元進行讀出動作。
11.根據權利要求10所述的電阻變化型非易失性存儲裝置，其特征在于上述讀出控制電路，使得從上述第I基本陣列面內的存儲單元進行讀出動作時，還同時從在Y方向上與上述第I基本陣列面不鄰接的第3基本陣列面內的存儲單元進行讀出動作。
全文摘要
提供一種能夠以最小間隔來對存儲單元陣列的位線和字線進行布線的非易失性存儲裝置。該非易失性存儲裝置中，基本陣列面(0～3)分別具有僅將該基本陣列面內的偶數層的位線相互連接的第1通孔群(121～124)、和僅將該基本陣列面內的奇數層的位線相互連接的第2通孔群(131～134)，第1基本陣列面內的第1通孔群與在Y方向上與第1基本陣列面鄰接的第2基本陣列面內的第2通孔群在Y方向上相互鄰接，并且，第1基本陣列面內的第2通孔群與第2基本陣列面內的第1通孔群在Y方向上相互鄰接，在將第1基本陣列面的第1通孔群與和第1基本陣列面有關的第1全局線連接時，將第2基本陣列面的第1通孔群與電位被固定了的非選擇位線用全局位線(GBL_NS)連接。
文檔編號H01L27/105GK102640287SQ20118000472
公開日2012年8月15日 申請日期2011年11月24日 優(yōu)先權日2010年11月24日
發(fā)明者東亮太郎, 島川一彥, 池田雄一郎 申請人:松下電器產業(yè)株式會社