專利名稱：一種肖特基勢壘mos晶體管及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于CMOS超大集成電路(ULSI)中的場效應(yīng)晶體管邏輯器件與電路領(lǐng)域， 具體涉及一種結(jié)合臺階結(jié)構(gòu)、環(huán)形柵結(jié)構(gòu)和非對稱源/漏結(jié)構(gòu)的肖特基勢壘MOS晶體管及其制備方法。
背景技術(shù)：
早在20世紀60年代末，L印selter和Sze就提出了肖特基勢壘MOS場效應(yīng)晶體管(Schottky Barrier M0SFET)結(jié)構(gòu)。將源漏利用金屬或硅化物來代替?zhèn)鹘y(tǒng)的摻雜，利用源端的載流子的直接隧穿勢壘來實現(xiàn)導通。隨著金屬-氧化物-硅場效應(yīng)晶體管(MOSFET) 的尺寸不斷縮小，短溝道效應(yīng)對器件的影響越來越大。對于傳統(tǒng)的MOS場效應(yīng)晶體管，為了抑制短溝道效應(yīng)，必須采用超淺結(jié)和陡變摻雜的源/漏區(qū)。而肖特基勢壘源/漏區(qū)技術(shù)由于其可以利用簡單的低溫工藝實現(xiàn)超淺結(jié)和低寄生電阻源漏區(qū)，因而成為了對高摻雜源漏區(qū)的一種具有吸引力的替代技術(shù)。而且相比于傳統(tǒng)工藝中激活雜質(zhì)所需的溫度，實現(xiàn)肖特基勢壘源漏區(qū)所需的低溫工藝要求較小的熱預算，為高K和金屬柵材料的使用提供了可能的解決辦法。然而傳統(tǒng)的肖特基勢壘MOS場效應(yīng)晶體管(SB-M0SFET)也存在著一定的問題。首先，由于導通電流主要來源于源端載流子的隧穿，因而限制了開態(tài)導通電流的大小，較小的開態(tài)電流成為限制SB-M0SFET應(yīng)用的一個主要原因之一；其次，SB-M0SFET存在較嚴重的雙極效應(yīng)，即在柵極加反向偏壓時，器件也會產(chǎn)生較大的導通電流，從而使得柵極加一定的正向、反向偏壓時都呈現(xiàn)較大的導通電流。這是因為在柵極施加反向偏壓時(以N型襯底為例進行說明)，由于柵極偏壓和漏端偏壓方向相反，較大的電勢差會降在漏端溝道-漏之間的肖特基結(jié)上，從而形成很薄的漏端勢壘，促使溝道電子隧穿到漏端，產(chǎn)生導通電流。

發(fā)明內(nèi)容
本發(fā)明為一種結(jié)合臺階結(jié)構(gòu)、環(huán)形柵結(jié)構(gòu)和非對稱源/漏結(jié)構(gòu)的肖特基勢壘MOS 場效應(yīng)晶體管及其制備方法。在與現(xiàn)有CMOS工藝兼容并且保持了傳統(tǒng)SB-M0SFET各種優(yōu)點的條件下，該結(jié)構(gòu)利用臺階結(jié)構(gòu)、環(huán)形柵結(jié)構(gòu)提高了開態(tài)電流、簡化了工藝流程，并利用非對稱源/漏結(jié)構(gòu)抑制了雙極效應(yīng)。本發(fā)明的技術(shù)方案如下一種結(jié)合臺階結(jié)構(gòu)、環(huán)形柵結(jié)構(gòu)和非對稱源/漏結(jié)構(gòu)的肖特基勢壘MOS晶體管，包括一個環(huán)狀柵電極，一個環(huán)狀柵介質(zhì)層，環(huán)狀柵電極側(cè)墻，一個有突起臺階結(jié)構(gòu)的半導體襯底，一個源區(qū)，一個環(huán)狀漏區(qū)。所述半導體襯底有凸起臺階結(jié)構(gòu)；金屬硅化物源區(qū)位于凸起臺階較高的平面上，環(huán)狀金屬硅化物漏區(qū)環(huán)繞凸起臺階并位于較低的平面上，柵介質(zhì)層和柵電極位于凸起臺階的拐角處并圍繞住臺階凸起呈環(huán)狀，柵電極側(cè)墻呈環(huán)狀圍在柵電極外側(cè)并有一定厚度，以作為掩蔽形成漏端的imderlap結(jié)構(gòu)。漏端underlap結(jié)構(gòu)指的是柵在靠近漏端的一側(cè)沒有完全覆蓋溝道而露出了一部分溝道及覆蓋在其上的柵氧層。所述源區(qū)(5)和漏區(qū)(6)可為任何導電性良好的金屬或金屬與襯底材料形成的化合物。本發(fā)明所述MOS晶體管的制備方法，包括以下步驟(1)在半導體襯底上通過淺槽隔離定義有源區(qū)；(2)光刻并刻蝕出臺階結(jié)構(gòu)；(3)生長柵介質(zhì)層；(4)淀積柵電極層，接著利用側(cè)墻工藝形成環(huán)形柵電極；(5)淀積側(cè)墻層，接著利用側(cè)墻工藝形成環(huán)形側(cè)墻；(6)漂去自然氧化層，使源/漏區(qū)(即臺階較高的平面和臺階較低平面上未被柵電極和側(cè)墻掩蔽的區(qū)域)露出襯底材料，濺射一層金屬，經(jīng)過低溫退火形成金屬與半導體的化合物，接著去除未反應(yīng)的金屬，由于側(cè)墻層的掩蔽作用能夠自對準地形成不對稱肖特基源/漏區(qū)，即漏端imderlap結(jié)構(gòu)；(7)最后進入常規(guī)CMOS后道工序，包括淀積鈍化層、開接觸孔以及金屬化等，即可制得所述的MOS晶體管。上述的制備方法中，所述步驟(1)中的半導體襯底材料選自Si、Ge、SiGe、GaAS或其他II-VI，III-V和IV-IV族的二元或三元化合物半導體、絕緣體上的硅(SOI)或絕緣體上的鍺(GOI)。上述的制備方法中，所述步驟(3)中的柵介質(zhì)層材料選自二氧化硅、二氧化鉿、氮化鉿等。上述的制備方法中，所述步驟(3)中的生長柵介質(zhì)層的方法為常規(guī)熱氧化、摻氮熱氧化、化學氣相淀積或物理氣相淀積。上述的制備方法中，所述步驟(4)中的柵電極層材料選自摻雜多晶硅、金屬鈷，鎳以及其他金屬或金屬硅化物。上述的制備方法中，所述步驟(5)中的側(cè)墻層材料選自二氧化硅、二氧化鉿、氮化
t口寸。上述的制備方法中，所述步驟(6)中的金屬材料選自Pt、Er、Co、Ni以及其他可與襯底半導體材料通過退火形成化合物的金屬。本發(fā)明的優(yōu)點和積極效果(1)本發(fā)明繼承了傳統(tǒng)肖特基勢壘MOS晶體管(SB-M0SFET)的優(yōu)點，例如超淺結(jié)、 低源漏區(qū)寄生電阻等。(2)本發(fā)明采用臺階結(jié)構(gòu)，消除了傳統(tǒng)平面SB-M0SFET中由于靠源端側(cè)墻帶來的源-溝道之間的未覆蓋區(qū)域，從而使得開態(tài)下源-溝道間的勢壘更薄，增大了隧穿幾率，提高了導通電流。(3)本發(fā)明采用了環(huán)狀柵電極結(jié)構(gòu)，增大了源與溝道的接觸面積，從而增大了源端的隧穿面積，提高了開態(tài)導通電流。(4)本發(fā)明采用了不對稱源/漏結(jié)構(gòu)，即漏端imderlap結(jié)構(gòu)，減緩了溝道-漏結(jié)處的電場變化，從而增加了溝道-漏結(jié)上的勢壘寬度，抑制了 SB-M0SFET在柵極施加反向偏壓時發(fā)生在漏端的隧穿電流，同時這并不會影響柵極施加正向偏壓時的源端隧穿導通電流，從而抑制了 SB-M0SFET的雙極效應(yīng)。(5)由于柵電極的形成是利用了側(cè)墻工藝，而源漏的形成也是利用自對準金屬化的過程，因此減少了整個工藝流程中的光刻次數(shù)，簡化了工藝過程。總而言之，該器件結(jié)構(gòu)采用了臺階結(jié)構(gòu)結(jié)合環(huán)形柵結(jié)構(gòu)以及不對稱源/漏結(jié)構(gòu)， 在繼承傳統(tǒng)SB-M0SFET的優(yōu)點的基礎(chǔ)上，提高了開態(tài)導通電流，抑制了雙極效應(yīng)，并且簡化了工藝。


圖1 (a)是光刻并刻蝕出臺階結(jié)構(gòu)后的器件沿圖1 (b)虛線方向的剖面圖，圖1 (b) 是相應(yīng)的器件俯視圖；圖2(a)是生長柵介質(zhì)層并淀積柵電極層后的器件沿圖2(b)虛線方向的剖面圖， 圖2(b)是相應(yīng)的器件俯視圖；圖3(a)是利用側(cè)墻工藝形成環(huán)形柵電極后的器件沿圖3(b)虛線方向的剖面圖， 圖3(b)是相應(yīng)的器件俯視圖；圖4(a)是淀積側(cè)墻層后的器件沿圖4(b)虛線方向的剖面圖，圖4(b)是相應(yīng)的器件俯視圖；圖5(a)是利用側(cè)墻工藝形成環(huán)形側(cè)墻并過刻掉源漏去表面的柵介質(zhì)層后的器件沿圖5(b)虛線方向的剖面圖，圖5(b)是相應(yīng)的俯視圖；圖6(a)是濺射金屬退火形成金屬硅化物后的器件沿圖6(b)虛線方向的剖面圖， 圖6(b)是相應(yīng)的器件俯視圖；圖6(b)即為本結(jié)構(gòu)器件最終的俯視圖，圖6(a)為圖6(b)沿虛線方向的剖面圖。1-----------半導體襯底2-------------柵介質(zhì)層3-----------柵電極層4-------------側(cè)墻層5-----------肖特基源區(qū)6-------------肖特基漏區(qū)
具體實施例方式本發(fā)明的基本原理如下(以N型襯底進行說明)在柵電極和漏端施加正向偏壓使SB-M0SFET開啟時，溝道區(qū)的導帶下降，從而使得源-溝道結(jié)處的能帶下彎得更加厲害，減小了源-溝道勢壘寬度，源端金屬費米能級高于溝道區(qū)的導帶底時，源端電子可以隧穿過勢壘進入溝道區(qū)導帶中，進而在漏端正向偏壓降低了溝道-漏結(jié)處勢壘高度的條件下，由導帶熱發(fā)射到漏端，產(chǎn)生電流。在這整個過程中，源端的勢壘寬度直接決定了導通電流的大小，而傳統(tǒng)的平面SB-M0SFET中由于側(cè)墻的必需性，使得源-溝道結(jié)附近有一小段溝道并沒有直接被柵電極所覆蓋(而是被側(cè)墻所掩蔽)，這一小段的未覆蓋區(qū)會減緩導帶彎曲的陡度，從而減小了源-溝道結(jié)處的隧穿勢壘寬度，而本發(fā)明則采用了臺階結(jié)構(gòu)，使得金屬源端能夠直接接觸溝道邊緣(也即消除了未被柵電極直接控制的那一段未覆蓋區(qū)域)，這樣一來開態(tài)下源端的隧穿勢壘將更薄，隧穿幾率增大，導通電流也得到了提升。另外，當柵極加反向偏壓時，會使得溝道的價帶上升，在加上漏端施加的正向偏壓使得漏端的金屬費米能級下降，當漏端金屬費米能級低于溝道的價帶頂時，溝道價帶中的電子將可以隧穿至漏端，產(chǎn)生電流，并且由于溝道-漏結(jié)上的電勢差較大，這時勢壘將會很薄，所以隧穿電流將較大，產(chǎn)生可比擬開態(tài)電流大小的導通電流，這也就是SB-M0SFET的雙極效應(yīng)。如果能夠增大溝道-漏結(jié)上的勢壘的寬度，就可以有效地抑制加反向偏壓時的導通電流。本發(fā)明采用了漏端的irnderlap結(jié)構(gòu)(結(jié)構(gòu)說明見描述技術(shù)方案處)，因而可以有效地減緩溝道靠漏端附近價帶變化的陡度，從而增大相應(yīng)的隧穿勢壘寬度，抑制加反向偏壓時的導通電流。下面為本發(fā)明的具體實施例實施例1 采用如下方法制備本發(fā)明所述MOS晶體管(1)在晶向為(100)的體硅硅片硅襯底1上采用淺槽隔離技術(shù)制作有源區(qū)隔離層， 襯底摻雜濃度為N型輕摻雜；然后光刻出臺階圖形，刻蝕出臺階結(jié)構(gòu)，臺階高約500nm，如圖 1(a)、1(b)所示；(2)熱生長柵介質(zhì)層，然后淀積柵電極層，柵介質(zhì)層為SiO2,厚度為l-5nm，柵電極層為高摻雜多晶硅層，厚度約為200nm，如圖2(a)，2(b)所示；(3)利用側(cè)墻工藝形成環(huán)形柵電極3，柵電極厚度約為200nm，如圖3(a)、3(b)所示；(4)淀積側(cè)墻層，側(cè)墻層為Si3N4,厚度約為lOOnm，如圖4(a)，4(b)所示；(5)利用側(cè)墻工藝形成側(cè)墻4，側(cè)墻的厚度約為lOOnm，如圖5(a) ,5(b)所示；(6)漂去自然氧化層，露出源漏區(qū)襯底材料，濺射一層金屬層Ni，經(jīng)低溫熱退火， 與硅自對準的形成金屬硅化物作為器件的肖特基源/漏區(qū)，由于側(cè)墻層的掩蔽作用，源/漏區(qū)是不對稱的，即漏端形成underlap結(jié)構(gòu)，如圖6 (a)、6 (b)所示；(7)最后進入常規(guī)CMOS后道工序，包括淀積鈍化層、開接觸孔以及金屬化等，即可制得所述的結(jié)合臺階結(jié)構(gòu)、環(huán)形柵結(jié)構(gòu)和非對稱源/漏結(jié)構(gòu)的肖特基勢壘MOS場效應(yīng)晶體管。實施例2 如實施例1，不同之處在于 步驟(1)中臺階高度約為200nm ； 步驟⑵、(3)中柵電極厚度約為IOOnm ； 步驟⑷、(5)中側(cè)墻厚度約為50nm ； 步驟(6)中濺射金屬為空穴肖特基勢壘較小的金屬，如Pt。實施例3 如實施例1，不同之處在于 步驟(1)中襯底摻雜為P型輕摻雜； 步驟(6)中濺射金屬為電子肖特基勢壘較小的金屬，如稀土金屬Er或 。
權(quán)利要求
1.一種肖特基勢壘MOS晶體管，包括一個環(huán)狀柵電極(3)，一個環(huán)狀柵介質(zhì)層O)，環(huán)狀柵電極側(cè)墻G)，一個半導體襯底(1)，一個源區(qū)(5)，一個環(huán)狀漏區(qū)(6)，其特征是，所述半導體襯底(1)具有有凸起臺階結(jié)構(gòu)；源區(qū)(5)位于凸起臺階較高的平面上，環(huán)狀漏區(qū)(6) 環(huán)繞凸起臺階并位于較低的平面上，柵介質(zhì)層(2)和柵電極位于凸起臺階的拐角處并圍繞住臺階凸起呈環(huán)狀，柵電極側(cè)墻(4)呈環(huán)狀圍在柵電極外側(cè)并有一定厚度，以作為掩蔽形成漏端的under lap結(jié)構(gòu)。
2.如權(quán)利要求1所述的肖特基勢壘MOS晶體管，其特征是，所述源區(qū)(5)和漏區(qū)(6)為任何導電性良好的金屬或金屬與襯底材料形成的化合物。
3.如權(quán)利要求1所述的肖特基勢壘MOS晶體管，其特征是，所述臺階高度為 200nm-500nm。
4.一種如權(quán)利要求1所述肖特基勢壘MOS晶體管的制備方法，其特征是，包括如下步驟(1)在半導體襯底上通過淺槽隔離定義有源區(qū)；(2)光刻并刻蝕出臺階結(jié)構(gòu)；(3)生長柵介質(zhì)層；(4)淀積柵電極層，接著利用側(cè)墻工藝形成環(huán)形柵電極；(5)淀積側(cè)墻層，接著利用側(cè)墻工藝形成環(huán)形側(cè)墻；(6)漂去自然氧化層，使源/漏區(qū)露出襯底材料，濺射一層金屬，經(jīng)過低溫退火形成金屬與半導體的化合物，接著去除未反應(yīng)的金屬，由于側(cè)墻層的掩蔽作用能夠自對準地形成不對稱肖特基源/漏區(qū)，即漏端underlap結(jié)構(gòu)；(7)最后進入常規(guī)CMOS后道工序，包括淀積鈍化層、開接觸孔以及金屬化等，即可制得所述的MOS晶體管。
5.如權(quán)利要求4所述的制備方法，其特征是，所述步驟(1)中的半導體襯底材料選自 Si、(ie、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半導體、絕緣體上的硅(SOI)或絕緣體上的鍺(GOI)。
6.如權(quán)利要求4所述的的制備方法，其特征是，所述步驟C3)中的柵介質(zhì)層材料選自二氧化硅、二氧化鉿、氮化鉿。
7.如權(quán)利要求4所述的制備方法，其特征是，所述步驟C3)中的生長柵介質(zhì)層的方法為常規(guī)熱氧化、摻氮熱氧化、化學氣相淀積或物理氣相淀積。
8.如權(quán)利要求4所述的制備方法，其特征是，所述步驟(4)中的柵電極層材料選自摻雜多晶硅、金屬鈷，鎳以及其他金屬或金屬硅化物。
9.如權(quán)利要求4所述的制備方法，其特征是，所述步驟( 中的側(cè)墻層材料選自二氧化硅、二氧化鉿、氮化鉿。
10.如權(quán)利要求4所述的制備方法，其特征是，所述步驟(6)中的金屬材料選自Pt、Er、 Co、Ni以及其他可與襯底半導體材料通過退火形成化合物的金屬。
全文摘要
一種肖特基勢壘MOS晶體管，包括一個環(huán)狀柵電極(3)，一個環(huán)狀柵介質(zhì)層(2)，環(huán)狀柵電極側(cè)墻(4)，一個半導體襯底，一個源區(qū)(5)，一個環(huán)狀漏區(qū)(6)，其特征是，所述半導體襯底具有有凸起臺階結(jié)構(gòu)；源區(qū)位于凸起臺階較高的平面上，環(huán)狀漏區(qū)環(huán)繞凸起臺階并位于較低的平面上，柵介質(zhì)層和柵電極位于凸起臺階的拐角處并圍繞住臺階凸起呈環(huán)狀，柵電極側(cè)墻呈環(huán)狀圍在柵電極外側(cè)并有一定厚度，以作為掩蔽形成漏端的underlap結(jié)構(gòu)。該器件結(jié)構(gòu)采用了臺階結(jié)構(gòu)結(jié)合環(huán)形柵結(jié)構(gòu)以及不對稱源/漏結(jié)構(gòu)，在繼承傳統(tǒng)SB-MOSFET的優(yōu)點的基礎(chǔ)上，提高了開態(tài)導通電流，抑制了雙極效應(yīng)，并且簡化了工藝。
文檔編號H01L21/28GK102324434SQ20111031459
公開日2012年1月18日 申請日期2011年10月17日 優(yōu)先權(quán)日2011年10月17日
發(fā)明者江文哲, 詹瞻, 邱穎鑫, 黃如, 黃芊芊 申請人:北京大學