專利名稱：嵌入邏輯電路的分離柵極式存儲器及存儲器組的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種嵌入邏輯電路的分離柵極式快閃存儲器及嵌入邏輯電路的分離柵極式快閃存儲器組的制作方法。
背景技術(shù)：
隨機(jī)存儲器，例如DRAM與SRAM，在使用過程中存在掉電后所存儲的數(shù)據(jù)丟失的問題。為了克服這個問題，人們已經(jīng)設(shè)計(jì)并開發(fā)了多種非易失性存儲器。最近，基于浮柵概念的閃存由于其具有小的單元尺寸和良好的工作性能已成為最通用的非易失性存儲器。非易失性存儲器主要包括兩種基本的結(jié)構(gòu)堆疊柵極(stack gate)結(jié)構(gòu)和分離柵極式(split gate)結(jié)構(gòu)。堆疊柵極結(jié)構(gòu)存儲器包括依序形成于襯底上的遂穿氧化物層、存儲電子的浮置柵極多晶娃層(ploy I)、氧化物/氮化物/氧化物(oxide-nitride-oxide,0N0)疊層和控制電子存儲和釋放的控制柵極多晶硅層(Ploy 2)。分離柵極式結(jié)構(gòu)存儲器也包括形成于襯底上的遂穿氧化物層、存儲電子的浮置柵極多晶硅層(ploy I)、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)疊層和控制電子存儲和釋放的控制柵極多晶娃層(ploy 2),但與堆疊柵極結(jié)構(gòu)存儲器不同的是，分離柵極式結(jié)構(gòu)還在堆疊柵極結(jié)構(gòu)的一側(cè)形成作為擦除柵極(erase gate)多晶娃層(ploy 3)。在存儲和擦寫性能上,分離柵極式結(jié)構(gòu)存儲器避免堆疊柵極結(jié)構(gòu)存儲器的過度擦寫問題。在向分離柵極式快閃存儲器寫入和/或擦除數(shù)據(jù)時(shí)，通常使用相對于電源電壓Vcc的高電壓，源漏區(qū)形成熱載流子通道，電子載流子遂穿過隔絕浮柵與源漏區(qū)的氧化層注入浮柵或從浮柵中抽出。通常，分離柵極式快閃存儲器為實(shí)現(xiàn)一定功能，周圍會存在外圍電路(PeripheryCircuit)，主要為邏輯電路，包括高壓晶體管與邏輯晶體管。分離柵極式快閃存儲器的控制柵極電連接至字線，分離柵極式快閃存儲器的源/漏區(qū)電連接至位線。該字線電連接至行譯碼器且位線電連接至讀/寫電路。行譯碼器用來選擇多條字線中的一條且向被選中的字線施加字線電壓。該字線電壓為施加到字線用于執(zhí)行讀、寫和/或擦除操作的電壓。讀/寫電路用來選擇多條位線中的一條并向被選中的位線施加位線電壓。該位線電壓為施加到位線用于執(zhí)行寫、擦除和/或讀操作的電壓。此外，讀/寫電路還電連接至被選中的字線和被選中的位線，可以通過被選中的位線輸出存儲單元的數(shù)據(jù)。該行譯碼器典型地包括至少一個高壓晶體管，其被配置為控制字線的電壓，而讀/寫電路典型地包括至少一個高壓晶體管，其被配置為控制位線的電壓。因此，高壓晶體管的擊穿特性應(yīng)該具有能夠承受該字線電壓和位線電壓。如果將分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管都做在分立的集成芯片上，整個存儲器的運(yùn)行速度會受到快閃存儲器和外圍電路間的信號傳輸帶寬限制。目前，現(xiàn)有技術(shù)中也有將分離柵極式快閃存儲器嵌入高壓晶體管的集成電路，也有將分離柵極式快閃存儲器嵌入邏輯晶體管的集成電路。在嵌入邏輯電路的分離柵極式快閃存儲器技術(shù)逐漸成熟，存儲速度不斷加快、成本逐漸下降的發(fā)展過程中，人們開始對其制作方法提出了新的要求。所述新的要求包括需要提供一種新的嵌入邏輯電路的分離柵極式快閃存儲器做法，使得分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管的密度增大，集成化程度高，運(yùn)行速度更快，同時(shí)集成芯片更小，從而降低了每個集成芯片的成本，且應(yīng)用更廣泛。

發(fā)明內(nèi)容
本發(fā)明實(shí)現(xiàn)的目的是提供一種新的嵌入邏輯電路的分離柵極式快閃存儲器的制作方法，使得分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管的密度增大，集成化程度高，運(yùn)行速度更快，同時(shí)集成芯片更小，從而降低了每個集成芯片的成本，且應(yīng)用更廣泛。為實(shí)現(xiàn)上述目的，本發(fā)明提供一種嵌入邏輯電路的分離柵極式快閃存儲器的制作方法，所述制作方法包括 提供半導(dǎo)體基底，所述半導(dǎo)體基底包括三個區(qū)域用以形成分離柵極式快閃存儲器的第一區(qū)域，用以形成高壓晶體管的第二區(qū)域，用于形成邏輯晶體管的第三區(qū)域；在所述半導(dǎo)體基底上形成第一絕緣層；在第一區(qū)域的第一絕緣層上依次形成浮置柵極、第二絕緣層、控制柵極、硬掩模層，所述浮置柵極、第二絕緣層、控制柵極、硬掩模層側(cè)面覆蓋側(cè)墻；在第二區(qū)域與第三區(qū)域的第一絕緣層及第一區(qū)域上淀積第一多晶硅層，所述第一多晶硅層厚度為邏輯晶體管柵極所需厚度；在第一多晶硅層上淀積氧化硅層，所述氧化硅層厚度小于邏輯晶體管柵極所需厚度；保留第三區(qū)域上的氧化硅層，去除掉第一區(qū)域與第二區(qū)域的氧化硅層；在所述第一多晶硅層及氧化硅層上淀積第二多晶硅層，所述第二多晶硅層厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值；在所述第二多晶硅層上形成流體材料層；采用光刻膠保護(hù)第二區(qū)域的第二多晶硅層及第三區(qū)域的第二多晶硅層，利用干法刻蝕至暴露出硬掩模層；去除光刻膠殘留物及流體材料殘留物；采用光刻膠保護(hù)第一區(qū)域上的硬掩膜層與第二多晶硅層及第二區(qū)域的第二多晶硅層，利用干法刻蝕至暴露出第三區(qū)域的氧化硅層；去除光刻膠殘留物及第三區(qū)域的氧化硅層；蝕刻形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極及邏輯晶體管所需的柵極?？蛇x地，所述流體材料層為有機(jī)底部抗反射材料。可選地，利用干法刻蝕至暴露出硬掩模層步驟中，所述干法刻蝕采用的刻蝕氣體為對流體材料與多晶硅刻蝕比為54的刻蝕氣體?？蛇x地，所述刻蝕氣體的主刻蝕氣體為C12、HBr, SF6, CF4, CHF3> CH2F2中的至少兩種，輔助刻蝕氣體為Ar、O2中的至少一種。本發(fā)明還提供一種嵌入邏輯電路的分離柵極式快閃存儲器組的制作方法，所述嵌入邏輯電路的分離柵極式快閃存儲器組包括含一對同樣尺寸的嵌入邏輯電路的分離柵極式快閃存儲器，所述制作方法包括提供半導(dǎo)體基底，所述半導(dǎo)體基底包括六個區(qū)域用以分別形成一個分離柵極式快閃存儲器的第一區(qū)域與第四區(qū)域，用以分別形成一個高壓晶體管的第二區(qū)域與第五區(qū)域，用于分別形成一個邏輯晶體管的第三區(qū)域與第六區(qū)域；所述第一區(qū)域與第四區(qū)域相鄰;在所述半導(dǎo)體基底上形成第一絕緣層；在第一區(qū)域與第四區(qū)域的第一絕緣層上各形成一對依次疊加的浮置柵極、第二
絕緣層、控制柵極、硬掩模層，所述浮置柵極、第二絕緣層、控制柵極、硬掩模層側(cè)面覆蓋側(cè)
j-jfem ;在第二區(qū)域與第三區(qū)域與第五區(qū)域與第六區(qū)域的第一絕緣層及第一區(qū)域與第四區(qū)域上淀積第一多晶硅層，所述第一多晶硅層厚度為邏輯晶體管柵極所需厚度；在第一多晶硅層上淀積氧化硅層，所述氧化硅層厚度小于邏輯晶體管柵極所需厚度；保留第三區(qū)域與第六區(qū)域上的氧化硅層，去除掉第一區(qū)域與第二區(qū)域與第四區(qū)域與第五區(qū)域的氧化硅層；在所述第一多晶硅層及氧化硅層上淀積第二多晶硅層，所述第二多晶硅層厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值；在第二多晶硅層上形成流體材料，相鄰的依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層間的第二多晶硅層的最低處的流體材料的厚度不小于所述依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層的高度之和與第一多晶硅層和第二多晶硅層厚度之和的差值；采用光刻膠保護(hù)第二區(qū)域與第五區(qū)域的第二多晶硅層及第三區(qū)域與第六區(qū)域的第二多晶硅層，利用干法刻蝕至暴露出硬掩模層；去除光刻膠殘留物及流體材料殘留物；采用光刻膠保護(hù)第一區(qū)域與第四區(qū)域上的硬掩膜層與第二多晶硅層及第二區(qū)域與第五區(qū)域的第二多晶硅層，利用干法刻蝕至暴露出第三區(qū)域與第六區(qū)域的氧化硅層；去除光刻膠殘留物及第三區(qū)域與第六區(qū)域的氧化硅層；蝕刻形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極及邏輯晶體管所需的柵極?？蛇x地，所述流體材料層為有機(jī)底部抗反射材料?？蛇x地，利用干法刻蝕至暴露出硬掩模層步驟中，所述干法刻蝕采用的刻蝕氣體為對流體材料與多晶硅刻蝕比為54的刻蝕氣體?？蛇x地，所述刻蝕氣體的主刻蝕氣體為Cl2、HBr、SF6、CF4、CHF3、CH2F2中的至少兩種，輔助刻蝕氣體為Ar、O2中的至少一種。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)采用本發(fā)明提供的做法制作完成的嵌入邏輯電路的分離柵極式快閃存儲器，將分離柵極式快閃存儲器嵌入到高壓晶體管與邏輯晶體管的外圍電路中，可以在一塊集成電路上制作分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管，比單獨(dú)制作分離柵極式快閃存儲器只需多進(jìn)行一次多晶硅淀積、一次氧化硅淀積、二次蝕刻、一次流體材料覆蓋五個步驟；同時(shí)使得形成的分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管的密度增大，運(yùn)行速度更快，而且集成芯片更小，從而降低了每個集成芯片的成本。本發(fā)明采用了流體材料的流動性好的特點(diǎn)，可以填充凹槽，尤其是深的凹槽，避免在蝕刻過程中，蝕刻到需保護(hù)的區(qū)域。此外，由于所述高壓晶體管與邏輯晶體管的性能對柵極的形成質(zhì)量狀況非常敏感，上述的嵌入邏輯電路的分離柵極式快閃存儲器形成過程中，高壓晶體管與邏輯晶體管的柵極沒有經(jīng)過刻蝕處理，因此缺陷少，可以滿足兩者對柵極質(zhì)量的要求。


圖I是本發(fā)明提供的嵌入邏輯電路的分離柵極式快閃存儲器的制作方法流程示意圖；
圖2-圖14是實(shí)施例一提供的嵌入邏輯電路的分離柵極式快閃存儲器的制作方法中間步驟形成的結(jié)構(gòu)示意圖；圖15是實(shí)施例一提供的制作方法最終形成的嵌入邏輯電路的分離柵極式快閃存儲器結(jié)構(gòu)示意圖；圖16是本發(fā)明實(shí)施例二提供的嵌入邏輯電路的分離柵極式快閃存儲器組的制作方法流程示意圖；圖17-圖29是實(shí)施例二提供的嵌入邏輯電路的分離柵極式快閃存儲器組的制作方法中間步驟形成的結(jié)構(gòu)示意圖；圖30是實(shí)施例二提供的制作方法最終形成的嵌入邏輯電路的分離柵極式快閃存儲器組結(jié)構(gòu)示意圖；圖31是采用BARC材料形成單獨(dú)的分離柵極式快閃存儲的良品率測試結(jié)果圖。
具體實(shí)施例方式如圖I所示為本發(fā)明提供的嵌入邏輯電路的分離柵極式快閃存儲器的制作方法流程圖。具體地，執(zhí)行步驟S11，提供半導(dǎo)體基底，并將半導(dǎo)體基底分為三個區(qū)域，分別為用以形成分離柵極式快閃存儲器的第一區(qū)域，用以形成高壓晶體管的第二區(qū)域，用于形成邏輯晶體管的第三區(qū)域。執(zhí)行步驟S12，在所述半導(dǎo)體基底上形成第一絕緣層，用以隔絕分離柵極式快閃存儲器的浮置柵極、高壓晶體管的柵極、邏輯晶體管的柵極與半導(dǎo)體基底。執(zhí)行步驟S13，在第一區(qū)域的第一絕緣層上形成一對依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層，所述浮置柵極、第二絕緣層、控制柵極、硬掩模層側(cè)面覆蓋側(cè)墻。執(zhí)行步驟S14，接著在第二區(qū)域與第三區(qū)域的第一絕緣層及第一區(qū)域上淀積第一多晶硅層(Ploy I)，所述第一多晶硅層厚度為邏輯晶體管柵極厚度，此步驟形成了邏輯晶體管柵極所需的厚度。執(zhí)行步驟S15，在第一多晶硅層上淀積氧化硅層(oxide I)，所述氧化硅層厚度小于邏輯晶體管柵極厚度。執(zhí)行步驟S16，去除掉除邏輯晶體管柵極上(即第三區(qū)域的第一多晶硅層)的氧化硅層(etch I)，此步為濕法去除，由于邏輯晶體管為低壓晶體管，所需的柵極厚度比高壓晶體管柵極厚度小，因此在下一步驟形成高壓晶體管的柵極厚度前，在邏輯晶體管的柵極區(qū)域上填充氧化硅層，以避免后續(xù)的多晶硅層混入邏輯晶體管的柵極區(qū)域。執(zhí)行步驟S17，在所述第一多晶硅層及氧化硅層上淀積第二多晶硅層(ploy 2)，所述第二多晶硅層厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值，此步驟形成高壓晶體管的柵極厚度。執(zhí)行步驟S18，在所述第二多晶硅層上形成流體材料層(fluid I)，所述流體材料層的流動性好，可以填充深的凹槽。上述步驟完成后，所述第一區(qū)域的硬掩膜層上的第一多晶硅層、第二多晶硅層、流體材料層的厚度之和大于與邏輯晶體管的柵極上的氧化硅層、第二多晶硅層、流體材料層的厚度之和，而后者大于高壓晶體管柵極上的流體材料層厚度。 為了避免化學(xué)機(jī)械研磨產(chǎn)生的研磨劑堵塞在凹槽內(nèi)清洗不干凈問題，本發(fā)明采用了干法刻蝕。執(zhí)行步驟S19，采用光刻膠保護(hù)高壓晶體管的柵極區(qū)域及邏輯晶體管的柵極區(qū)域(即第二區(qū)域與第三區(qū)域的第二多晶硅層)，利用干法刻蝕至暴露出第一區(qū)域的硬掩膜層(etch 2);所謂干法刻蝕，即向下“吃掉”第一多晶硅層、第二多晶硅層、流體材料層，暴露出第一區(qū)域的硬掩膜層。正如前面所述，第一區(qū)域的硬掩膜層上的第一多晶硅層、第二多晶硅層、流體材料層的厚度之和大于輯晶體管的柵極上的氧化硅層、第二多晶硅層、流體材料層的厚度之和，而后者大于高壓晶體管柵極上的流體材料層厚度，因此，在向下“吃”的過程中，為不“吃掉”高壓晶體管的柵極高度，對高壓晶體管的柵極區(qū)域需進(jìn)行保護(hù)。執(zhí)行步驟S20，去除高壓晶體管的柵極區(qū)域及邏輯晶體管的柵極區(qū)域(即第二區(qū)域與第三區(qū)域)的光刻膠殘留物及流體材料殘留物。由于此時(shí)邏輯晶體管的柵極上還覆蓋有第二多晶硅層，邏輯晶體管要定義出其柵極的位置，此時(shí)需執(zhí)行步驟S21，采用光刻膠保護(hù)高壓晶體管的柵極區(qū)域(即第二區(qū)域)及第一區(qū)域，利用干法刻蝕至暴露出邏輯晶體管的柵極區(qū)域(即第三區(qū)域)的氧化硅層(etch 3)。接著執(zhí)行步驟S22，去除光刻膠殘留物及邏輯晶體管的柵極區(qū)域(即第三區(qū)域)的氧化硅層。執(zhí)行步驟S23，蝕刻形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極及邏輯晶體管所需的柵極(etch 4)，此步為干法刻蝕。上述步驟制作完成的嵌入邏輯電路的分離柵極式快閃存儲器，將分離柵極式快閃存儲器嵌入到高壓晶體管與邏輯晶體管的外圍電路中，可以在一塊集成電路上制作分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管；這使得分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管的密度增大，運(yùn)行速度更快，同時(shí)集成芯片更小,從而降低了每個集成芯片的成本。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明，由于重點(diǎn)在于說明本發(fā)明提供的制作方法，因而器件的尺寸沒有按比例制圖。第一實(shí)施例參照圖I所示的流程，具體介紹本發(fā)明具體實(shí)施例提供的嵌入邏輯電路的分離柵極式快閃存儲器的制作方法，所述嵌入邏輯電路的分離柵極式快閃存儲器包括三個區(qū)域，第一區(qū)域?yàn)榉蛛x柵極式快閃存儲器，第二區(qū)域?yàn)楦邏壕w管，第三區(qū)域?yàn)檫壿嬀w管。需要說明的是，高壓晶體管所在的第二區(qū)域與邏輯晶體管所在的第三區(qū)域在真實(shí)布局里都是位于外圍電路區(qū)，因此，高壓晶體管與邏輯晶體管位置關(guān)系不受本實(shí)施例一所提供的圖的限制。首先執(zhí)行步驟S11，提供半導(dǎo)體基底11，結(jié)構(gòu)截面圖如圖2所示，將半導(dǎo)體基底11分為三個區(qū)域，分別為用以形成分離柵極式快閃存儲器的第一區(qū)域I，用以形成高壓晶體管的第二區(qū)域II，用于形成邏輯晶體管的第三區(qū)域III。接著執(zhí)行步驟S12，在所述半導(dǎo)體基底11上形成第一絕緣層12，用以隔絕分離柵極式快閃存儲器的浮置柵極、高壓晶體管的柵極、邏輯晶體管的柵極與基底11內(nèi)的源/漏極或其它器件，結(jié)構(gòu)截面圖如圖3所示。所述第一絕緣層12的材質(zhì)為氧化硅，形成方法可以為化學(xué)氣相淀積(CVD)或熱氧化法。
接著執(zhí)行步驟S13，在第一區(qū)域I的第一絕緣層12上依次形成一對浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107，結(jié)構(gòu)截面圖如圖4所示。第二絕緣層102可以為氧化物1021、氮化物1022、氧化物1023總共三層的ONO三明治結(jié)構(gòu)，本技術(shù)領(lǐng)域人員應(yīng)當(dāng)理解的是，第二絕緣層102也可以為一層氮化物或一層氧化物，或一層氮化物一層氧化物等絕緣結(jié)構(gòu)。浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107側(cè)邊形成有起絕緣作用的側(cè)墻106。接著執(zhí)行步驟S14，在第一區(qū)域I及第二區(qū)域II與第三區(qū)域III的第一絕緣層12上淀積第一多晶硅層13，結(jié)構(gòu)截面圖如圖5所示。所述第一多晶硅層13的厚度剛好為邏輯晶體管的柵極厚度，此步驟形成了邏輯晶體管柵極所需的厚度。此步驟可以采用化學(xué)氣相淀積。此步驟簡稱第一層多晶娃淀積(polyl)。然后執(zhí)行步驟S15，在第一多晶硅層13上淀積氧化硅層14，結(jié)構(gòu)截面圖如圖6所示。所述氧化硅層14厚度小于邏輯晶體管所需的柵極厚度，即第一多晶硅層13的厚度，所述氧化硅層14為犧牲層。此步驟可以采用化學(xué)氣相淀積。此步驟簡稱氧化硅淀積(oxideI)。執(zhí)行步驟S16，去除掉除邏輯晶體管柵極上的氧化硅層14，結(jié)構(gòu)截面圖如圖7所示，此步為濕法去除，例如采用HF酸。由于邏輯晶體管為低壓晶體管，所需的柵極厚度比高壓晶體管柵極厚度小，因此在下一步驟形成高壓晶體管的柵極厚度前，在邏輯晶體管的柵極區(qū)域上填充氧化硅層14。此步驟簡稱第一次蝕刻(etch I)。接著執(zhí)行步驟S17，在所述第一多晶硅層13及氧化硅層14上淀積第二多晶硅層15，結(jié)構(gòu)截面圖如圖8所示。所述第二多晶硅層15厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值，此步驟形成高壓晶體管的柵極厚度。此步驟可以采用化學(xué)氣相淀積。此步驟簡稱第二層多晶娃淀積(poly2)。然后執(zhí)行步驟S18，在所述第二多晶硅層15上形成流體材料層16，結(jié)構(gòu)截面圖如圖9所示。所述流體材料層16的流動性好，可以填充深的凹槽；所述流體材料可以為有機(jī)底部抗反射材料(Organic BARC)。流體材料層16可以采用旋涂方法形成。在第一實(shí)施例中，由于分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管三者距離較近，因而淀積第一多晶硅層13，第二多晶硅層15過程中，一般不會形成明顯的深凹槽。流體材料層16在第二多晶硅層15的各個區(qū)域上表面厚度基本均等。此步驟簡稱流體層形成(fluid I)。上述步驟完成后，所述第一區(qū)域I的硬掩膜層107上的第一多晶硅層13、第二多晶硅層15、流體材料層16的厚度之和大于邏輯晶體管的柵極上的氧化硅層14、第二多晶硅層15、流體材料層16的厚度之和，且大于高壓晶體管柵極上的流體材料層16厚度。為了避免化學(xué)機(jī)械研磨產(chǎn)生的研磨劑堵塞在窄溝槽里無法清除的問題，本發(fā)明采用了避免，具體地，執(zhí)行步驟S19，采用光刻膠17保護(hù)高壓晶體管的柵極區(qū)域及邏輯晶體管的柵極區(qū)域，如圖10所示，利用干法刻蝕至暴露出第一區(qū)域I的硬掩膜層107 ;所謂干法刻蝕，即向下“吃掉”第一多晶硅層13、第二多晶硅層15、流體材料層16，暴露出第一區(qū)域I的硬掩膜層107。正如前面所述，第一區(qū)域I的硬掩膜層107上的第一多晶硅層13、第二多晶硅層15、流體材料層16的厚度之和大于邏輯晶體管的柵極上的氧化硅層14、第二多晶硅層
15、流體材料層16的厚度之和，且大于高壓晶體管柵極上的流體材料層16厚度，因此，在向下“吃”的過程中，為不“吃掉”邏輯晶體管的柵極高度及高壓晶體管的柵極高度，對高壓晶體管的柵極區(qū)域及邏輯晶體管的柵極區(qū)域需進(jìn)行保護(hù)。在具體實(shí)施過程中，為保證硬掩膜層107上的導(dǎo)電材質(zhì)完全去除，一般暴露出應(yīng)掩膜層107后，還進(jìn)行對硬掩膜層107進(jìn)行過度刻蝕，所述光刻膠17的量也要保證暴露出硬掩膜層107時(shí)，高壓晶體管的柵極區(qū)域不被·蝕刻到。此步驟簡稱第二次蝕刻(etch 2) ο干法刻蝕過程中，不僅要“吃掉”流體材料，還要“吃掉”第一多晶硅層13與第二多晶硅層15，為了易于控制流體材料層的厚度，所以所述干法刻蝕采用的刻蝕氣體為對流體材料與多晶硅刻蝕比最好接近相同，但對流體材料的刻蝕速率稍微高于對多晶硅的刻蝕速率，本實(shí)施例中，對BARC材料的刻蝕速率與對多晶硅的刻蝕速率為5 4。例如，所述刻蝕氣體的主刻蝕氣體為C12、HBr, SF6, CF4, CHF3> CH2F2中的至少兩種，輔助刻蝕氣體為Ar、O2中的至少一種。接著執(zhí)行步驟S20，去除高壓晶體管的柵極區(qū)域及邏輯晶體管的柵極區(qū)域的光刻膠殘留物與流體材料殘留物。本實(shí)施例一中，流體材料為有機(jī)BARC材料，因此去除光刻膠殘留物與有機(jī)BARC材料殘留物可以選用現(xiàn)有技術(shù)中的標(biāo)準(zhǔn)去膠工藝及去除BARC工藝，之后可以采用去離子水清洗去除，得到結(jié)構(gòu)示意圖如圖11所示。需要說明的是，如果流體材料采用非BARC材質(zhì)，則可以采用相應(yīng)的材料去除方法。此時(shí)得到了用以形成分離柵極式快閃存儲器的擦除柵104，所述擦除柵104位于依次疊加的一對浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107之間。由于擦除柵104最終通過金屬互連層(未圖示)與外圍電路電連接，控制柵極103上方后續(xù)會形成與外界相連的金屬互連層，為了防止擦除柵104電連接的金屬互連線與控制柵極103導(dǎo)通，因此擦除柵104的厚度小于浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107四者的厚度之和。由于此時(shí)邏輯晶體管的柵極上還覆蓋有第二多晶硅層15，邏輯晶體管要定義出其柵極的位置，因此需接著執(zhí)行步驟S21，采用光刻膠19保護(hù)第一區(qū)域I及高壓晶體管的柵極區(qū)域，結(jié)構(gòu)截面圖如圖12所示，利用干法刻蝕至暴露出邏輯晶體管的柵極區(qū)域的氧化硅層
14。所述保護(hù)第一區(qū)域I是指保護(hù)待形成的整個分離柵極式快閃存儲器區(qū)域，本實(shí)施例一中指浮置柵極101、第二絕緣層102、控制柵極103、硬掩膜層107、上述各層側(cè)邊的側(cè)墻106、側(cè)墻間及兩邊的多晶娃。此步驟簡稱第二次蝕刻(etch 3) ο接著執(zhí)行步驟S22，去除光刻膠殘留物及邏輯晶體管的柵極區(qū)域的氧化硅層14，得到結(jié)構(gòu)示意圖如圖13所示。所述氧化硅層14去除采用HF酸。所述光刻膠殘留物去除方法與步驟S20相同。本步驟中去除光刻膠殘留物與邏輯晶體管的柵極區(qū)域的氧化硅層14無先后順序，先進(jìn)行氧化硅層14去除需帶著光刻膠殘留物一起清洗，使用的是帶光阻清洗制程，然后再進(jìn)行去除光刻膠殘留物；先進(jìn)行去除光刻膠殘留物，再進(jìn)行氧化硅層14去除，使用的是無光阻制程，在實(shí)施過程中，優(yōu)選后者的方案。執(zhí)行步驟S23，在步驟S22形成結(jié)構(gòu)上旋涂一層光刻膠，選擇性曝光后留下部分光刻膠20，結(jié)構(gòu)截面圖如圖14所示，干法刻蝕定義出用以形成分離柵極式快閃存儲器的字線柵105位置、高壓晶體管所需的柵極位置及邏輯晶體管所需的柵極位置，得到嵌入邏輯電路的分離柵極式快閃存儲器結(jié)構(gòu)示意圖如圖15所示。所述干法刻蝕工藝可以采用現(xiàn)有技術(shù)中的工藝。此步驟簡稱第四次蝕刻(etch 4)。與擦除柵104類似，由于字線柵105最終通過金屬互連層(未圖示)與外圍電路電連接，因此為了防止字線柵105電連接的金屬互連線與控制柵極103導(dǎo)通，因此字線柵105的厚度小于浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107四者的厚度之和。
背景技術(shù)：
中的分離柵極式快閃存儲器，在形成過程中淀積的擦除柵極(erasegate)多晶硅層(ploy 3)分兩步選擇性蝕刻以分別形成擦除柵與字線柵，即可完成單獨(dú)的 分離柵極式快閃存儲器的制作。其中，擦除柵極(erasegate)多晶娃層(ploy 3)的淀積，相當(dāng)于本實(shí)施例一中的polyl步驟；蝕刻形成擦除柵，相當(dāng)于本實(shí)施例一中的etch 2 ;蝕刻形成字線柵，相當(dāng)于本實(shí)施例一中的etch 4。綜上，與單獨(dú)的分離柵極式快閃存儲器形成方法相比，再經(jīng)過一次多晶硅淀積、一次氧化硅淀積、二次蝕刻、一次BARC材料覆蓋，可以形成嵌入邏輯電路的分離柵極式快閃存儲器，將分離柵極式快閃存儲器嵌入到高壓晶體管與邏輯晶體管的外圍電路中，如圖15所示，實(shí)現(xiàn)在一塊集成電路上制作分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管；這使得分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管的密度增大，運(yùn)行速度更快，同時(shí)集成芯片更小，從而降低了每個集成芯片的成本。為了驗(yàn)證在干法刻蝕至暴露出第一區(qū)域I的硬掩膜層107過程中，有機(jī)底部抗反射材料形成的器件的良品率滿足半導(dǎo)體行業(yè)要求，本發(fā)明的發(fā)明人在第二多晶硅層25上形成機(jī)底部抗反射材料，之后利用干法刻蝕至暴露出第一區(qū)域I的硬掩膜層107形成分離柵極式快閃存儲器，之后測試所得良品率結(jié)果如圖31所示。左圖為第一個晶圓，形成有169個存儲器，右圖為第二個晶圓，形成有168個存儲器；其中，測試結(jié)果為2，6，7，8的都為合格品，因此，左圖的良品率為74. 4%,右圖的良品率為81. O %。第二實(shí)施例圖16所示為本發(fā)明第二實(shí)施例提供的嵌入邏輯電路的分離柵極式快閃存儲器組的制作方法流程圖。所述嵌入邏輯電路的分離柵極式快閃存儲器組包括一對同樣尺寸的嵌入邏輯電路的分離柵極式快閃存儲器，所述每對嵌入邏輯電路的分離柵極式快閃存儲器包括分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管。以下制作方法以一對嵌入邏輯電路的分離柵極式快閃存儲器為例。與實(shí)施例一相同，仍然以帶擦除柵、字線柵的分離柵極式快閃存儲器為例。執(zhí)行步驟SI I’，提供半導(dǎo)體基底11’，所述半導(dǎo)體基底包括六個區(qū)域，用以形成一對相同的嵌入邏輯電路的分離柵極式快閃存儲器，如圖17所示，六個區(qū)域具體為用以分別形成一個分離柵極式快閃存儲器的第一區(qū)域I與第四區(qū)域IV，用以分別形成一個高壓晶體管的第二區(qū)域II與第五區(qū)域V，用于分別形成一個邏輯晶體管的第三區(qū)域III與第六區(qū)域VI ;所述第一區(qū)域I與第四區(qū)域IV相鄰。
執(zhí)行步驟S12’，在所述半導(dǎo)體基底11’上形成第一絕緣層12，如圖18所示；此步驟與第一實(shí)施例S12相同。執(zhí)行步驟S13’，在第一區(qū)域I與第四區(qū)域IV的第一絕緣層12上形成一對依次疊加的浮置柵極101、第二絕緣層102、控制柵極103、硬掩膜層107、上述各層側(cè)邊的側(cè)墻106。結(jié)構(gòu)截面圖如圖19所示。需要說明的是，由于分離柵極式快閃存儲器的字線柵極一般需要加高電壓控制分離柵極式快閃存儲器的寫入/讀出，因此，一對同樣尺寸的由實(shí)施例一制作的嵌入邏輯電路的分離柵極式快閃存儲器，形成嵌入邏輯電路的分離柵極式快閃存儲器組時(shí)，為了防止高壓擊穿這組存儲器，這對存儲器要隔一定厚度的絕緣層，換句話說，一對分離柵極式快閃存儲器相隔的距離大于單個分離柵極式快閃存儲器的兩個控制柵極103之間的距離。本實(shí)施例二中，形成的分離柵極式快閃存儲器與實(shí)施例一相同。但需指出的是，由于這對分離柵極式快閃存儲器相隔的距離較遠(yuǎn)，大于單個分離柵極式快閃存儲器的兩個控制柵極103之 間的距離，因此在淀積多晶硅形成擦除柵104時(shí)，單個分離柵極式快閃存儲器的兩個控制柵極103之間的擦除柵104可以淀積很厚；然而，這對分離柵極式快閃存儲器相隔的距離較遠(yuǎn)，之間的多晶硅淀積的厚度較小。執(zhí)行步驟S14’，在第二區(qū)域II與第三區(qū)域III與第五區(qū)域V與第六區(qū)域VI的第一絕緣層12及第一區(qū)域I與第四區(qū)域IV上淀積第一多晶硅層13，結(jié)構(gòu)截面圖如圖20所示。所述第一多晶硅層13厚度為邏輯晶體管柵極厚度。執(zhí)行步驟S15’，在第一多晶硅層13上淀積氧化硅層14，結(jié)構(gòu)截面圖如圖21所示。所述氧化硅層14厚度小于邏輯晶體管柵極厚度。此步驟與第一實(shí)施例S15相同.執(zhí)行步驟S16’，去除掉除邏輯晶體管柵極上的氧化硅層14，結(jié)構(gòu)截面圖如圖22所示。此步驟與第一實(shí)施例S16相同。執(zhí)行步驟S17’，在所述第一多晶硅層13及氧化硅層14上淀積第二多晶硅層15，結(jié)構(gòu)截面圖如圖23所示。所述第二多晶硅層15厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值。此步驟與第一實(shí)施例S17相同。執(zhí)行步驟S18’，在第二多晶硅層15上形成流體材料層16，結(jié)構(gòu)截面圖如圖24所示。由于流體材料的填充性比淀積上的層狀物質(zhì)相比要好，因而相鄰的分離柵極式快閃存儲器間的第二多晶硅層15的最低處的流體材料層16的厚度不小于其它區(qū)域流體材料層16、第一多晶硅層13、第二多晶硅層15三者厚度之和。此步驟也保證了之后的S19’步驟執(zhí)行時(shí)，不會“吃掉”這對分離柵極式快閃存儲器之間的多晶硅。執(zhí)行步驟S19’，采用光刻膠17保護(hù)高壓晶體管的柵極區(qū)域及邏輯晶體管的柵極區(qū)域，結(jié)構(gòu)截面圖如圖25所示，利用干法刻蝕至暴露出硬掩膜層107。此步驟的實(shí)施方法與第一實(shí)施例S19相同。執(zhí)行步驟S20’，去除高壓晶體管的柵極區(qū)域及邏輯晶體管的柵極區(qū)域的光刻膠殘留物及流體材料殘留物，得到結(jié)構(gòu)示意圖如圖26所示。此步驟與第一實(shí)施例S20相同。接著執(zhí)行步驟S21’，采用光刻膠保護(hù)第一區(qū)域I、第四區(qū)域IV及高壓晶體管的柵極區(qū)域，如圖27所示，利用干法刻蝕至暴露出邏輯晶體管的柵極區(qū)域的氧化硅層14。接著執(zhí)行步驟S22’，去除光刻膠殘留物及邏輯晶體管的柵極區(qū)域的氧化硅層14，得到結(jié)構(gòu)示意圖如圖28所示。
執(zhí)行步驟S23’，在步驟S22’形成結(jié)構(gòu)上旋涂一層光刻膠，選擇性曝光后留下部分光刻膠20，結(jié)構(gòu)截面圖如圖29所示；干法刻蝕定義出用以形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極位置及邏輯晶體管所需的柵極位置，得到嵌入邏輯電路的分離柵極式快閃存儲器組的結(jié)構(gòu)示意圖如圖30所示。此步驟與第一實(shí)施例S23相同。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技 術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種嵌入邏輯電路的分離柵極式快閃存儲器的制作方法，其特征在于，所述制作方法包括 提供半導(dǎo)體基底，所述半導(dǎo)體基底包括三個區(qū)域用以形成分離柵極式快閃存儲器的第一區(qū)域，用以形成高壓晶體管的第二區(qū)域，用于形成邏輯晶體管的第三區(qū)域； 在所述半導(dǎo)體基底上形成第一絕緣層； 在第一區(qū)域的第一絕緣層上依次形成浮置柵極、第二絕緣層、控制柵極、硬掩模層，所述浮置柵極、第二絕緣層、控制柵極、硬掩模層側(cè)面覆蓋側(cè)墻； 在第二區(qū)域與第三區(qū)域的第一絕緣層及第一區(qū)域上淀積第一多晶硅層，所述第一多晶硅層的厚度為邏輯晶體管柵極所需厚度； 在第一多晶硅層上淀積氧化硅層，所述氧化硅層厚度小于邏輯晶體管柵極所需厚度； 保留第三區(qū)域上的氧化硅層，去除掉第一區(qū)域與第二區(qū)域的氧化硅層； 在所述第一多晶硅層及氧化硅層上淀積第二多晶硅層，所述第二多晶硅層厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值； 在所述第二多晶硅層上形成流體材料層； 采用光刻膠保護(hù)第二區(qū)域的第二多晶硅層及第三區(qū)域的第二多晶硅層，利用干法刻蝕至暴露出硬掩模層； 去除光刻膠殘留物及流體材料殘留物； 采用光刻膠保護(hù)第一區(qū)域上的硬掩膜層與第二多晶硅層及第二區(qū)域的第二多晶硅層，利用干法刻蝕至暴露出第三區(qū)域的氧化硅層； 去除光刻膠殘留物及第三區(qū)域的氧化硅層； 蝕刻形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極及邏輯晶體管所需的柵極。
2.根據(jù)權(quán)利要求I所述的制作方法，其特征在于，所述流體材料層材質(zhì)為有機(jī)底部抗反射材料。
3.根據(jù)權(quán)利要求I所述的制作方法，其特征在于，利用干法刻蝕至暴露出硬掩模層步驟中，所述干法刻蝕采用的刻蝕氣體為對流體材料與多晶硅刻蝕比為5 4的刻蝕氣體。
4.根據(jù)權(quán)利要求3所述的制作方法，其特征在于，所述刻蝕氣體的主刻蝕氣體為C12、HBr、SF6, CF4, CHF3> CH2F2中的至少兩種，輔助刻蝕氣體為Ar、O2中的至少一種。
5.一種嵌入邏輯電路的分離柵極式快閃存儲器組的制作方法，所述嵌入邏輯電路的分離柵極式快閃存儲器組包括一對同樣尺寸的嵌入邏輯電路的分離柵極式快閃存儲器，其特征在于，所述制作方法包括 提供半導(dǎo)體基底，所述半導(dǎo)體基底包括六個區(qū)域用以分別形成一個分離柵極式快閃存儲器的第一區(qū)域與第四區(qū)域，用以分別形成一個高壓晶體管的第二區(qū)域與第五區(qū)域，用于分別形成一個邏輯晶體管的第三區(qū)域與第六區(qū)域；所述第一區(qū)域與第四區(qū)域相鄰； 在所述半導(dǎo)體基底上形成第一絕緣層； 在第一區(qū)域與第四區(qū)域的第一絕緣層上各形成一對依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層，所述浮置柵極、第二絕緣層、控制柵極、硬掩模層側(cè)面覆蓋側(cè)墻；在第二區(qū)域與第三區(qū)域與第五區(qū)域與第六區(qū)域的第一絕緣層及第一區(qū)域與第四區(qū)域上淀積第一多晶硅層，所述第一多晶硅層的厚度為邏輯晶體管柵極所需厚度；在第一多晶硅層上淀積氧化硅層，所述氧化硅層厚度小于邏輯晶體管柵極所需厚度； 保留第三區(qū)域與第六區(qū)域上的氧化硅層，去除掉第一區(qū)域與第二區(qū)域與第四區(qū)域與第五區(qū)域的氧化硅層； 在所述第一多晶硅層及氧化硅層上淀積第二多晶硅層，所述第二多晶硅層厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值； 在第二多晶硅層上形成流體材料，相鄰的依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層間的第二多晶硅層的最低處的流體材料的厚度不小于所述依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層的高度之和與第一多晶硅層和第二多晶硅層厚度之和的差值； 采用光刻膠保護(hù)第二區(qū)域與第五區(qū)域的第二多晶硅層及第三區(qū)域與第六區(qū)域的第二多晶硅層，利用干法刻蝕至暴露出硬掩模層； 去除光刻膠殘留物及流體材料殘留物； 采用光刻膠保護(hù)第一區(qū)域與第四區(qū)域上的硬掩膜層與第二多晶硅層及第二區(qū)域與第五區(qū)域的第二多晶硅層，利用干法刻蝕至暴露出第三區(qū)域與第六區(qū)域的氧化硅層； 去除光刻膠殘留物及第三區(qū)域與第六區(qū)域的氧化硅層； 蝕刻形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極及邏輯晶體管所需的柵極。
6.根據(jù)權(quán)利要求5所述的制作方法，其特征在于，所述流體材料層材質(zhì)為有機(jī)底部抗反射材料。
7.根據(jù)權(quán)利要求6所述的制作方法，其特征在于，利用干法刻蝕至暴露出硬掩模層步驟中，所述干法刻蝕采用的刻蝕氣體為對流體材料與多晶硅刻蝕比為5 4的刻蝕氣體。
8.根據(jù)權(quán)利要求7所述的制作方法，其特征在于，所述刻蝕氣體的主刻蝕氣體為C12、HBr、SF6, CF4, CHF3> CH2F2中的至少兩種，輔助刻蝕氣體為Ar、O2中的至少一種。
全文摘要
本發(fā)明提供一種嵌入邏輯電路的分離柵極式快閃存儲器的制作方法，與單獨(dú)的分離柵極式快閃存儲器形成方法相比，再經(jīng)過一次多晶硅淀積、一次氧化硅淀積、二次蝕刻、一次流體材料覆蓋，即可形成。本發(fā)明還提供一種嵌入邏輯電路的分離柵極式快閃存儲器組的制作方法。采用本發(fā)明的技術(shù)方案，可以在一塊集成電路上制作分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管；這使得三者的密度增大，集成化程度高，運(yùn)行速度更快，同時(shí)集成芯片更小，從而降低了每個集成芯片的成本，且應(yīng)用更廣泛。此外，上述的嵌入邏輯電路的分離柵極式快閃存儲器形成過程中，高壓晶體管與邏輯晶體管的柵極沒有經(jīng)過刻蝕處理，因此缺陷少，可以滿足兩者對柵極質(zhì)量的要求。
文檔編號H01L21/8234GK102956553SQ20111024776
公開日2013年3月6日 申請日期2011年8月24日 優(yōu)先權(quán)日2011年8月24日
發(fā)明者王友臻, 周儒領(lǐng) 申請人:中芯國際集成電路制造(上海)有限公司