專利名稱：采用用于四倍半節(jié)距凸起圖案化的兩次側(cè)壁圖案化形成存儲器線和結(jié)構(gòu)的設(shè)備和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器，更具體涉及一種通過兩次側(cè)壁圖案化形成存儲器線和存儲器單元結(jié)構(gòu)的方法。
背景技術(shù)：
存儲器裝置的制造典型地需要多個步驟，包括光刻、各種構(gòu)成材料的沉積、圖案化、蝕刻等等。然而，單個存儲器元件的尺寸的持續(xù)減小以及在存儲器裝置上制造這樣的存儲器元件的密度持續(xù)增加，正挑戰(zhàn)當前的光刻和圖案化技術(shù)的極限。例如，現(xiàn)有的光刻和圖案化技術(shù)典型地不是很適用于形成節(jié)距小于約32納米的特征。可用的技術(shù)相對昂貴，并且需要昂貴的工藝，諸如浸沒式光刻、極紫外光刻(EUVL)和/或電子束(e-beam)直寫光刻。因而，需要改進的且更有成本效益的用于存儲器裝置中的圖案化存儲器單元的方法。特別地，需要用于形成具有小節(jié)距的存儲器元件的方法和設(shè)備。

發(fā)明內(nèi)容
在一些實施例中，本發(fā)明提供了形成存儲器的布線圖案的方法。所述方法包括由設(shè)置在基板上方的第一模板層形成第一特征；鄰近第一特征形成第一側(cè)壁間隔體；通過采用第一側(cè)壁間隔體作為硬掩模，在第二模板層中形成第二特征；鄰近第二特征形成第二側(cè)壁間隔體；以及通過采用第二間隔體作為硬掩模，由導(dǎo)體層形成導(dǎo)體特征。在一些另外的實施例中，本發(fā)明提供一種存儲器陣列的布線圖案。所述布線圖案包括形成為具有第一特征、第一側(cè)壁間隔體、第二特征、第二側(cè)壁間隔體以及導(dǎo)體特征的結(jié)構(gòu)，第一特征由設(shè)置在基板上方的第一模板層形成，第一側(cè)壁間隔體形成為鄰近第一特征，第二特征通過采用第一側(cè)壁間隔體作為硬掩模而形成在第二模板層中，第二側(cè)壁間隔體形成為鄰近第二特征，導(dǎo)體特征通過采用第二間隔體作為硬掩模而由導(dǎo)體層形成。在另外實施例中，本發(fā)明提供一種形成存儲器的布線圖案的方法。所述方法包括由設(shè)置在基板上方的第一模板層形成第一特征；鄰近第一特征形成側(cè)壁間隔體；通過采用側(cè)壁間隔體作為硬掩模，在第二模板層中形成第二特征；以及通過在第二特征的側(cè)壁上沉積導(dǎo)電材料而形成導(dǎo)體特征。在一些另外的實施例中，本發(fā)明提供一種存儲器陣列的布線圖案。布線圖案包括形成為具有第一特征、側(cè)壁間隔體、第二特征以及導(dǎo)體特征的結(jié)構(gòu)，第一特征由設(shè)置在基板上方的第一模板層形成，側(cè)壁間隔體形成為鄰近第一特征，第二特征通過采用側(cè)壁間隔體作為硬掩模而形成在第二模板層中，導(dǎo)體特征通過在第二特征的側(cè)壁上沉積導(dǎo)電材料而形成。
下面，結(jié)合附圖描述多個附加的實施例。


從以下結(jié)合附圖考慮的詳細說明，可更加清楚地理解本發(fā)明的特征，通篇相同的參考標號表示相同的元件。圖I是根據(jù)本發(fā)明實施例的示例性存儲器單元的示意圖。圖2A是根據(jù)本發(fā)明實施例的示例性存儲器單元的簡化立體圖。圖2B是從圖2A的多個存儲器單元形成的第一示例性存儲器級的一部分的簡化立體圖。圖2C是根據(jù)本發(fā)明實施例的第一示例性三維存儲器陣列的一部分的簡化立體圖。圖2D是根據(jù)本發(fā)明實施例的第二示例性三維存儲器陣列的一部分的簡化立體圖。圖3是根據(jù)本發(fā)明實施例的存儲器單元的示例性實施例的截面圖。圖4A至圖4F示出在根據(jù)本發(fā)明實施例的特征的示例性制造期間，襯底的一部分的第一組截面圖。圖5A至圖5F示出在根據(jù)本發(fā)明實施例的特征的示例性制造期間，襯底的一部分的第二組截面圖。
具體實施例方式本發(fā)明有助于亞微米三維存儲器陣列的制造成本降低。特別地，本發(fā)明提供的方法避免了不得不采用浸沒式光刻、EUVL或者電子束直寫光刻方法(例如，其每種方法都相對昂貴)來形成具有約30nm以下的半節(jié)距(half-pitch, HP)尺寸的存儲器陣列結(jié)構(gòu)。在本發(fā)明的一些實施例中提供可用于將半節(jié)距尺寸減少2倍方法，并且在其它實施例中可實現(xiàn)半節(jié)距減少4倍。因此，采用本發(fā)明的兩次側(cè)壁圖案化方法，可將有成本效益的32nm光刻用于實現(xiàn)下至8nm半節(jié)距尺寸的存儲器結(jié)構(gòu)(例如存儲器線)圖案化。注意，就目前的技術(shù)而言，此改進代表了 32nm光刻的五代的擴展從32nm到22nm到16nm到Ilnm到8nm。然而，應(yīng)理解本發(fā)明還可用于擴展未來的技術(shù)。
在根據(jù)本發(fā)明的示例性實施例中，采用兩次側(cè)壁圖案化形成的存儲器線的節(jié)距小于與可用的光刻技術(shù)相關(guān)的最小節(jié)距(即沒有采用EUVL或者電子束直寫光刻的“最小節(jié)距”)。首先，在已經(jīng)沉積在層間電介質(zhì)(ILD)或者基板上的布線層(例如，鎢(W))上方形成兩個模板層(例如，Si3N4)。蝕刻停止層(例如，SiO2)可沉積在模板層之間，并且可選的粘合層可沉積在下模板層與布線層之間以及布線層與ILD之間。在一些實施例中 ，米用傳統(tǒng)光刻(例如,32nm技術(shù)),在第一模板層中圖案化線(或者其它特征)，所述傳統(tǒng)光刻具有與可用的光刻和圖案化技術(shù)相當?shù)淖钚」?jié)距。在線的側(cè)面上形成側(cè)壁硬掩模。側(cè)壁硬掩模包括第一模板層線結(jié)構(gòu)的任一側(cè)面上的側(cè)壁間隔體。側(cè)壁硬掩模的節(jié)距小于初始的線圖案的最小節(jié)距，例如，約為初始的線圖案的節(jié)距的一半。接下來，“半節(jié)距”側(cè)壁硬掩模被用于將第二模板層圖案化為半節(jié)距線。在半節(jié)距模板的側(cè)面上形成第二側(cè)壁硬掩模。此第二側(cè)壁硬掩模也包括在第二模板層半節(jié)距線的任一側(cè)面上的側(cè)壁間隔體，并且第二側(cè)壁硬掩模的節(jié)距小于“半節(jié)距”側(cè)壁硬掩模的節(jié)距，例如，約為初始的線圖案的節(jié)距的四分之一。然后，“四分之一節(jié)距”側(cè)壁硬掩模被用于形成四分之一節(jié)距結(jié)構(gòu)，諸如用于三維存儲器陣列的存儲器線(例如，位線和字線)。采用根據(jù)本發(fā)明的兩次側(cè)壁圖案化，可形成三維矩陣陣列。在一些實施例中，矩陣陣列包括平行于陣列的第一軸的第一組存儲器線和平行于陣列的第二軸的第二組存儲器線。第一組線和第二組線可以彼此不平行(例如，彼此垂直)。圖I示出根據(jù)本發(fā)明的示例性存儲器單元10的示意圖。存儲器單元10包括耦接到操控元件14的可逆電阻切換元件12?？赡骐娮枨袚Q元件12包括可逆電阻率切換材料(未分離示出)，可逆電阻率切換材料的電阻率可以在兩個或者更多個狀態(tài)之間可逆地切換。例如，元件12的可逆電阻率切換材料在制造時可以處于初始的低電阻率狀態(tài)。在施加第一電壓和/或電流時，材料可切換至高電阻率狀態(tài)。施加第二電壓和/或電流可使可逆電阻率切換材料返回至低電阻率狀態(tài)?？商鎿Q地，可逆電阻切換元件12可在制造時處于初始的高電阻狀態(tài)，其在施加適當?shù)碾妷汉?或電流時被可逆地切換到低電阻狀態(tài)。當用于存儲器單元中時，一個電阻狀態(tài)可代表二進制的“O”，而另一個電阻狀態(tài)可代表二級制的“1”，盡管也可采用兩個以上的數(shù)據(jù)/電阻狀態(tài)。例如，通過引用結(jié)合其全文于此以用于所有目的的申請日為2005年5月9日，發(fā)明名稱為“Rewriteable Memory Cell ComprisingA Diode And A Resistance Switching Material” ( “’939 申請”)的美國專利申請序列號No. 11/125,939中，描述了多種可逆電阻率切換材料以及采用可逆電阻切換元件的存儲器單元的操作。操控元件14可包括薄膜晶體管、二極管、金屬-絕緣體-金屬隧穿電流裝置，或者其它類似操控元件，該其它類似操控元件通過選擇性地限制可逆電阻切換元件12上的電壓和/或流經(jīng)可逆電阻切換元件12的電流而表現(xiàn)出非歐姆導(dǎo)通。以這種方式，存儲器單元10可以用作二維或三維存儲器陣列10的一部分，并且可將數(shù)據(jù)寫入到存儲器單元10和/或從存儲器單元10讀出，而不影響陣列中的其它存儲器單元的狀態(tài)。下面，參考圖2A-2D以及圖3，描述存儲器單元10、可逆電阻切換元件12以及操控元件14的示例性實施例。圖2A是根據(jù)本發(fā)明的存儲器單元10的示例性實施例的簡化立體圖，其中操控元件14為二極管。存儲器單元10包括可逆電阻切換元件12，其在第一導(dǎo)體20與第二導(dǎo)體22之間與二極管14串聯(lián)耦接。在一些實施例中，阻擋層24可形成在可逆電阻切換元件12與二極管14之間，并且阻擋層31和阻擋層33可形成在可逆電阻切換元件12與第二導(dǎo)體22之間。附加阻擋層28可形成在二極管14與第一導(dǎo)體20之間。例如，阻擋層24、28、31和33可包括氮化鈦、氮化鉭、氮化鎢或者另外的類似阻擋層材料。二極管14可包括任何適當?shù)亩O管，諸如垂直多晶硅p-n或者p-i-n 二極管，不論二極管的η區(qū)在P區(qū)之上的向上指向或者二極管的P區(qū)在η區(qū)之上的向下指向。下面，參考圖3描述二極管14的示例性實施例。第一導(dǎo)體20和/或第二導(dǎo)體22可包括諸如鎢的任何適當導(dǎo)電材料、任何適當金屬、重摻雜的半導(dǎo)體材料、導(dǎo)電硅化物、導(dǎo)電硅化物-鍺化物、導(dǎo)電鍺化物、等等。在圖2Α的實施例中，第一導(dǎo)體20和第二導(dǎo)體22分別是軌形的，并且在不同的方向上(例如實質(zhì)上彼 此垂直的方向上)延伸。可以采用其它導(dǎo)體形狀和/或構(gòu)造。在一些實施例中，阻擋層、粘合層、抗反射涂層和/或類似物(未示出)可與第一導(dǎo)體20和/或第二導(dǎo)體22 —起使用，以改善裝置性能和/或有助于裝置制造。圖2Β是由多個存儲器單元10 (諸如圖2Α的存儲器單元10)形成的第一存儲器級30的一部分的簡化立體圖。為了簡化起見，沒有分別示出可逆電阻切換元件12、二極管14以及阻擋層24、28、31和33。存儲器陣列30是“交叉點”陣列，其包括多條位線(第二導(dǎo)體22)和多條字線(第一導(dǎo)體20)，多個存儲器單元(如圖所示)耦接至多條位線(第二導(dǎo)體22)和多條字線(第一導(dǎo)體20)。在不例性實施例中，第一導(dǎo)體20和第二導(dǎo)體22規(guī)則地間隔開約16nm至約8nm之間的節(jié)距,更一般地約22nm至約3nm之間的節(jié)距?？刹捎闷渌鎯ζ麝嚵袠?gòu)造，例如可以是存儲器的多個級。例如，圖2C是單片式三維陣列40a的一部分的簡化立體圖，單片式三維陣列40a包括位于第二存儲器級44下方的第一存儲器級42。存儲器級42和44每個均包括交叉點陣列形式的多個存儲器單元10。本領(lǐng)域的普通技術(shù)人員應(yīng)理解附加層(例如，級間電介質(zhì))可存在于第一存儲器級42與第二存儲器級44之間，但是為了簡化起見在圖2C中沒有示出?？刹捎闷渌鎯ζ麝嚵袠?gòu)造，例如可以是存儲器的附加級。在圖2C的實施例中，根據(jù)采用的P-i-n 二極管的P摻雜區(qū)域在二極管的底部還是頂部，所有的二極管可“指向”相同的方向，例如向上或者向下，簡化二極管的制造。例如，在一些實施例中，存儲器級可形成為通過引用結(jié)合其全文于此以用于所有目的的發(fā)明名稱為“High-Density Three-Dimensional Memory Cell”的美國專利No. 6，952，030中所述。例如，第一存儲器級的上導(dǎo)體可用作第二存儲器級的下導(dǎo)體，第二存儲器級位于第一存儲器級上方，如圖2D所示。在這樣的實施例中，相鄰的存儲器級上的二極管優(yōu)選指向相反的方向，如通過引用結(jié)合其全文于此以用于所有目的的發(fā)明名稱為“Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current，，(“’151申請”)中所述。例如，如圖2D所示，第一存儲器級42的二極管可以是如箭頭Dl所示的向上指向的二極管(例如，P區(qū)在二極管的底部)，而第二存儲器級44的二極管可以是如箭頭D2所示的向下指向的二極管(例如，η區(qū)在二極管的底部)，反之亦然。單片式三維存儲器陣列是這樣的存儲器陣列，其中，例如多個存儲器級形成在諸如晶片的單個基板上方，而沒有介于其間的基板。形成一個存儲器級的層直接生長或者沉積在現(xiàn)有的級的層上方。相反，堆疊式存儲器是通過在分離的基板上形成存儲器級并且將存儲器級彼此上下粘合而構(gòu)成，如在Leedy的發(fā)明名稱為“Three Dimensional StructureMemory”的美國專利No. 5，915，167中所述。基板可在接合之前被減薄或者從存儲器級上去除，但是由于存儲器級初始形成在分離的基板之上，因此這樣的存儲器并不是真正的單片式三維存儲器陣列。圖3是圖2A的存儲器單元10的示例性實施例的截面圖。具體地，存儲器單元10可分別包括碳基的可逆電阻切換元件12 (在以下的描述中稱為“碳層12”)、二極管14以及第一導(dǎo)體20和第二導(dǎo)體22。存儲器單元10還可包括阻擋層24、28、31和33、硅化物層50、娃化物形成金屬層52和電介質(zhì)層58,以及可分別與第一和/或第二導(dǎo)體20和22 —起使用以改進裝置性能和/或有助于裝置制造的粘合層、抗反射涂層和/或類似物(未示出)。存儲器單元10還可包括一個或者更多個側(cè)壁襯墊54。如前文所述，二極管14可以是垂直的p-n或者p-i_n 二極管，其可指向上或者指向下。在圖2D的相鄰存儲器級共用導(dǎo)體的實施例中，相鄰存儲器級優(yōu)選具有指向相反方向的二極管，例如，第一存儲器級為向下指向的P-i-n 二極管，而相鄰的第二存儲器級為向上 指向的P-i-n 二極管(反之亦然)。在一些實施例中，二極管14可由多晶半導(dǎo)體材料形成，例如多晶硅、多晶硅鍺合金、多晶鍺或者任何其它適合的材料。例如，二極管14可包括重摻雜的η+多晶硅區(qū)14a、在η+多晶硅區(qū)14a上方的輕摻雜或者本征(未有意摻雜的)多晶硅區(qū)14b、以及在本征區(qū)14b上方的重摻雜P+多晶硅區(qū)14c。應(yīng)理解η+和ρ+區(qū)的位置可反轉(zhuǎn)。在一些實施例中，薄鍺和/或硅鍺合金層(未示出)可形成在η+多晶硅區(qū)14a上，以避免和/或減少摻雜劑從η+多晶硅區(qū)14a遷移到本征區(qū)14b中。例如，在通過引用結(jié)合其全文于此以用于所有目的的申請日為2005年12月9日、發(fā)明名稱為“D印ositedSemiconductor Structure To Minimize N-Type Dopant Diffusion And Method OfMaking”的美國專利申請序列號No. 11/298，331 (“’ 331申請”)中，描述了這種層的使用。在一些實施例中，可采用幾百?；蚋俚墓桄N合金，其具有大約10at%*者更多的鍺。在第一導(dǎo)體20與η+區(qū)14a之間可形成阻擋層28，例如氮化鈦、氮化鉭、氮化鎢或者其它類似的阻擋層材料(例如，以避免和/或減少金屬原子遷移到多晶硅區(qū)中)。如果二極管14由沉積的硅(例如，非晶硅或者多晶硅)制成，則硅化物層50可形成在二極管14上，以在制造時使沉積的硅處于低阻狀態(tài)。這種低電阻率狀態(tài)允許存儲器單元10更容易編程，這是因為不需要大電壓來將沉積的硅切換至低電阻率狀態(tài)。例如，硅化物形成金屬層52 (諸如鈦或鈷)可沉積在ρ+多晶硅區(qū)14c上。在一些實施例中，附加的氮化物層(未示出)可形成在硅化物形成金屬層52的頂表面。特別地，對于諸如鈦的高反應(yīng)性金屬，附加的帽層(諸如TiN層)可形成在硅化物形成金屬層52上。因此，在這樣的實施例中，Ti/TiN堆疊形成在ρ+多晶硅區(qū)14c的頂上。在形成硅化物形成金屬層52之后，可在大約540°C執(zhí)行RTA步驟約一分鐘，以形成硅化物層50，消耗掉硅化物形成金屬層52的全部或一部分。在RTA步驟之后，可采用濕化學(xué)剝離來自硅化物形成金屬層52的任何殘余氮化物層，如上所述并且如本領(lǐng)域所已知。在硅化物形成金屬層52上方可形成阻擋層24，包括氮化鈦、氮化鉭、氮化鎢或者其它類似的阻擋層材料。碳層12包括碳基材料。例如，碳層12可包括非晶碳(“aC”)。在其它實施例中，碳層12可包括石墨烯、石墨、碳納米管材料、非晶的類金剛石碳、等等。在碳層12上方可形成阻擋層31和33，其可包括氮化鈦、氮化鉭、氮化鎢或者其它類似的阻擋層材料。根據(jù)本發(fā)明的示例性實施例,采用圖4A至圖4F所示的順序側(cè)壁圖案化工藝形成實質(zhì)上平行、實質(zhì)上共面的存儲器線或者軌。圖4A示出可用于本發(fā)明的兩次側(cè)壁圖案化工藝中的示例性層堆疊400的橫截面。如圖所示，第一模板層402沉積在蝕刻停止層404上。蝕刻停止層404位于第二模板層406上,第二模板層406形成在可選的粘合層408上或者直接形成在導(dǎo)電層410上。導(dǎo)電層410形成在粘合層412上，粘合層412接合到層間電介質(zhì)414。如上所述，其它存儲器和/或布線層可形成在層堆疊400上方和下方。第一模板層402和第二模板層406可以是氮化娃(Si3N4)或者任何實用的模板材 料。這些層的厚度可以介于約50nm至約500nm之間。蝕刻停止層404可以是二氧化硅(SiO2)或者任何實用的蝕刻停止材料，并且蝕刻停止層404的厚度可以介于約IOnm至約200nm之間。粘合層408、412可以是氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)或者任何實用的粘合材料，并且粘合層408、412的厚度可以介于約20埃至約500埃，并且優(yōu)選為約100埃?？刹捎闷渌澈蠈硬牧虾?或厚度。在一些實施例中，粘合層408、412是可選的。導(dǎo)電層410可包括諸如鶴(W)或者其它合適的金屬的任何合適的導(dǎo)電材料、重摻雜半導(dǎo)體材料、導(dǎo)電硅化物、導(dǎo)電硅化物-鍺化物、導(dǎo)電鍺化物或者通過任何適當?shù)姆椒?例如，化學(xué)氣相沉積(“CVD”)、物理氣相沉積(“PVD”)、等等)沉積的任何實用的布線材料。在至少一個實施例中，導(dǎo)電層106可以是約200埃至約2500埃厚的鎢?？刹捎闷渌鼘?dǎo)電層材料和/或厚度。看到圖4B，采用傳統(tǒng)光刻(例如，32nm技術(shù))，圖案化第一模板層402具有軌/線(或者其它特征)，所述傳統(tǒng)光刻具有與可用的光刻和圖案化技術(shù)相當?shù)淖钚」?jié)距。圖4B所示的線特征延伸進入頁面以及從頁面出來，并且以截面示出。接下來，通過沉積例如多晶硅的共形襯墊并且執(zhí)行各向同性蝕刻步驟，在第一模板層402中圖案化的線特征的側(cè)面上形成側(cè)壁硬掩模416。產(chǎn)生的側(cè)壁硬掩模416包括在第一模板層402的線特征的任一側(cè)面上的側(cè)壁間隔體，如圖4B所示。側(cè)壁硬掩模416的節(jié)距小于初始的線圖案的最小節(jié)距，例如約為初始的線圖案的節(jié)距的一半。側(cè)壁間隔體以間隔分離，間隔的寬度大于最小節(jié)距的一半。例如，間隔的寬度與線特征的寬度之比可為大約3: I。多晶硅或者任何實用的材料可用于形成側(cè)壁硬掩模416。然后，如圖4C所示，可采用濕蝕刻工藝去除側(cè)壁硬掩模416的間隔體之間的剩余的第一模板層402 (S卩，線特征)。在一些實施例中，第二模板層406可選地可以是Si02或者具有對第一模板層402的類似的蝕刻速率比，從而使蝕刻停止層404不是必需的。接下來，如圖4D所示，“半節(jié)距”偵彳壁硬掩模416被用于將第二模板層406圖案化成半節(jié)距線。再次通過沉積共形襯墊并且執(zhí)行各向同性的蝕刻步驟，在第二模板層406中圖案化的線的側(cè)面上形成側(cè)壁硬掩模418。產(chǎn)生的側(cè)壁硬掩模418包括在第二模板層406的線結(jié)構(gòu)的任一側(cè)面上的側(cè)壁間隔體，如圖4E所示。此第二側(cè)壁硬掩模418的節(jié)距小于“半節(jié)距”側(cè)壁硬掩模416的節(jié)距，例如約為初始的線圖案的節(jié)距的四分之一。然后，可采用濕蝕刻工藝去除側(cè)壁硬掩模418之間的剩余的第二模板層406。然后，“四分之一節(jié)距”側(cè)壁硬掩模418可用于蝕刻導(dǎo)體層410，以形成四分之一節(jié)距結(jié)構(gòu)，諸如存儲器線(例如，位線和字線)，如圖4F所示。然后，可沉積電介質(zhì)間隙填充材料SiO2，并且可采用平坦化工藝使得四倍HP凸起圖案化的特征齊平?？刹捎闷渌娊橘|(zhì)材料，例如氮化硅、氮氧化硅、低k電介質(zhì)、等等，和/或可采用其它電介質(zhì)層厚度。示例性低k電介質(zhì)包括碳摻雜的氧化物、硅碳層、等等?，F(xiàn)在看到圖5A至圖5F，示出了采用根據(jù)本發(fā)明的順序側(cè)壁圖案化工藝形成實質(zhì)上平行、實質(zhì)上共面的存儲器線或軌的第二示例性工藝。圖5A示出可用于本發(fā)明的兩次側(cè)壁圖案化工藝中的示例性層堆疊500的橫截面。如圖所示，第一模板層502沉積在蝕刻停止層504上。蝕刻停止層504位于第二模板層506上，第二模板層506形成在第二蝕刻停止層508上。第二蝕刻停止層508形成在層間電介質(zhì)510上。如上所述，其它存儲器和/或布線層可形成在層堆疊500上方以及下方。第一模板層502和第二模板層506可以是氮化娃(Si3N4)或者任何實用的模板材料。這些層的厚度可以介于約50nm至約500nm之間。蝕刻停止層504、508可以是二氧化硅(SiO2)或者任何實用的蝕刻停止材料，并且蝕刻停止層504、508的厚度可以介于約IOnm至約200nm之間。在一些實施例中，蝕刻停止層504、508可以是可選的。看到圖5B，采用傳統(tǒng)光刻(例如，32nm技術(shù))圖案化第一模板層502具有軌/線(或者其它特征)，傳統(tǒng)光刻具有與可用的光刻和圖案化技術(shù)相當?shù)淖钚」?jié)距。圖5B所示的線特征延伸進入頁面以及從頁面出來，并且以截面示出。接下來，通過沉積例如多晶硅的共形襯墊并且執(zhí)行各向同性蝕刻步驟，在第一模板層402中圖案化的線特征的側(cè)面上形成側(cè)壁硬掩模512。產(chǎn)生的側(cè)壁硬掩模512包括在第一模板層502的線特征的任一側(cè)面上的側(cè)壁間隔體，如圖5B所示。側(cè)壁硬掩模512的節(jié)距小于初始的線圖案的最小節(jié)距，例如約為初始的線圖案的節(jié)距的一半。側(cè)壁間隔體通過間隔分離，間隔的寬度大于最小節(jié)距的一半。例如，間隔的寬度與線特征502的寬度之比可為大約3: I。多晶硅或者任何實用的材料可用于形成側(cè)壁硬掩模512。然后，可采用濕蝕刻工藝去除側(cè)壁硬掩模512的間隔體之間的剩余的第一模板層502 (S卩，線特征)，如圖5C所示。蝕刻工藝也可以用于去除側(cè)壁硬掩模512的間隔體之間的可選的蝕刻停止層504的線特征。在一些實施例中，第二模板層506可選地可以是SiO2或者具有對第一模板層502的類似的蝕刻速率比，從而使蝕刻停止層504不是必需的。接下來，“半節(jié)距”側(cè)壁硬掩模512被用于將第二模板層506圖案化成半節(jié)距線，如圖所示。例如，可采用對第二可選蝕刻停止層508的定時蝕刻(timed etch)或者端點檢測蝕刻?？吹綀D5E，導(dǎo)電材料514可共形地沉積在線特征506上以形成側(cè)壁導(dǎo)體?？蛇x地，可在導(dǎo)電材料514之前沉積粘合/阻擋層材料516。在一些實施例中，TiN可用作粘合層材料516，而W可用作導(dǎo)電材料514。在其它實施例中，TaN可用作粘合/阻擋層材料516，而銅(Cu)可用作導(dǎo)電材料514。在這樣的實施例中，隨后，可采用選擇性沉積工藝，以無電鍍TaN涂覆銅線。接下來，可沉積諸如SiO2的電介質(zhì)材料，并且可采用平坦化工藝(例如，化學(xué)機械平坦化、回蝕刻、等等)以使得四倍HP凸起沉積的特征齊平。可采用其它的電介質(zhì)材料，例如氮化硅、氮氧化硅、低k電介質(zhì)、等等，和/或可采用其它電介質(zhì)層厚度。示例性低k電介質(zhì)包括碳摻雜的氧化物、硅碳層、等等。在一些實施例中，可去除剩余的第二模板層材料506，如圖5F所示，然后可沉積并且平坦化電介質(zhì)間隙填充材料。、
本領(lǐng)域的普通技術(shù)人員應(yīng)理解，采用其它類似的技術(shù)可制造根據(jù)本發(fā)明的可替換的存儲器結(jié)構(gòu)。例如，存儲器單元可形成為包括二極管14下方的碳層12。以上描述僅公開了本發(fā)明的示例性實施例。落入本發(fā)明的范圍之內(nèi)的以上公開的設(shè)備和方法的變型對于本領(lǐng)域的普通技術(shù)人員是顯而易見的。例如，在任一個上述實施例中，碳基材料可位于二極管14下方。如所述，盡管主要參照非晶碳說明了本發(fā)明，但是可類似地使用其它的碳基材料。此外， 每個碳基層優(yōu)選形成在兩個導(dǎo)電層(例如氮化鈦)之間或者其它阻擋/粘合層之間，以形成與操控元件串聯(lián)的MIM堆疊。因此，盡管本發(fā)明已結(jié)合其示例性實施例公開，但是應(yīng)該理解，如隨附權(quán)利要求所限定的，其它實施例可落入本發(fā)明的精神和范圍之內(nèi)。
權(quán)利要求
1.一種形成存儲器的布線圖案的方法，包括 由設(shè)置在基板上方的第一模板層形成第一特征； 鄰近所述第一特征形成第一側(cè)壁間隔體； 通過采用所述第一側(cè)壁間隔體作為硬掩模，在第二模板層中形成第二特征； 鄰近所述第二特征形成第二側(cè)壁間隔體；以及 通過采用所述第二間隔體作為硬掩模，由導(dǎo)體層形成導(dǎo)體特征。
2.根據(jù)權(quán)利要求I所述的方法，其中所述第一特征采用具有最小節(jié)距能力的光刻設(shè)備形成，并且其中采用所述光刻設(shè)備的所述最小節(jié)距能力，所述第一特征形成為具有最小節(jié)距。
3.根據(jù)權(quán)利要求2所述的方法，其中所述第一側(cè)壁間隔體的節(jié)距小于所述最小節(jié)距。
4.根據(jù)權(quán)利要求2所述的方法，其中所述第一側(cè)壁間隔體的節(jié)距約為所述最小節(jié)距的一半。
5.根據(jù)權(quán)利要求I所述的方法，其中所述第二側(cè)壁間隔體的節(jié)距小于所述第一側(cè)壁間隔體的節(jié)距。
6.根據(jù)權(quán)利要求2所述的方法，其中所述第二側(cè)壁間隔體的節(jié)距約為所述最小節(jié)距的四分之一。
7.根據(jù)權(quán)利要求I所述的方法，還包括 在形成所述第二特征之前，去除所述第一特征。
8.一種存儲器陣列的布線圖案，包括 形成具有第一特征、第一側(cè)壁間隔體、第二特征、第二側(cè)壁間隔體以及導(dǎo)體特征的結(jié)構(gòu)，所述第一特征由設(shè)置在基板上方的第一模板層形成，所述第一側(cè)壁間隔體形成為鄰近所述第一特征，所述第二特征通過采用所述第一側(cè)壁間隔體作為硬掩模而形成在第二模板層中，所述第二側(cè)壁間隔體形成為鄰近所述第二特征，所述導(dǎo)體特征通過采用所述第二間隔體作為硬掩模而由導(dǎo)體層形成。
9.根據(jù)權(quán)利要求8所述的布線圖案，其中所述第一特征采用具有最小節(jié)距能力的光刻設(shè)備形成，并且其中采用所述光刻設(shè)備的所述最小節(jié)距能力，所述第一特征形成為具有最小節(jié)距。
10.根據(jù)權(quán)利要求9所述的布線圖案，其中所述第一側(cè)壁間隔體的節(jié)距小于所述最小節(jié)距。
11.根據(jù)權(quán)利要求9所述的布線圖案，其中所述第一側(cè)壁間隔體的節(jié)距約為所述最小節(jié)距的一半。
12.根據(jù)權(quán)利要求8所述的布線圖案，其中所述第二側(cè)壁間隔體的節(jié)距小于所述第一側(cè)壁間隔體的節(jié)距。
13.根據(jù)權(quán)利要求9所述的布線圖案，其中所述第二側(cè)壁間隔體的節(jié)距約為所述最小節(jié)距的四分之一。
14.根據(jù)權(quán)利要求8所述的布線圖案，其中所述第一特征和所述第二特征被去除。
15.一種形成存儲器的布線圖案的方法，包括 由設(shè)置在基板上方的第一模板層形成第一特征； 鄰近所述第一特征形成側(cè)壁間隔體；通過采用所述側(cè)壁間隔體作為硬掩模，在第二模板層中形成第二特征；以及 通過在所述第二特征的側(cè)壁上沉積導(dǎo)電材料形成導(dǎo)體特征。
16.根據(jù)權(quán)利要求15所述的方法，其中所述第一特征采用具有最小節(jié)距能力的光刻設(shè)備形成，并且其中采用所述光刻設(shè)備的所述最小節(jié)距能力，所述第一特征形成為具有最小節(jié)距。
17.根據(jù)權(quán)利要求16所述的方法，其中所述側(cè)壁間隔體的節(jié)距小于所述最小節(jié)距。
18.根據(jù)權(quán)利要求16所述的方法，其中所述側(cè)壁間隔體的節(jié)距約為所述最小節(jié)距的一 半。
19.根據(jù)權(quán)利要求15所述的方法，其中所述導(dǎo)體特征的節(jié)距小于所述側(cè)壁間隔體的節(jié) 距。
20.根據(jù)權(quán)利要求16所述的方法，其中所述導(dǎo)體特征的節(jié)距約為所述最小節(jié)距的四分之一。
21.根據(jù)權(quán)利要求15所述的方法，還包括 在形成所述第二特征之前，去除所述第一特征。
22.—種存儲器陣列的布線圖案，包括 形成有第一特征、側(cè)壁間隔體、第二特征以及導(dǎo)體特征的結(jié)構(gòu)，所述第一特征由設(shè)置在基板上方的第一模板層形成，所述側(cè)壁間隔體形成為鄰近所述第一特征，所述第二特征通過采用所述側(cè)壁間隔體作為硬掩模而形成在第二模板層中，所述導(dǎo)體特征通過在所述第二特征的側(cè)壁上沉積導(dǎo)電材料而形成。
23.根據(jù)權(quán)利要求22所述的布線圖案，其中所述第一特征采用具有最小節(jié)距能力的光刻設(shè)備形成，并且其中采用所述光刻設(shè)備的所述最小節(jié)距能力，所述第一特征形成為具有最小節(jié)距。
24.根據(jù)權(quán)利要求23所述的布線圖案，其中所述側(cè)壁間隔體的節(jié)距小于所述最小節(jié)距。
25.根據(jù)權(quán)利要求23所述的布線圖案，其中所述側(cè)壁間隔體的節(jié)距約為所述最小節(jié)距的一半。
26.根據(jù)權(quán)利要求22所述的布線圖案，其中所述導(dǎo)體特征的節(jié)距小于所述第一側(cè)壁間隔體的節(jié)距。
27.根據(jù)權(quán)利要求23所述的布線圖案，其中所述導(dǎo)體特征的節(jié)距約為所述最小節(jié)距的四分之一。
28.根據(jù)權(quán)利要求22所述的布線圖案，其中所述第一特征和所述第二特征被去除。
全文摘要
本發(fā)明提供采用用于四倍半節(jié)距凸起圖案化的兩次側(cè)壁圖案化來制造存儲器線和結(jié)構(gòu)的設(shè)備、方法和系統(tǒng)。本發(fā)明包括由設(shè)置在基板上方的第一模板層形成第一特征；鄰近特征形成半節(jié)距側(cè)壁間隔體；通過采用半節(jié)距側(cè)壁間隔體作為硬掩模，在第二模板層中形成更小的特征；鄰近更小的特征形成四分之一節(jié)距側(cè)壁間隔體；以及通過采用四分之一節(jié)距側(cè)壁間隔體作為硬掩模，由導(dǎo)體層形成導(dǎo)體特征。多個附加的方面被公開。
文檔編號H01L21/033GK102714142SQ201080059446
公開日2012年10月3日 申請日期2010年10月26日 優(yōu)先權(quán)日2009年10月26日
發(fā)明者R.E.舒爾萊因, 田中世一郎 申請人:桑迪士克3D有限責任公司