專利名稱：集成電路裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般是有關(guān)于一種集成電路antegrated Circuit ；IC)裝置，且特別是有關(guān)于一種制造IC裝置的對位(Alignment)設計結(jié)構(gòu)及方法。
背景技術(shù)：
半導體IC工業(yè)已歷經(jīng)快速成長的階段。IC材料與設計方面的技術(shù)發(fā)展已產(chǎn)生了多個IC世代，其中每個世代具有相較于前一世代更小且更復雜的電路。通過圖案化一系列已圖案化與未圖案化的層來制造這些IC裝置，且這些連續(xù)的圖案化層上的特征是彼此空間相關(guān)的。在制造過程中，每個圖案化層必需以一定程度的精確度與之前的圖案化層進行對位。圖案對位技術(shù)通常提供一重疊(Overlay)標記來達成連續(xù)的層的對位。一例示性的重疊標記是一圖案對位技術(shù)，此圖案形成使用在盒中盒(Box-h-Box ；BIB)中的外[outer ； 中心開口(open-centered)]盒。外盒有時可包含較所欲更大的中心開口(區(qū)域)，其可在后續(xù)工藝中產(chǎn)生淺碟化與負載效應(Dishing and Loading Effects)，例如來自于化學機械研磨(Chemical Mechanical Polishing ；CMP)工藝。雖然現(xiàn)存的對位結(jié)構(gòu)與方法一般是已適用于其預期的目的，然而其尚無法完全滿足各方面的需求。

發(fā)明內(nèi)容
本發(fā)明的目的是在提供一種集成電路裝置及其制造方法，此集成電路裝置于重疊標記(或?qū)ξ粯擞?的開口區(qū)域之內(nèi)具有次分辨率輔助特征。本發(fā)明提供許多不同的實施例。根據(jù)本發(fā)明的一實施例的廣泛的型式，提供一種 IC裝置。此IC裝置包含具有對位區(qū)域的半導體基材、位于上述半導體基材的對位區(qū)域中的對位特征、以及設置在對位特征之內(nèi)的虛擬特征。上述虛擬特征的一尺寸小于對位標記偵測器的分辨率。上述基材還包含裝置區(qū)域以及可被包含在上述裝置區(qū)域的裝置特征。在本發(fā)明的一實施例的另一廣泛的型式中，提供一種裝置。此裝置包含半導體基材以及設置在上述半導體基材之上的多個柵極堆疊。上述多個柵極堆疊是配置做為具有開口區(qū)域的對位標記。此裝置還包含次分辨率特征，其中次分辨率特征是設置在對位標記的開口區(qū)域之內(nèi)的半導體基材之上。在本發(fā)明的一實施例的又一廣泛的型式中包含一種方法。此方法包含以下步驟。 提供具有對位區(qū)域的基材。形成位于基材的對位區(qū)域中的對位特征。形成位于基材的對位區(qū)域中的虛擬特征，使得上述虛擬特征形成在對位特征之內(nèi)。其中，上述虛擬特征的一尺寸小于對位標記偵測器的分辨率。本發(fā)明的優(yōu)點在于，透過于重疊標記(或?qū)ξ粯擞?的開口區(qū)域之內(nèi)加入次分辨率輔助特征，借以提供增加的均勻度，進而降低在研磨工藝中所產(chǎn)生的負載與淺碟化效應， 提升IC裝置的質(zhì)量。此外，因為輔助特征為次分辨率，因而可維持令人滿意的圖案對比與對位偵測。


本發(fā)明可由上述的詳細說明并輔以相應的附圖而獲得最佳的了解。要強調(diào)的是， 根據(jù)工業(yè)的標準常規(guī)，附圖中的各種特征并未依比例繪示，且其僅用以做說明之用。事實 上，為討論的清楚起見，可任意地放大或縮小各種特征的尺寸。圖IA是繪示根據(jù)本發(fā)明的各種觀點的IC對位區(qū)域中的圖案辨識特征的上視圖；圖IB是繪示沿著圖IA中線1B-1B的圖案辨識特征的剖視圖；圖IC是繪示沿著圖IB中線1C-1C的圖案辨識特征的一部分的上視圖；圖ID是繪示沿著圖IC中線1D-1D的圖案辨識特征的一部分的剖視圖；圖2A是繪示根據(jù)本發(fā)明的各種觀點的IC對位區(qū)域中的圖案辨識特征的另一實施 例的上視圖；圖2B是繪示沿著圖2A中線2B-2B的圖案辨識特征的剖視圖；圖2C是繪示沿著圖2B中線2C-2C的圖案辨識特征的一部分的上視圖；圖2D是繪示沿著圖2C中線2D-2D的圖案辨識特征的一部分的剖視圖；圖3A是繪示根據(jù)本發(fā)明的各種觀點的IC對位區(qū)域中的圖案辨識特征的又一實施 例的上視圖；圖;3B是繪示沿著圖3A中線;3B-3B的圖案辨識特征的剖視圖；圖3C是繪示沿著圖;3B中線3C-3C的圖案辨識特征的一部分的上視圖；圖3D是繪示沿著圖3C中線3D-3D的圖案辨識特征的一部分的剖視圖；圖4是繪示根據(jù)本發(fā)明的各種觀點的IC裝置的一實施例的剖視圖，其中IC裝置 在其IC對位區(qū)域中具有一圖案辨識特征；圖5A是繪示圖4的IC裝置的IC對位區(qū)域的一實施例的上視圖；圖5B是繪示沿著圖5A中線5B-5B的IC對位區(qū)域的剖視圖；圖6是繪示根據(jù)本發(fā)明的各種觀點的制造IC裝置的方法的流程圖主要組件符號說明10:圖案辨識特征12:基材14 重疊目標(外盒)15 材料層16:內(nèi)盒17 材料層18 額外特征20 額外特征100: IC 裝置110:基材112:裝置區(qū)域114:對位區(qū)域116:隔離特征118:裝置119:裝置120:摻雜區(qū)域121 摻雜區(qū)域122 源極與漏極區(qū)域123:源極與漏極區(qū)域124:層間介電層130 柵極堆疊132 柵極堆疊134 柵極堆疊136 柵極堆疊137 柵極堆疊138 柵極堆疊140:重疊目標142 輔助特征200 方法202:區(qū)塊
204 區(qū)塊206 區(qū)塊
1B-1B 線1C-1C 線
1D-1D 線2B-2B 線
2C-2C 線2D-2D 線
3B-3B 線3C-3C 線
3D-3D 線5B-5B 線
A:區(qū)域B 區(qū)域
d 距離1 長度
W:寬度w 寬度
具體實施例方式可以理解的是，本發(fā)明以下提供許多不同的實施例或范例，是用以施行本發(fā)明的不同特征。特定的組件和配置的范例是描述如下，借以簡化本發(fā)明。當然，這些僅做為范例而并非用來限制本發(fā)明。此外，為了簡化及清楚說明起見，重復使用參考數(shù)字及/或符號于本發(fā)明的各實施例中，然而此重復本身并非規(guī)定所討論的各實施例及/或配置之間必須有任何的關(guān)聯(lián)。再者，以下說明中所述的第一特征形成于第二特征上，或第一特征形成在第二特征之上，可包含第一特征及第二特征形成直接接觸的實施例，亦可包含額外的特征形成于第一及第二特征間，使得第一及第二特征無直接接觸的實施例。請參照圖IA至1D，其是繪示將IC裝置的連續(xù)的層對位的圖案辨識技術(shù)的一實施例。圖IA是在IC對位區(qū)域的圖案辨識特征10的上視圖；圖IB是沿著圖IA中線1B-1B的圖案辨識特征10的剖視圖；圖IC是沿著圖IB中線1C-1C的圖案辨識特征10的一部分的上視圖；而圖ID是沿著圖IC中線1D-1D的圖案辨識特征10的一部分的剖視圖。為了清楚起見，以期對本發(fā)明的發(fā)明概念能有更佳的理解，圖IA至ID已加以簡化。額外的特征可加入至圖案辨識特征10中，且以下所述的某些特征可在圖案辨識特征10的額外實施例中被取代或取消。在所繪示的實施例中，圖案辨識技術(shù)是BIB圖案辨識技術(shù)，其中一對同心 (Concentric)的對位特征是形成于IC裝置的連續(xù)的層之上。請參照圖IA及1B，圖案辨識特征10是形成在基材(或晶片)12之上。基材12是一半導體基材，例如硅基材。另外， 基材12包含其它元素半導體[例如鍺(Germanium)]；包含碳化硅(Silicon Carbide), 砷化鎵(Gallium Arsenic)、磷化鎵(Gallium Phosphide)、磷化銦(Indium Phosphide)、 砷化銦 Gndium Arsenic)及 / 或銻化銦 GndiumAntimonide)的復合(Compound)半導體；包含硅化鍺(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AWaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(fe^nP)及/或砷磷化鎵銦(GaInAsP)的合金半導體；或上述材料的組合。在又一其它選擇中，基材12是一絕緣層上半導體(Semiconductor On Insulator ；SOI) 0在其它選擇中，半導體基材12可包含摻雜外延層(Doped Epi Layer)、 漸變(Gradient)半導體層及/或重疊于另一不同型態(tài)半導體層上的半導體層(例如位于硅鍺層上的硅層)。BIB圖案辨識技術(shù)使用形成在材料層15中的重疊目標14[以外(中心開口)盒表示]以及形成在另一材料層17中的內(nèi)aimer)盒16。外盒14包含第一尺寸范圍，且內(nèi)盒16包含第二尺寸范圍，使得外盒14與內(nèi)盒16之間有距離d。此外，圖案辨識特征10 可設計包含除盒子之外的其它形狀，包含三角形、矩形、T形、L形、加號(Pluses)、十字形 (Crosses)、八邊形(Octagons)、其它適當形狀或上述形狀的組合。再者，圖案辨識技術(shù)可使用其它重疊目標設計，例如框架中框架(Frame-h-Frame)、分割(kgmented)框架、先進影 ftfillJ (Advanced Imaging Metrology ；AIM) RMMU (Short Vernier ；SVNR)。BIB圖案辨識技術(shù)將內(nèi)盒16與外盒(重疊目標)14對位。為了舉例說明，外盒14 是形成在較低(較早)的圖案化層(材料層15)中，且內(nèi)盒16是形成在較高(下一個)的圖案化層(材料層17)中。一層或多層(未繪示)可包含在具有外盒14的材料層15及具有內(nèi)盒16的材料層17及/或基材12之間。外盒14可包含與內(nèi)盒16相同或不同的材料。在所繪示的實施例中，外盒14與內(nèi)盒16包含多晶硅(Polysilicon)。外盒14可通過形成在IC裝置的多晶硅柵極(POLY)層中的多晶硅柵極線來形成。此外，外盒14與內(nèi)盒 16可包含介電層，例如氧化硅(Silicon Oxide)、氮氧化硅(Silicon Oxynitride)、氮化硅 (Silicon Nitride)、高介電系數(shù)介電材料層、其它適當?shù)慕殡姴牧匣蛏鲜霾牧系慕M合。例示性的高介電系數(shù)材料包含如二氧化鉿(HfO2)、硅氧化鉿(HfSiO)、氮氧化硅鉿(HfSiON)、 氧化鉿鉭(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、二氧化鉿-氧化鋁(HfO2-Al2O3) 合金、其它適當高介電系數(shù)介電材料、及/或上述材料的組合。外盒14與內(nèi)盒16亦可包含傳導層(Conductive Layer)，例如氮化鈦(TiN)、氮化鉭(TaN)、鉭(Ta)、鈦鋁(TiAl)、氮化鋁鈦(TiAl N)、碳氮化鉭(TaCN)、鋁、銅、鎢(W)、金屬合金、金屬硅化物(Metal Silicide)、 其它適當材料、及/或上述材料的組合。此外，外盒14與內(nèi)盒16可包含光阻劑材料。對比強化材料(ContrastEnhancing Materials)可加入至外盒與內(nèi)盒的材料中。上述對比強化材料可包含各種材料，例如一或多種染料(Dyes)及/或其它材料。上述染料可包含一或多種有機及/或無機材料。可以考慮上述一或多種對比強化材料可為吸收性及/或反射性。 再者，外盒14與內(nèi)盒16可包含具有多種材料的多層結(jié)構(gòu)，例如此處所描述的結(jié)構(gòu)。材料層15可包含與材料層17相同或不同的材料。在所繪示的實施例中，材料層15與17包含旋覆式玻璃層(Spin-On-Glass ；S0G)材料。此外，材料層15與17包含介電材料，例如氧化硅、氮化硅、氮氧化硅、四乙基正硅酸鹽(TE0Q形成的氧化物、磷摻雜硅玻璃(PSG)、硼磷摻雜硅玻璃(BPSG)、低介電系數(shù)介電材料、其它適當介電材料、及/ 或上述材料的組合。例示性低介電系數(shù)介電材料包含氟化硅酸鹽玻璃(FSG)、摻雜氧化硅的碳、黑鉆石材料[B 1 ack Diamond ；位于加州圣克拉拉的應用材料公司(App 1 i e d Materials of Santa Clara, California)的產(chǎn)品]、干膠(Xerogel)、氣凝膠(Aerogel)、 非結(jié)晶氟化碳(AmorphousFluorinated Carbon)、聚對二甲苯基(Parylene)、苯環(huán)丁烯 (Bis-Benzocyclobutenes ；BCB), SiLK[位于密執(zhí)安州密德蘭的陶氏化學(Dow Chemical, Midland,Michigan)的產(chǎn)品]、聚亞酰胺(Polyimide)、其它適當材料、以及/或上述材料的組合。材料層15與17亦可包含其它適當材料。材料層15與17可包含具有多種介電材料的多層結(jié)構(gòu)。請參照圖IC及1D，區(qū)域A(包含材料層15的開口區(qū)域，SOG材料)是位于圖案辨識特征10的外盒(重疊目標)14之中。負載與淺碟化效應已可在區(qū)域A中觀察到。例如， 當使用CMP工藝來平坦化圖案化的材料層15的表面時，已可觀察到這些效應。為了避免傷害重疊目標14，應用于CMP工藝中的CMP制程窗口亦小于所欲的尺寸。因此，如以下即將詳細描述的，當維持良好的圖案對比以及對位信號偵測時，本發(fā)明在區(qū)域A(重疊目標14的開口區(qū)域)中實施輔助特征，借以解決上述的問題。請參照圖2A至2D，其是繪示將IC裝置的連續(xù)的層對位的圖案辨識特征，其是圖 IA至ID的圖案辨識特征10的另一實施例。圖2A是在IC對位區(qū)域的圖案辨識特征10的另一實施例的上視圖；圖2B是沿著圖2A中線2B-2B的圖案辨識特征10的剖視圖；圖2C 是沿著圖2B中線2C-2C的圖案辨識特征10的一部分的上視圖；而圖2D是沿著圖2C中線 2D-2D的圖案辨識特征10的一部分的剖視圖。為了清楚起見，以期對本發(fā)明的發(fā)明概念能有更佳的理解，圖2A至2D已加以簡化。在許多觀點上，圖2A至2D的實施例是類似于圖IA 至ID的實施例。因此，為了清楚與簡化起見，圖IA至ID以及圖2A至2D中相同的特征是以相同的參考數(shù)字加以標示。額外的特征可加入至圖案辨識特征10中，且以下所述的某些特征可在圖案辨識特征10的額外實施例中被取代或取消。此另一實施例在重疊目標14的區(qū)域A(開口區(qū)域)的材料層15中實施額外特征 18 [以外(中心開口)盒表示]。在所繪示的實施例中，額外特征18是由重疊目標14所環(huán)繞(包圍)。額外特征18可包含與重疊目標14相同或不同的材料。為了便于討論，在所繪示的實施例中，額外特征18是包含多晶硅，其是相同于重疊目標14。因此，額外特征18亦可稱之為虛擬多晶硅輔助特征(DummyPoly Assistant !Matures)，其中虛擬多晶硅輔助特征是位于外盒14之內(nèi)。在所繪示的實施例中，額外特征18包含矩形剖面。上述剖面并非欲用來限制本發(fā)明，且可以理解的是任何適當形狀的特征均被本發(fā)明考慮在內(nèi)，例如正方形、 圓形、三角形、十字形、L形、T形、其它適當形狀或上述形狀的組合。如圖2C及2D所示，額外特征18包含在重疊目標14之內(nèi)垂直延伸的至少一特征， 此特征具有長度1及寬度W，其中長度1是沿著Y方向(或Y軸)測量(參見圖2C)，而寬度w是沿著實質(zhì)垂直于Y方向的X方向(或X軸)測量(參見圖2D)。選擇額外特征18的寬度，使得其是小于對位偵測系統(tǒng)(例如重疊測量系統(tǒng))的分辨率(Resolution)。對位偵測系統(tǒng)可為用來制造IC裝置的微影(Lithography or Photolithography)系統(tǒng)的一部分。 具有小于對位偵測系統(tǒng)分辨率的寬度，可保證額外特征18并不會被對位偵測系統(tǒng)確認，因而可維持圖案對比與良好的測量信號。例如，在所繪示的實施例中，重疊測量系統(tǒng)的分辨率可實質(zhì)為0. 35微米(μ m)。因此，額外特征18的寬度是小于約350納米(nm)。在一范例中，額外特征18的寬度是小于約IOOnm且大于約36nm。另外，選取非寬度的一尺寸，使其小于對位偵測系統(tǒng)的分辨率。額外特征18可降低(且有時可消除)在研磨工藝(例如CMP工藝)中所產(chǎn)生的負載與淺碟化效應。因為額外特征18是包含在重疊目標(外盒)14之內(nèi)，可在圖案辨識特征10環(huán)境中達成增加的均勻度，更提供增加的CMP均勻度以及較大的CMP工藝窗口。額外特征18可輕易地實施至已知工藝中，提供對于負載與淺碟化效應具有成本效益以及時間意識(Time-Conscious)的解決方案，其中負載與淺碟化效應是產(chǎn)生于IC裝置的制造過程中，特別是在IC對位區(qū)域中。請參照圖3A至3D，其是繪示將IC裝置的連續(xù)的層對位的圖案辨識特征，其是圖 IA至ID的圖案辨識特征10的另一實施例。圖3A是在IC對位區(qū)域的圖案辨識特征10的另一實施例的上視圖；圖3B是沿著圖3A中線!3B-3B的圖案辨識特征10的剖視圖；圖3C 是沿著圖3B中線3C-3C的圖案辨識特征10的一部分的上視圖；而圖3D是沿著圖3C中線
73D-3D的圖案辨識特征10的一部分的剖視圖。為了清楚起見，以期對本發(fā)明的發(fā)明概念能有更佳的理解，圖3A至3D已加以簡化。在許多觀點上，圖3A至3D的實施例是類似于圖IA 至ID的實施例。因此，為了清楚與簡化起見，圖IA至ID以及圖3A至3D中相同的特征是以相同的參考數(shù)字加以標示。額外的特征可加入至圖案辨識特征10中，且以下所述的某些特征可在圖案辨識特征10的額外實施例中被取代或取消。此另一實施例在重疊目標14的區(qū)域A(開口區(qū)域)的材料層15中實施額外特征 20[以外(中心開口)盒表示]。額外特征20是由重疊目標14所環(huán)繞(包圍)。額外特征 20可包含與重疊目標14相同或不同的材料。為了便于討論，在所繪示的實施例中，額外特征20是包含多晶硅，其是相同于重疊目標14。因此，額外特征20亦可稱之為虛擬多晶硅輔助特征，其中虛擬多晶硅輔助特征是位于外盒14之內(nèi)。在所繪示的實施例中，額外特征20 包含矩形剖面。上述剖面并非欲用來限制本發(fā)明，且可以理解的是任何適當形狀的特征均被本揭露考慮在內(nèi)，例如正方形、圓形、三角形、十字形、L形、T形、其它適當形狀或上述形狀的組合。如圖3C及3D所示，額外特征20包含在重疊目標14之內(nèi)水平延伸的至少一特征， 此特征具有長度1及寬度W，其中長度1是沿著Y方向(或Y軸)測量(參見圖3C)，而寬度w是沿著實質(zhì)垂直于Y方向的X方向(或X軸)測量(參見圖3D)。類似于圖2A至2D 的實施例，選擇額外特征20的寬度，使得其是小于對位偵測系統(tǒng)(例如重疊測量系統(tǒng))的分辨率。上述做法可保證額外特征(輔助特征)20并不會被對位偵測系統(tǒng)確認，因而可維持圖案對比與良好的測量信號。例如，在所繪示的實施例中，重疊測量系統(tǒng)的分辨率可實質(zhì)為0.35 μ m。因此，額外特征20的寬度是小于約350nm。另外，選取非寬度的一尺寸，使其小于對位偵測系統(tǒng)的分辨率。類似于圖2A至2D的額外特征18，額外特征20可降低(且有時可消除)在研磨工藝(例如CMP工藝)中所產(chǎn)生的負載與淺碟化效應。因為額外特征20是包含在重疊目標(外盒)14之內(nèi)，可在圖案辨識特征10環(huán)境中達成增加的均勻度，更提供增加的CMP均勻度以及較大的CMP工藝窗口。額外特征20可輕易地實施至已知工藝中，提供對于負載與淺碟化效應具有成本效益以及時間意識的解決方案，其中負載與淺碟化效應是產(chǎn)生于IC 裝置的制造過程中，特別是在IC對位區(qū)域中。圖IA至ID的圖案辨識特征10的其它實施例可包含額外特征18與20的結(jié)合。 只要輔助特征小于對位偵測系統(tǒng)的分辨率，實施在圖案辨識特征10中的額外特征可包含各種尺寸、節(jié)距(Pitches)、形狀、圖案數(shù)量、以及圖案面積。再者，重疊目標或?qū)ξ粯擞浛刹恍璋忾]式回路邊界(Loop Boundaries)(如以上所述的外盒)，其中額外特征是形成在由封閉回路邊界所定義的開口區(qū)域之內(nèi)。取而代之的是，重疊目標可包含開放式回路邊界，其中額外特征是設置在重疊目標的開口區(qū)域(由開放式回路邊界所定義)之內(nèi)。包含輔助特征的圖案辨識特征10亦可形成于各種的層之中，其中包含(但并不限制)有主動層(0D層，用以定義IC區(qū)域中的主動區(qū))、多晶硅層(Poly Layers) (PO層，用以定義IC區(qū)域中的柵極區(qū))、接觸層(CO層，用以定義接觸OD層區(qū)域以及PO層區(qū)域的區(qū)域)、N井植入 (Implant)層(NW層)、P井植入層(PW層)、P+植入層(PP層)、N+植入層(NP層)、金屬層(Ml、M2...、MN)、晶體管臨界值調(diào)整植入層(VT層)、及/或其它適當?shù)膶?。圖4是具有圖案辨識特征的IC裝置100的剖視圖。IC裝置100包含基材110，例如硅基材。此外，基材110包含其它元素半導體(例如鍺)；包含碳化硅、砷化鎵、磷化鎵、 磷化銦、砷化銦及/或銻化銦的復合半導體；包含硅化鍺、磷砷化鎵、砷化銦鋁、砷化鋁鎵、 砷化銦鎵、磷化銦鎵及/或砷磷化鎵銦的合金半導體；或上述材料的組合。在又一其它選擇中，基材110是一絕緣層上半導體。在其它選擇中，半導體的基材110可包含摻雜外延層、 漸變半導體層及/或重疊于另一不同型態(tài)半導體層上的半導體層(例如位于硅鍺層上的硅層)?；?10包含裝置區(qū)域112以及對位區(qū)域114。裝置區(qū)域112可包含各種IC裝置，包含主動組件[例如金屬氧化半導體場效晶體管(MOSFETs)、互補式金屬氧化物半導體 (CMOk)、高電壓晶體管、及/或高頻率晶體管]；其它適當組件；及/或上述組件的組合。 裝置區(qū)域112可額外地包含如電阻、電容、電感及/或保險絲(Fuses)的被動組件。對位區(qū)域114可包含各種圖案辨識特征，包含對位標記、重疊標記、其它適當對位特征、或上述的組合。裝置區(qū)域112以及對位區(qū)域114于以下做進一步的描述。隔離特征116是形成在基材110中，借以隔離基材110的各種區(qū)域(例如裝置區(qū)域112及對位區(qū)域114)。隔離特征116亦將位于裝置區(qū)域112之內(nèi)的裝置(例如裝置118 與119)彼此隔離。隔離特征116使用隔離技術(shù)[例如局部硅氧化枝術(shù)(LOCOS)及/或淺溝渠隔離(STI)]來定義并電性隔離各種區(qū)域。隔離特征116包含氧化硅、氮化硅、氮氧化硅、其它適當?shù)牟牧匣蛏鲜霾牧系慕M合。隔離特征116是以任何適當工藝所形成。如一范例所示，形成一 STI包含微影工藝、在基材中蝕刻一溝渠(例如使用干蝕刻及/或濕蝕刻)、以及以一種或多種介電材料填充上述溝渠[例如使用化學氣相沉積(Chemical Vapor Deposition)工藝]。例如，被填充的溝渠可具有如填充有氮化硅或氧化硅的熱氧化襯墊層(Thermal Oxide Liner Layer)的多層結(jié)構(gòu)。在另一范例中，STI結(jié)構(gòu)可使用如下的一系列工藝程序來產(chǎn)生成長襯墊氧化物(Pad Oxide)、形成低壓化學氣相沉積(LPCVD)氮化層、使用光阻及屏蔽圖案化STI開口、在基材中蝕刻一溝渠、選擇性地發(fā)展熱氧化溝渠襯墊以改善溝渠界面、以氧化物填充上述溝渠、使用CMP工藝來回蝕(Etch Back)及平坦化、以及使用氮化物剝除程序來移除氮化硅。在所繪示的實施例中，裝置118與119為FETs。裝置118與119包含摻雜區(qū)域120 與121，其中摻雜區(qū)域120與121可做相同或不同的摻雜。取決于裝置的配置，摻雜區(qū)域120 與121為η型井(η井)或ρ型井(ρ井)。例如，裝置118可配置做為η型FET (NFET)，且裝置119可配置做為ρ型FET (PFET)。因此，摻雜區(qū)域120是以ρ型摻雜種類(Species)摻雜，且摻雜區(qū)域121是以η型摻雜種類摻雜。裝置118與119還包含源極與漏極(S/D)區(qū)域122以及123。S/D區(qū)域122及 123可包含輕摻雜S/D (LDD)區(qū)域、重摻雜S/D (HDD)區(qū)域、或上述的組合。LDD區(qū)域可包含暈狀/ 口袋型(Halo/Pocket)植入，且HDD區(qū)域可包含凸起的S/D區(qū)域。S/D區(qū)域是以離子植入工藝、微影工藝、擴散(Diffusion)工藝、退火(Annealing)工藝[例如快速熱退火 (Rapid Thermal Annealing)及 / 或激光退火(Laser Annealing)工藝]、及 / 或其它適當工藝形成于基材110中。可利用磊晶(Epitaxy)工藝{例如CVD沉積技術(shù)[例如氣相磊晶(Vapor-Phase Epitaxy ；VPE)及 / 或超高真空化學氣相沉積(Ultra-High Vacuum CVD ； UHV-CVD)]、分子束磊晶[Molecular Beam Epitaxy]、及/或其它適當工藝}形成凸起的S/D 區(qū)域。摻雜種類是取決于欲制造的裝置的類型，且包含P型摻質(zhì)(Dopants)[例如硼(Boron)或二氟化硼(BF2)] ；η型摻質(zhì)[例如磷(Phosphorus)或砷]；及/或上述的組合。配置成 NFET裝置的裝置118可包含以η型摻質(zhì)摻雜的S/D區(qū)域122，且配置成PFET裝置的裝置 119可包含以ρ型摻質(zhì)摻雜的S/D區(qū)域123。雖然并未繪示，在其它實施例中，亦可以考慮摻雜區(qū)域及S/D區(qū)域是形成于對位區(qū)域114中。層間介電層(Inter-Level Dielectric ；ILD) 124是設置在裝置區(qū)域112以及對位區(qū)域114中的基材110之上。ILD IM包含介電材料，例如氧化硅、氮化硅、氮氧化硅、以氧化物形成的TEOS、PSG、BPSG、低介電系數(shù)介電材料、其它適當介電材料、及/或上述材料的組合。例示性低介電系數(shù)介電材料包含F(xiàn)SG、摻雜氧化硅的碳、Black Diamond (位于加州圣克拉拉的應用材料公司的產(chǎn)品)、干膠、氣凝膠、非結(jié)晶氟化碳、聚對二甲苯基、BCB, SiLK (位于密執(zhí)安州密德蘭的陶氏化學的產(chǎn)品)、聚亞酰胺、其它適當材料、以及/或上述材料的組合。ILD IM可包含具有多種介電材料的多層結(jié)構(gòu)。柵極堆疊130與132是形成于裝置區(qū)域112中，且柵極堆疊134與136是形成于對位區(qū)域114中。柵極堆疊的數(shù)量并非受限于IC裝置100所示，且其可包含較圖4所繪示更多或更少的數(shù)量。在所繪示的實施例中，柵極堆疊130、132、134與136是同時形成，使得柵極堆疊130、132、134與136包含相同的材料或?qū)?。此外，柵極堆疊130、132、134與136 可利用不同的工藝或材料來形成。柵極堆疊包含一層或多層的材料層，其中包含(但并不限制)界面層、柵極介電層、高介電系數(shù)介電層、覆蓋層、擴散/阻障(Diffusion/Barrier) 層、傳導層、其它適當?shù)膶踊蛏鲜龅膶拥慕M合。柵極堆疊130、132、134與136是以沉積、微影圖案化、及蝕刻工藝所形成。沉積工藝包含CVD、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子化學氣相沉積 (HDPCVD)、金屬有機化學氣相沉積(MOCVD)、引控式等離子化學氣相沉積(Remote Plasma CVD ；RPCVD)、等離子輔助化學氣相沉積(PECVD)、電鍍、其它適當方法、及/或上述工藝與方法的組合。微影圖案化工藝包含光阻涂布(Photoresist Coating)[例如旋轉(zhuǎn)(Spin-On) 涂布]、軟烘烤(SoftBaking)、屏蔽對位、曝光、曝光后烘烤(Post-Exposure Baking)、光阻顯影、水洗、烘干[例如硬烘烤(Hard Baking)]、其它適當工藝、及/或上述工藝的組合。此外，微影曝光工藝可用無屏蔽(Maskless)微影、電子束寫入(Electron-BeamWriting)、或離子束寫入(Ion-Beam Writing)的其它適當方法加以實施或取代。蝕刻工藝包含干蝕刻、 濕蝕刻、及/或其它蝕刻方法。在所繪示的實施例中，柵極堆疊包含柵極介電層(未繪示)與柵極層。柵極介電層是形成于基材110之上且包含介電材料，例如氧化硅、氮氧化硅、氮化硅、高介電系數(shù)介電材料層、其它適當?shù)慕殡姴牧匣蛏鲜霾牧系慕M合。例示性的高介電系數(shù)材料包含如二氧化鉿、硅氧化鉿、氮氧化硅鉿、氧化鉿鉭、氧化鈦鉿、氧化鋯鉿、其它適當高介電系數(shù)介電材料、 及/或上述材料的組合。柵極介電層可包含多層結(jié)構(gòu)。例如，柵極介電層可包含界面層與形成于界面層之上的高介電系數(shù)介電材料層。柵極層是形成于上述柵極介電層之上。在本實施例中，柵極層是復晶 (Polycrystalline)硅(或多晶硅)層。多晶硅層可被摻雜成具有適當?shù)膶щ娐?。此外，在隨后的柵極取代工藝中，假如虛擬柵極被形成且被取代，則多晶硅并不需進行摻雜。另外， 柵極層可包含具有適當工函數(shù)(Work Function)的傳導層，因此，柵極層亦可稱之為工函數(shù)層。工函數(shù)層包含任何適當?shù)牟牧?，使得上述的層可轉(zhuǎn)變成具有應用于強化相關(guān)裝置的性能的適當工函數(shù)。例如，假如需要應用于P型MOS(PMOS)裝置的P型工函數(shù)金屬[P金屬 (P-Metal)]，則可使用氮化鈦或氮化鉭。另一方面，假如需要應用于N型MOS (NMOS)裝置的 N型工函數(shù)金屬(N金屬)，則可使用鉭、鈦鋁、氮化鋁鈦、碳氮化鉭。工函數(shù)層可包含摻雜傳導氧化物材料。柵極層可包含其它傳導材料，例如鋁、銅、鎢、金屬合金、金屬硅化物、其它適當?shù)牟牧?、?或上述材料的組合。例如，柵極層包含一工函數(shù)層，另一傳導層可形成在上述工函數(shù)層的上。柵極堆疊134與136是配置以形成對位屏蔽的一部分，例如重疊目標。請參照圖 5A及5B，柵極堆疊134與136是配置以形成應用于BIB對位技術(shù)中的重疊目標。圖5A是圖 4的IC裝置100的對位區(qū)域114的一實施例的俯視圖，且圖5B是沿著圖5A中線5B-5B的 IC裝置100的對位區(qū)域114的剖視圖。在所繪示的實施例中，柵極堆疊134及136是彼此平行設置，且與柵極堆疊137及138接合，以形成重疊目標140 [其是一外盒(中心開口)]， 其中柵極堆疊137及138是實質(zhì)垂直于柵極堆疊134及136。在外盒(重疊目標)140之內(nèi)為包含輔助特征142的區(qū)域B(開口區(qū)域)。輔助特征142是由重疊目標140所環(huán)繞(包圍)。輔助特征142可包含與重疊目標140圖IA的 14為圖5A及圖5B的140。但圖IA至圖5B的所有16 (外盒)應該示意如附圖1A-1B。相同或不同的材料。為了便于討論，在所繪示的實施例中，輔助特征142包含相同于重疊目標140的多晶硅。輔助特征142具有矩形剖面。此外，輔助特征142可設計成不同的剖面， 例如正方形、圓形、三角形、十字形、L形、T形、其它適當形狀或上述形狀的組合。輔助特征 142可與柵極堆疊130、132、134及136同時或獨立地形成，或以上述方式的組合加以形成。 例如，在所繪示的實施例中，輔助特征142是與柵極堆疊130、132、134及136同時形成。因此，輔助特征142是虛擬聚柵極堆疊。柵極堆疊134及136的寬度W是沿著X方向測量。在所繪示的實施例中，柵極堆疊134的寬度約為1 μ m，且區(qū)域B的寬度約為15 μ m。區(qū)域B可包含其它的寬度，例如區(qū)域 B的寬度可從約235nm至約23 μ m。輔助特征142在重疊目標140之內(nèi)垂直延伸，且輔助特征142具有長度1及寬度w，其中長度1是沿著Y方向(或Y軸)測量(參見圖5A)，而寬度w是沿著實質(zhì)垂直于Y方向的X方向(或X軸)測量(參見圖5B)。選擇輔助特征142 的寬度，使得其是小于對位偵測系統(tǒng)(例如重疊測量系統(tǒng))的分辨率。亦可選擇輔助特征 142的寬度，使得其是大于由設計規(guī)則所定義的最小值。選擇次分辨率寬度保證輔助特征 142并不會被對位偵測系統(tǒng)確認，因而可維持圖案對比與良好的測量信號。例如，在所繪示的實施例中，重疊測量系統(tǒng)的分辨率可實質(zhì)為0. 35 μ m0因此，輔助特征142的寬度是小于約350nm。在一范例中，輔助特征142的寬度是小于約IOOnm且大于約36nm。另外，選取非寬度的一尺寸，使其小于對位偵測系統(tǒng)的分辨率。輔助特征142可降低由隨后的工藝(例如隨后的CMP工藝，以平坦化ILDlM及/ 或柵極堆疊130、132、134或136)所產(chǎn)生的負載與淺碟化效應?？梢岳斫獾氖?，每個輔助特征142可為各種尺寸及/或形狀。再者，輔助特征142可位于重疊目標140的B區(qū)域之內(nèi)的各種位置，且更可在重疊目標140的B區(qū)域之內(nèi)形成各種圖案。圖6是適用于制造IC裝置的方法200的流程圖。方法200開始于區(qū)塊202，提供具有裝置區(qū)域及對位區(qū)域的基材。在區(qū)塊204中，形成第一特征于上述基材的對位區(qū)域中。在區(qū)塊206中，形成第二特征于上述基材的對位區(qū)域中，使得第二特征設置在第一特征之內(nèi)。第二特征包含小于對位標記偵測器的分辨率的尺寸。以上的討論描述了 IC裝置的各種實施例，或IC裝置的對位區(qū)域，其中上述的對位區(qū)域可根據(jù)圖6的方法200加以制造。例如， 在所繪示的實施例中，第一特征硅相同于以上所述的對位特征(重疊目標)，且第二特征是相同于以上所述的虛擬特征(輔助/額外特征)?？稍诜椒?00之前、之中或之后提供額外的步驟，且以上所述的特定步驟可在本方法的額外實施例中加以取代或取消。當次分辨率第二特征并未被圖案對位系統(tǒng)(對位偵測系統(tǒng))偵測到的時候，第一特征可使用于圖案辨識方法中。在一例示性的圖案辨識方法中，外盒是通過在已知技術(shù)中所熟知的適當產(chǎn)生器(Generator)而暴露于輻射線中。輻射線包含可見、不可見、熒光、及/ 或極化(Polarized)[其可為單一模式或多重(Multiple)模式]輻射線。例如，產(chǎn)生器可包含不可見電磁波(Electromagnetic Wave)產(chǎn)生器，其產(chǎn)生各種不可見電磁波，包含X光 (X-Ray)、紫外線(Ultraviolet ；UV)、及 / 或深紫外線(Deep Ultraviolet ；DUV)。更可考慮上述輻射線擁有單一波長或多重波長。來自于外盒的反射線(Reflective Beams)接著由一偵測器所偵測，其中偵測器可包含波長色散作用光譜儀(Dispersive Spectrometer)、 能量色散作用光譜儀、及/或其它偵測器。當偵測到反射線時，則可鑒別外盒的位置。結(jié)果是，形成在后來形成的基材之上的層之中的內(nèi)盒子可被適當?shù)囟ㄎ?。上述范例的多種變化可被考慮在本發(fā)明之中。例如，如以上所注，為了清楚起見， 揭露的范例已簡化以期對本發(fā)明的發(fā)明概念能有更佳的了解。尺寸、節(jié)距、形狀、圖案數(shù)量、 或圖案面積的任何組合是被考慮應用于次分辨率輔助特征中。在特定的范例中，輔助特征被分為多重輔助特征。在特定的范例中，重疊標記(例如上述的外盒)被分為多重材料特征以形成上述的重疊標記。本發(fā)明所述的范例的任何組合均考慮在內(nèi)。簡言之，次分辨率輔助特征是加入至重疊標記(或?qū)ξ粯擞?(例如BIB對位圖案的外盒)的一開口區(qū)域之內(nèi)。次分辨率輔助特征可提供增加的均勻度，因此降低在研磨工藝(例如CMP工藝)中所產(chǎn)生的負載與淺碟化效應。因為輔助特征為次分辨率，因而可維持令人滿意的圖案對比與對位偵測。相較于本發(fā)明所描述的實施例，不同的實施例可具有不同的優(yōu)點，且并沒有特定的優(yōu)點是任何實施例所不可或缺的。上訴大致描述了數(shù)個實施例的特征，以便熟悉此技藝者能夠更了解本發(fā)明的觀點。以上所描述及討論的與特定實施例有關(guān)的特征，可與所描述及討論的與其它實施例有關(guān)的特征結(jié)合。熟悉此技藝者應能體會出，可輕易地以本發(fā)明為基礎(chǔ)來設計或修改其它程序與結(jié)構(gòu)，以產(chǎn)生上述所介紹的實施例的相同目的及/或達到相同的優(yōu)點。因此，所有此類的修改是意欲包含于本發(fā)明的范圍中。熟悉此技藝者亦可了解到，此類的等價架構(gòu)并未脫離本發(fā)明的精神及范圍，且在不脫離本發(fā)明的精神及范圍內(nèi)，當可作各種的更動、替代和潤飾。
權(quán)利要求
1.一種集成電路裝置，其特征在于，包含 一半導體基材，具有一對位區(qū)域；一對位特征，位于該半導體基材的該對位區(qū)域中；以及一虛擬特征，設置在該對位特征之內(nèi)，其中該虛擬特征的一尺寸小于一對位標記偵測器的一分辨率。
2.根據(jù)權(quán)利要求1所述的集成電路裝置，其特征在于，該對位特征是一重疊標記，該重疊標記是一盒中盒對位圖案的一外盒。
3.根據(jù)權(quán)利要求1所述的集成電路裝置，其特征在于，還包含 該基材的一裝置區(qū)域；以及一裝置特征，位于該基材的該裝置區(qū)域中。
4.根據(jù)權(quán)利要求1所述的集成電路裝置，其特征在于，該虛擬特征的該尺寸是該虛擬特征的一寬度，該寬度小于約100納米且大于約36納米。
5.一種集成電路裝置，其特征在于，包含 一半導體基材；數(shù)個第一柵極堆疊，設置在該半導體基材之上，其中該些第一柵極堆疊是配置做為具有一開口區(qū)域的一對位標記；以及一次分辨率特征，設置在該對位標記的該開口區(qū)域之內(nèi)的該半導體基材之上。
6.根據(jù)權(quán)利要求5所述的集成電路裝置，其特征在于，該對位標記是一重疊標記，該重疊標記是一盒中盒對位圖案的一外盒。
7.根據(jù)權(quán)利要求5所述的集成電路裝置，其特征在于，還包含一半導體裝置，其中該半導體裝置具有設置在該半導體基材之上的一第二柵極堆疊。
8.一種集成電路裝置的制造方法，其特征在于，包含 提供一基材，其中該基材具有一對位區(qū)域；形成一對位特征，其中該對位特征是位于該基材的該對位區(qū)域中；以及形成一虛擬特征，其中該虛擬特征是位于該基材的該對位區(qū)域中，且使得該虛擬特征形成在該對位特征之內(nèi)，且該虛擬特征的一尺寸小于一對位標記偵測器的一分辨率。
9.根據(jù)權(quán)利要求8所述的集成電路裝置的制造方法，其特征在于，形成該對位特征的步驟包含在該基材之上的一材料層之中形成一盒中盒對位圖案的一外盒；其中形成該虛擬特征，使得該虛擬特征形成在該對位特征之內(nèi)的步驟包含 形成該虛擬特征于該外盒的一開口區(qū)域中。
10.根據(jù)權(quán)利要求8所述的集成電路裝置的制造方法，其特征在于，還包含形成一半導體裝置于該基材的一裝置區(qū)域中。
全文摘要
本發(fā)明提供一種集成電路裝置及其制造方法。一例示性裝置包含具有對位區(qū)域的基材、位于上述基材的對位區(qū)域中的對位特征、以及設置在上述對位特征之內(nèi)的虛擬特征。虛擬特征的一尺寸小于對位標記偵測器的分辨率。
文檔編號H01L21/70GK102254900SQ20101062405
公開日2011年11月23日 申請日期2010年12月29日 優(yōu)先權(quán)日2010年5月21日
發(fā)明者姚欣潔, 王憲程, 陳俊光, 黃建凱 申請人:臺灣積體電路制造股份有限公司