專利名稱：自對準電荷平衡的功率雙擴散金屬氧化物半導(dǎo)體制備方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及金屬氧化物半導(dǎo)體場效應(yīng)管(MOSFETs)，更確切地說，是一種自對 準電荷平衡的功率雙擴散金屬氧化物半導(dǎo)體場效應(yīng)管(DM0SFET)的制備方法。
背景技術(shù)：
功率MOSFETs典型應(yīng)用于需要功率轉(zhuǎn)換和功率放大的器件中。對于功率轉(zhuǎn)換器件 來說，市場上可買到的代表性的器件就是雙擴散MOSFETs (DMOSFETs)。在一個典型的晶體管 中，大部分的擊穿電壓BV都由漂流區(qū)承載，為了提供較高的擊穿電壓BV，漂流區(qū)要低摻雜。 然而，低摻雜的漂流區(qū)會產(chǎn)生高導(dǎo)通電阻Rds_。n。對于一個典型的晶體管而言，1,與階2 5 成正比。因此，對于傳統(tǒng)的晶體管，隨著擊穿電壓BV的增加，Rds_on也急劇增大。超級結(jié)是一種眾所周知的半導(dǎo)體器件。超級結(jié)晶體管提供了一種可以在維持很高 的斷開狀態(tài)擊穿電壓(BV)的同時，獲得很低的導(dǎo)通電阻(I ds_。n)的方法。超級結(jié)器件含有 形成在漂流區(qū)中的交替的P-型和N-型摻雜立柱。在MOSFET的斷開狀態(tài)時，在相對很低的 電壓下，立柱就完全耗盡，從而能夠維持很高的擊穿電壓(立柱橫向耗盡，因此整個ρ和η 立柱耗盡)。對于超級結(jié)，導(dǎo)通電阻Rds_。n的增加與擊穿電壓BV成正比，比傳統(tǒng)的半導(dǎo)體結(jié) 構(gòu)增加得更加緩慢。因此，對于相同的高擊穿電壓(BV)，超級結(jié)器件比傳統(tǒng)的MOSFET器件 具有更低的&s-。n(或者，相反地，對于特定的Rds_。n，超級結(jié)器件比傳統(tǒng)的MOSFET具有更高的 BV)。美國專利號為4，754，310的專利提出了一種用于二極管或晶體管的半導(dǎo)體器件， 包含一個具有耗盡層的半導(dǎo)體本體，例如通過反向偏壓整流結(jié)，耗盡層形成在至少器件的 高電壓運作模式下的整個部分中。耗盡的本體部分含有一個交錯導(dǎo)電類型的第一和第二區(qū) 的交錯式結(jié)構(gòu)，能夠承載整個耗盡的本體部分上的高電壓。設(shè)置每個第一和第二區(qū)的厚度 和摻雜濃度，使得形成在每個區(qū)域中單位面積上所消耗的空間電荷達到平衡，至少使由任 何不平衡所產(chǎn)生的電場都小于臨界電場強度。在達到臨界電場強度時會在本體部分中發(fā)生 雪崩擊穿。至少一個運作模式下的第一區(qū)，可提供穿過本體部分的并聯(lián)電流通路。美國專利號為6，818，513的專利，Marchant提出了一種超級結(jié)溝槽柵極場效應(yīng) 管器件的制備方法。圖IA表示Marchant的超級結(jié)溝槽柵極場效應(yīng)管器件的剖面圖。在 Marchant方法中，具有第二導(dǎo)電類型的阱區(qū)形成在半導(dǎo)體襯底四中，半導(dǎo)體襯底四具有 主表面、N-外延部分32以及漏極區(qū)31，并且半導(dǎo)體襯底四由第一導(dǎo)電類型(例如N-型) 制成。第一導(dǎo)電類型的源極區(qū)36形成在阱區(qū)中，溝槽柵極電極43形成在源極區(qū)附近。所 形成的P-條紋溝槽35，從半導(dǎo)體襯底四的主表面開始，延伸到半導(dǎo)體襯底中，達到預(yù)設(shè)深 度。第二導(dǎo)電類型(例如P-型)的半導(dǎo)體材料沉積在條紋溝槽35中。每個N+源極區(qū)36 都在其中一個柵極結(jié)構(gòu)45附近，并形成在多個P-阱區(qū)34中，P-阱區(qū)34也形成在半導(dǎo)體 襯底四中。每個P-阱區(qū)34都沉積在其中一個柵極結(jié)構(gòu)45附近。源極區(qū)36的接頭41位 于半導(dǎo)體襯底四的主表面28上。由于耗盡區(qū)32從相鄰條紋35的側(cè)面延伸，因此，條紋35 之間的區(qū)域快速耗盡電荷載流子。圖IB表示Marchant的另一種溝槽柵極超級結(jié)場效應(yīng)管
4器件的側(cè)剖面圖。如圖中所示，條紋35包含一個P-層35 (a)和一個內(nèi)層介電材料35 (b)， 可以通過氧化P-層35(a)或二氧化硅等材料或空氣，制備內(nèi)層介電材料。然而，Marchant 的方法刻蝕和填充條紋溝槽的步驟繁多，增加了含有利用Marchant方法制成的超級結(jié)晶 體管器件的成本。另外，條紋溝槽35不是自對準的，有源單元間距(即從器件溝槽到器件 溝槽)也不能小于12 μ m至16 μ m。正是在這一前提下，提出了本發(fā)明的各種實施例。

發(fā)明內(nèi)容
本發(fā)明提供了一種自對準電荷平衡的功率DMOS的制備方法，允許較高的單元密 度、較好的工藝控制，并且使用較少的光致抗蝕劑掩膜。所用的掩膜較少，可以降低制造成 本。為實現(xiàn)上述目的，本發(fā)明提供了一種自對準電荷平衡的功率DMOS的制備方法，該 方法包含以下步驟a在第一導(dǎo)電類型的半導(dǎo)體襯底上方，制備一個或多個平面柵極；b在半導(dǎo)體中刻蝕一個或多個深溝槽，自對準到平面柵極上；c用第二導(dǎo)電類型的半導(dǎo)體材料填充所述的深溝槽，使深溝槽與半導(dǎo)體襯底的鄰 近區(qū)域達到電荷平衡。一種依據(jù)上述的方法制備的自對準電荷平衡的半導(dǎo)體器件，其中相鄰的器件溝槽 之間的單元間距小于12微米。一種自對準電荷平衡的半導(dǎo)體器件，該半導(dǎo)體器件包含一個第一導(dǎo)電類型的半 導(dǎo)體襯底，具有兩個或多個器件單元形成在上面，其中每個單元都含有用第二導(dǎo)電類型的 半導(dǎo)體插塞填充的自對準溝槽、形成在半導(dǎo)體襯底中最接近自對準溝槽的源極區(qū)和本體 區(qū)、最接近源極區(qū)并與源極區(qū)電絕緣的平面柵極、位于柵極上方的一個或多個絕緣層，以及 位于一個或多個絕緣層上方與半導(dǎo)體插塞電接觸的一個導(dǎo)電層，其中半導(dǎo)體插塞的導(dǎo)電類 型與半導(dǎo)體襯底的導(dǎo)電類型相反，并與半導(dǎo)體襯底的相鄰部分達到電荷平衡，其中一個指 定的一個或多個器件單元的溝槽，與其相鄰的單元溝槽之間的間距小于12微米。本發(fā)明自對準電荷平衡的功率DMOS的制備方法和現(xiàn)有技術(shù)相比，其優(yōu)點在于，本 發(fā)明獲得的單元密度更大。因此，使用了超級結(jié)晶體管的器件，在提升器件性能的同時，還 可以減少制備時間和成本。


閱讀以下詳細說明并參照以下附圖之后，本發(fā)明的其他特征和優(yōu)勢將顯而易見圖1A-1B表示原有技術(shù)的超級結(jié)場效應(yīng)管器件的剖面圖。圖2A-2M表示依據(jù)本發(fā)明的一個實施例，一種自對準電荷平衡的功率雙擴散金屬 氧化物半導(dǎo)體場效應(yīng)管(DM0SFET)的制備方法的剖面圖。圖3表示依據(jù)本發(fā)明的一個實施例，一種超級結(jié)場效應(yīng)管的剖面圖。
具體實施例方式盡管為了進行闡釋，以下詳細說明包含了許多具體細節(jié)，但是本領(lǐng)域的任何技術(shù)人員都應(yīng)理解基于以下細節(jié)的多種變化和修正都屬本發(fā)明的范圍。因此，本發(fā)明的典型實 施例的提出，對于請求保護的發(fā)明沒有任何一般性的損失，而且不附加任何限制。在本發(fā)明的實施例中，超級結(jié)晶體管可以自對準的方式制備，允許較高的單元密 度、較好的工藝控制，并且使用較少的光致抗蝕劑掩膜。所用的掩膜較少，可以降低制造成 本。圖2A-2M表示依據(jù)本發(fā)明的一個實施例，制備超級結(jié)的一個示例。如圖2A所示，制備首先將半導(dǎo)體襯底202作為一種初始材料。半導(dǎo)體襯底202包 含一個外延層，通過標準工藝生長、沉積或以其他方式，形成在較重摻雜的半導(dǎo)體底部襯底 上，這僅作為示例，不作為局限。例如，半導(dǎo)體襯底202可以由硅(Si)材料制成。第一絕緣 層204 (例如一個氧化層)可以通過生長、沉積或以其他方式，形成在襯底202上方。第一絕 緣層204的厚度約為100入至500 A。第二絕緣層206可以由硬掩膜材料制成，硬掩膜材料 可以抵御刻蝕第一絕緣層204的刻蝕過程。例如，如果第一絕緣層204為一種氧化物(例 如二氧化硅)，那么第二絕緣層206可以是一種氮化物(例如氮化硅)。第二絕緣層206的 厚度約為1000 A至3000 A。例如通過光致抗蝕劑掩膜，可以形成第二絕緣層206的圖案，以確定器件區(qū)201和 終止區(qū)203。例如，如圖2B所示，第一場掩膜(圖中沒有表示出)可以沉積在第二絕緣層 206上方。終止區(qū)203處的第二絕緣層206的一部分，可以通過場掩膜刻蝕。與襯底202的 摻雜物的導(dǎo)電類型相反的摻雜物，可以植入到終止區(qū)203中，以形成結(jié)終止延伸(JTE)區(qū)， 一直到線Li。JTE是一種晶片終止結(jié)構(gòu)的設(shè)計類型，通過將摻雜物植入到襯底中，形成一個 從主器件區(qū)開始延伸到終止區(qū)內(nèi)的P-N結(jié)，用于降低電場擁擠。然后，可以除去第一場掩 膜。在JTE區(qū)上方的終止區(qū)203的上方，可以生長第三絕緣層208(例如一個場氧化層)。 第三絕緣層208的厚度約為3000 A至6000 A。如圖2C所示，可以除去器件區(qū)域201處的第二絕緣層206的剩余部分?？梢詫⑴c 襯底202中的摻雜物的導(dǎo)電類型相反的摻雜物摻雜到器件區(qū)域201中，進行全面的結(jié)型場 效應(yīng)管(JFET)植入，以便控制通道摻雜濃度及其導(dǎo)電性。還可選擇，在襯底202的頂部進 行本體植入。設(shè)計JFET植入和JTE植入的參數(shù)，使它們的深度和濃度可以分別調(diào)整。如圖2D所示，可以除去器件區(qū)域201處的第一絕緣層204的裸露部分，一直到襯 底202的表面。然后，可以在器件區(qū)域201處的襯底202的裸露部分上方，生長一個柵極 絕緣體210(例如柵極氧化物)。在柵極絕緣層210上方，沉積一個導(dǎo)電層，作為柵極電極 212，在此也可稱為柵極。作為示例，導(dǎo)電層可以是一層多晶硅。構(gòu)成柵極212的導(dǎo)電材料 的厚度約為4000 A至6000 A?？梢猿ビ糜跇?gòu)成柵極212所選的那部分導(dǎo)電層，以使柵 極212的頂面和第三絕緣層208的頂面一樣高。第二場掩膜(圖中沒有表示出)可以在由 絕緣層204、206、208、柵極絕緣體210和柵極212所構(gòu)成的結(jié)構(gòu)上方形成圖案，這僅作為示 例，不作為局限。還可選擇，通過CMP(化學(xué)機械拋光)，使多晶硅平整到第三絕緣層208的 頂面。通過場掩膜中的開口，刻蝕所選的那部分多晶硅，刻蝕結(jié)束后，可以除去場掩膜。參見圖2E，可以在第三絕緣層208和柵極212的上方沉積第四絕緣層214(例如 一個氧化層)。然后在該結(jié)構(gòu)上方，形成一個光致抗蝕劑掩膜(圖中沒有表示出)并形成 圖案?？梢詫⑺x的那部分第四絕緣層214、以及構(gòu)成柵極212和柵極絕緣層210的導(dǎo)電 層，一直向下刻蝕到半導(dǎo)體襯底202，以便形成第一開口 216。還可以將第四絕緣層214、第三絕緣層208以及第一絕緣層204，刻蝕到半導(dǎo)體襯底202，以便形成第二開口 218。第一 開口 216的深度可以很深，以便將襯底202的下表面裸露出來，這僅作為示例，不作為局限。 刻蝕結(jié)束后，可以除去光致抗蝕劑掩膜。在這個階段，例如通過開口 216、218植入合適的摻 雜離子，可以形成源極和本體區(qū)。然而，源極和本體區(qū)也可以在稍后的工藝中制備，例如參 見下文所述的圖2J。形成開口 216、218之后，導(dǎo)電層212、柵極氧化物210以及絕緣層214 的剩余部分，可以作為接下來深溝槽刻蝕的硬掩膜。導(dǎo)電層212的剩余部分，形成最終的功 率器件的平面柵極。因此，平面柵極結(jié)構(gòu)在接下來深溝槽刻蝕的過程中，起硬掩膜的作用。形成開口 216、218之后，可以選擇氧化導(dǎo)電層212在開口 216以內(nèi)的裸露部分。如 圖2F所示，由耐腐蝕材料(例如氮化物)制成的薄絕緣層219，可以沉積或形成內(nèi)襯在硬掩 膜開口 216和218的底部和側(cè)壁上。薄絕緣層219的厚度約為1000 A，這僅作為示例，不作 為局限。如圖2G所示，在由絕緣層204、208、214、柵極絕緣物210和導(dǎo)電層212以及薄絕緣 層219所構(gòu)成的結(jié)構(gòu)上方，以及硬掩膜開口 216和218的底部上的薄絕緣層219的水平部 分，可以對其進行各向異性地刻蝕，以便利用在硬掩膜開口側(cè)壁上的那部分薄絕緣層219， 構(gòu)成側(cè)壁墊片220。如下所述，氧化柵極電極212的裸露部分，并形成側(cè)壁墊片220，可以在 刻蝕深溝槽以及在深溝槽中生長外延層時，保護柵極電極。然后，將襯底202刻蝕到預(yù)設(shè)的深度，以便在對應(yīng)硬掩膜開口 216和218的地方， 分別形成深溝槽222和224。因此，深溝槽222自對準到平面柵極212。溝槽的深度取決于 器件的設(shè)計方式，最深可達到約ΙΟΟμπι，這僅作為示例，不作為局限。對于制備硬掩膜開口 216,218的刻蝕過程，刻蝕材料最好選用襯底材料，而不是構(gòu)成側(cè)壁墊片220或第四絕緣物 214的材料。在刻蝕襯底202的過程中，側(cè)壁墊片220為制備襯底的自對準提供補償。更確 切地說，側(cè)壁墊片220為深溝槽222和柵極電極212之間提供補償。由于自對準到平面柵 極結(jié)構(gòu)212，無需使用光致抗蝕劑掩膜，就可以在襯底中制備溝槽。另外，自對準獲得的相鄰 單元之間的間距，比利用非自對準的掩膜，進行溝槽刻蝕時可能獲得的間距更小。形成溝槽222、2Μ之后，如圖2Η所示，可以選擇沉積、生長或形成半導(dǎo)體插塞2 和228，填充溝槽222和224。通過選擇性的外延生長，可以選用半導(dǎo)體插塞2沈、2觀形成 在溝槽222或224中，這僅作為示例，不作為局限。例如，通過在氫氣環(huán)境中退火，可以對該 結(jié)構(gòu)進行預(yù)調(diào)節(jié)。生長一個選擇性的外延生長(SEG)層。該SEG層可以是硅(Si)。SEG層 也可選用鍺化硅SixGey，例如含有1-20%的Ge。生長SixGey的優(yōu)勢在于，其摻雜劑量可以 比硅的摻雜劑量大十倍。例如，一般對于Si而言，摻雜濃度約為1018-1019cm_3，對于SixGey 而言，摻雜濃度約為102°-1021cm_3。另外，Si和SixGey之間在側(cè)壁處的晶格失配所帶來的應(yīng) 變，實際上提高了電荷載流子的遷移率，例如可以高達50%。要注意的是，外延層僅僅生長 在裸露的半導(dǎo)體材料上。因此，無需使用掩膜，半導(dǎo)體插塞226、2觀就可以選擇性地形成在 溝槽222、224中。疊加有第四絕緣層214的平面柵極212在SEG過程中，起硬掩膜的作用。 氮化物側(cè)壁220有助于阻止在平面柵極212的側(cè)壁上進行外延生長。所形成的半導(dǎo)體插塞 2沈、2觀的導(dǎo)電類型與襯底202的導(dǎo)電類型相反。如果半導(dǎo)體襯底202為第一導(dǎo)電類型，那 么半導(dǎo)體插塞2沈、2觀就構(gòu)成第二導(dǎo)電類型的立柱，適當(dāng)?shù)嘏渲眠@些立柱的摻雜濃度和寬 度，使它們都與半導(dǎo)體襯底202的相鄰部分達到電荷平衡。這些立柱還自對準到平面柵極 212 上。參見圖21，可以回刻硅插塞2 和228，使它們與襯底202的表面在同一水平線上。然后除去墊片220。如圖2J所示，將覆蓋著終止區(qū)的本體掩膜(圖中沒有表示出)使用在結(jié)構(gòu)上方， 然后通過本體植入，形成本體區(qū)230。植入是利用與襯底202呈一定傾斜角的摻雜離子植入 進行的。襯底202應(yīng)當(dāng)傾斜，使其法線(即垂直于襯底表面所在平面的方向)與離子束方 向之間的夾角約為10° -15°，這僅作為示例，不作為局限。盡管襯底202是傾斜的，但是 在植入過程中，還可以旋轉(zhuǎn)襯底202。植入后，除去本體掩膜。利用源極掩膜(圖中沒有表 示出)阻擋終止區(qū)，并通過源極植入，形成源極區(qū)231。源極植入也可以垂直進行，也就是說 沿垂直于半導(dǎo)體襯底202表面的離子植入的法線方向。源極植入后，除去源極掩膜。利用 熱擴散驅(qū)入所植入的離子。因此，源極和本體區(qū)也自對準到平面柵極212。如圖I所示，將第五絕緣層232(例如一種氧化物)填充到開口 216和218中，以 及由絕緣層204、208、214、柵極絕緣物210、導(dǎo)電材料212和半導(dǎo)體插塞2沈、2觀所構(gòu)成的 結(jié)構(gòu)上方。在第五絕緣層232的上方使用接觸掩膜(圖中沒有表示出)，以制備本體接頭。 第五絕緣層232在溝槽216中的那部分，可以通過接觸掩膜刻蝕，以形成接觸開口 234。接 觸開口 234可以略微延伸到半導(dǎo)體插塞226的源極區(qū)231中。如圖2L所示，通過接觸開 口 234進行本體接觸植入，以形成本體接頭236，可以同本體區(qū)230形成良好的接觸。金屬 238(例如鎢)可以沉積在接觸開口 234中，以便接觸源極231和本體接頭236。如圖2M所 示，金屬也可以形成在第五絕緣層232的上方，以完成平面柵極功率DMOS器件的制備。在 平面柵極212上適當(dāng)?shù)丶虞d電壓時，會形成從源極區(qū)231穿過本體區(qū)230到達襯底202的 導(dǎo)電通路。襯底202作為功率DMOS的漏極。金屬層形成在襯底202的底部，作為漏極金屬 205。半導(dǎo)體襯底202靠近半導(dǎo)體插塞226、228的那部分，作為漏極漂流區(qū)，用于承載擊穿 電壓。半導(dǎo)體插塞226、228同相鄰的那部分襯底202達到電荷平衡，以便構(gòu)成一個超級結(jié) 區(qū)，從而在保持低導(dǎo)通電阻Rds的同時，提高器件的擊穿電壓。自對準結(jié)構(gòu)使單元間距可以 很小，從而獲得更高的單元密度，進一步改善了 Rds。如圖2A-2M所示的制備自對準電荷平衡的平面柵極功率DM0SFET的方法，可以制 成單元間距(從器件溝槽到器件溝槽)為12微米或更小(例如8-12微米甚至小于8微 米)的功率DMOS器件。依據(jù)本發(fā)明的一個實施例，圖2A-2M所示的上述制備過程，可用于制備自對準電 荷平衡的半導(dǎo)體器件。圖3表示具有兩個或多個器件單元301A、301B和終止區(qū)303的電荷 平衡器件300，這僅作為示例，不作為局限。器件單元301A、301B形成在半導(dǎo)體襯底302中。 每個器件單元都含有一個用半導(dǎo)體插塞3 填充的自對準溝槽。半導(dǎo)體插塞3 的導(dǎo)電類 型與襯底302的導(dǎo)電類型相反，并同周圍的襯底302區(qū)域達到電荷平衡。源極區(qū)331和本 體接頭336形成在半導(dǎo)體襯底302中，最接近襯底的表面以及由插塞3 填充的自對準溝 槽，平面柵極312形成在襯底302上方，最接近源極區(qū)331。所形成的本體區(qū)330最接近源 極區(qū)。本體接觸區(qū)形成在絕緣層332中的開口下方，以便同本體區(qū)330形成良好的接觸。柵 極絕緣物310(例如柵極氧化物)，可以將柵極312同襯底302電絕緣，尤其是同源極區(qū)331 和本體區(qū)330電絕緣。不同器件單元301A、301B的柵極312可以相互電連接。如果器件單元301A、301B中含有半導(dǎo)體插塞326的溝槽，是利用上述自對準技術(shù) 制成的，那么一個或多個器件單元301A、301B的單元間距P就可以小于12微米，例如8_12 微米甚至小于8微米。
一個或多個絕緣層314、332覆蓋著柵極312，并將柵極與位于絕緣層上方的導(dǎo)電 層338(例如一個金屬層)絕緣。導(dǎo)電層338可以與源極區(qū)331和每個器件的本體區(qū)330 通過絕緣層314、332中的開口電接觸，以及與半導(dǎo)體插塞326電接觸。通過打開從源極區(qū) 331到襯底302的平面柵極312下方的本體區(qū)330中的平面通道，在每個柵極312上加載電 壓，就可以控制從導(dǎo)電層338穿過襯底302到達形成在襯底背面的漏極電極305之間的電 流。器件300可以選擇包含一個終止區(qū)303，具有自對準的溝槽，形成在襯底302中，并 用與導(dǎo)電層338電絕緣的半導(dǎo)體插塞3 填充。綜上所述，本發(fā)明的實施例允許超級結(jié)晶體管以自對準的方式形成，比原有技術(shù) 的制備工藝所獲得的單元密度更大。因此，使用了超級結(jié)晶體管的器件，在提升器件性能的 同時，還可以減少制備時間和成本。盡管本發(fā)明關(guān)于某些較佳的版本已經(jīng)做了詳細的敘述，但是仍可能存在其他版 本。因此，本發(fā)明的范圍不應(yīng)由上述說明決定，與之相反，本發(fā)明的范圍應(yīng)參照所附的權(quán)利 要求書及其全部等效內(nèi)容。任何可選件(無論首選與否)，都可與其他任何可選件(無論首 選與否)組合。在以下權(quán)利要求中，除非特別聲明，否則不定冠詞“一個”或“一種”都指下 文內(nèi)容中的一個或多個項目的數(shù)量。除非用“意思是”明確指出限定功能，否則所附的權(quán)利 要求書并不應(yīng)認為是意義和功能的局限。
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權(quán)利要求
1.一種用于制備自對準電荷平衡的半導(dǎo)體器件的方法，其特征在于，該方法包含a在第一導(dǎo)電類型的半導(dǎo)體襯底上方，制備一個或多個平面柵極；b在半導(dǎo)體中刻蝕一個或多個深溝槽，自對準到平面柵極上；c用第二導(dǎo)電類型的半導(dǎo)體材料填充所述的深溝槽，使深溝槽與半導(dǎo)體襯底的鄰近區(qū) 域達到電荷平衡。
2.如權(quán)利要求1所述的方法，其特征在于，其中襯底包含一個重摻雜的底層和一個相 對輕摻雜的外延層，位于底層上方。
3.如權(quán)利要求1所述的方法，其特征在于，其中步驟b包含在平面柵極上方制備一個 頂部柵極絕緣層，將平面柵極和頂部柵極絕緣層用作刻蝕深溝槽的硬掩膜。
4.如權(quán)利要求3所述的方法，其特征在于，其中步驟c包含通過選擇性的外延生長 SEG溝槽內(nèi)的第二導(dǎo)電類型的半導(dǎo)體材料，將平面柵極和頂部柵極絕緣層用作硬掩膜，填充 所述的深溝槽。
5.如權(quán)利要求3所述的方法，其特征在于，其中步驟b還包含在刻蝕一個或多個深溝 槽之前，在平面柵極的一個或多個對應(yīng)邊處，形成一個或多個側(cè)壁墊片。
6.如權(quán)利要求5所述的方法，其特征在于，其中側(cè)壁墊片由氮化物制成。
7.如權(quán)利要求5所述的方法，還包含在平面柵極附近，半導(dǎo)體襯底的頂面處，進行源極 和本體植入，其中在進行源極和本體植入之前，要先除去側(cè)壁墊片。
8.如權(quán)利要求1所述的方法，其特征在于，其中步驟c包含通過溝槽內(nèi)外延生長第二 導(dǎo)電類型的半導(dǎo)體材料，填充所述的深溝槽。
9.如權(quán)利要求1所述的方法，其特征在于，還包含在平面柵極附近，半導(dǎo)體襯底的頂面 處，進行源極和本體植入。
10.如權(quán)利要求9所述的方法，其特征在于，其中所蝕刻進行的源極和本體植入，自對 準到平面柵極上。
11.如權(quán)利要求1所述的方法，其特征在于，還包含在半導(dǎo)體襯底中，制備一個終止區(qū)， 終止區(qū)含有一個絕緣層，取代了平面柵極。
12.如權(quán)利要求11所述的方法，其特征在于，其中制備終止區(qū)包含，在步驟b)中制備深 溝槽的同時，在終止區(qū)中制備一個深溝槽。
13.如權(quán)利要求1所述的方法，其特征在于，還包含在半導(dǎo)體器件上方，制備一個頂部 絕緣層，在頂部絕緣層中刻蝕接觸孔，這些接觸孔向下延伸到半導(dǎo)體襯底的平面上。
14.如權(quán)利要求13所述的方法，其特征在于，還包含在器件上方制備一個源極金屬，在 半導(dǎo)體襯底的底部制備一個漏極金屬。
15.權(quán)利要求1所述的方法，其中用半導(dǎo)體材料填充所述的深溝槽還包含用鍺硅 SixGey填充深溝槽。
16.如權(quán)利要求1所述的方法，其特征在于，其中步驟a包含在半導(dǎo)體襯底的表面上 制備一個或多個絕緣層，并在一個或多個絕緣層上制備一個或多個平面柵極，從而使平面 柵極與半導(dǎo)體襯底電絕緣。
17.如權(quán)利要求16所述的方法，其特征在于，其中步驟b包含通過一個或多個絕緣物 制備一個或多個開口，以裸露襯底的表面；在一個或多個開口的一個或多個側(cè)壁上制備一 個或多個側(cè)壁墊片；并且利用無掩膜刻蝕工藝，刻蝕襯底，以自對準的方式形成一個或多個溝槽，其中一個或多個側(cè)壁墊片可以抵抗刻蝕過程的侵襲。
18.依據(jù)權(quán)利要求1所述的方法制備的自對準電荷平衡的半導(dǎo)體器件，其特征在于，其 中相鄰的器件溝槽之間的單元間距小于12微米。
19.一種自對準電荷平衡的半導(dǎo)體器件，其特征在于，該半導(dǎo)體器件包含一個第一導(dǎo) 電類型的半導(dǎo)體襯底，具有兩個或多個器件單元形成在上面，其中每個單元都含有用第二 導(dǎo)電類型的半導(dǎo)體插塞填充的自對準溝槽、形成在半導(dǎo)體襯底中最接近自對準溝槽的源極 區(qū)和本體區(qū)、最接近源極區(qū)并與源極區(qū)電絕緣的平面柵極、位于柵極上方的一個或多個絕 緣層，以及位于一個或多個絕緣層上方與半導(dǎo)體插塞電接觸的一個導(dǎo)電層，其中半導(dǎo)體插 塞的導(dǎo)電類型與半導(dǎo)體襯底的導(dǎo)電類型相反，并與半導(dǎo)體襯底的相鄰部分達到電荷平衡， 其中一個指定的一個或多個器件單元的溝槽，與其相鄰的單元溝槽之間的間距小于12微 米。
20.如權(quán)利要求19所述的半導(dǎo)體器件，其特征在于，其中間距為8微米甚至更小。
21.如權(quán)利要求19所述的半導(dǎo)體器件，其特征在于，其中間距為8-12微米。
全文摘要
本發(fā)明提出了自對準電荷平衡的半導(dǎo)體器件以及制備這種器件的方法。一個或多個平面柵極形成在第一導(dǎo)電類型的半導(dǎo)體襯底上方?？涛g半導(dǎo)體中的一個或多個深溝槽，自對準到平面柵極。用第二導(dǎo)電類型的半導(dǎo)體材料填充溝槽，使深溝槽與半導(dǎo)體襯底的鄰近區(qū)域達到電荷平衡。該工藝可以制備單元間距小于12微米的自對準電荷平衡的器件。
文檔編號H01L21/336GK102148159SQ20101062024
公開日2011年8月10日 申請日期2010年12月21日 優(yōu)先權(quán)日2009年12月21日
發(fā)明者何佩天, 哈姆扎·依瑪茲, 安荷·叭剌, 李亦衡, 管靈鵬, 陳軍, 馬國榮 申請人:萬國半導(dǎo)體股份有限公司