專利名稱：三維結(jié)構(gòu)存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到疊層集成電路存儲(chǔ)器。
背景技術(shù)：
提高電子電路性能和降低其成本的制造方法，毫無例外地是提高電路集成度和減 小相等數(shù)量的諸如晶體管或電容器之類的電子器件所占據(jù)的物理尺寸的方法。這些方法已 經(jīng)生產(chǎn)了每秒鐘能夠運(yùn)行一億次的成本低于1000美元的1996微處理器和數(shù)據(jù)存儲(chǔ)時(shí)間小 于50毫微秒的成本低于50美元的64兆位DRAM電路。這種電路的物理尺寸小于2cm2。這 些制造方法很大程度上支撐著主要工業(yè)化國家的經(jīng)濟(jì)生活標(biāo)準(zhǔn)，并在全球人民的日常生活 中肯定會(huì)繼續(xù)具有重大影響。電路制造方法有二種主要形式工藝集成和裝配集成。歷史上，這二種制造科目之 間的界線是很清楚的，但隨著MCM(多芯片模塊)和倒裝片管芯安裝的使用的出現(xiàn)，這一清 晰的分隔可能會(huì)很快地消失。(相對(duì)于例如封裝形式中的集成電路，此處的術(shù)語“集成電路 (IC) ”主要是用于切自半導(dǎo)體晶片之類的電路襯底的單個(gè)管芯中的集成電路)。在初期的 管芯形式中，大多數(shù)IC現(xiàn)在是單獨(dú)封裝的，但越來越多地使用MCM。MCM中的管芯通常用諸 如金屬絲鍵合、DCA (直接芯片安裝)或FCA (倒裝片安裝)之類的常規(guī)IC管芯I/O互連鍵 合方法，以平面形式被安裝到電路襯底。諸如DRAM、SRAM、快速EPR0M、EEPR0M、鐵電存儲(chǔ)器、GMR(巨磁阻)之類的集成電路 存儲(chǔ)器，具有共同的結(jié)構(gòu)特性，即與控制電路單片集成在同一個(gè)具有存儲(chǔ)器陣列電路的管 芯上。對(duì)于大存儲(chǔ)器電路，這樣構(gòu)成的(標(biāo)準(zhǔn)或常規(guī)的)結(jié)構(gòu)即電路布局結(jié)構(gòu)就在控制電 路與存儲(chǔ)器陣列電路之間產(chǎn)生了設(shè)計(jì)折中限制。制造過程中存儲(chǔ)器單元電路的幾何尺寸的 減小已經(jīng)導(dǎo)致了密度越來越高的存儲(chǔ)器IC，但這種更高的存儲(chǔ)器密度已經(jīng)導(dǎo)致了以犧牲更 大的IC面積為代價(jià)的更尖端的控制電路。更大的IC面積至少意味著單位IC的更高的制 造成本(每個(gè)晶片的IC更少)以及更低的IC成品率(每個(gè)晶片可工作的IC更少)，而在 最壞的情況下，由于成本無競爭性或運(yùn)行不可靠而導(dǎo)致無法制造的IC設(shè)計(jì)。隨著存儲(chǔ)器密度的增大和單個(gè)存儲(chǔ)器單元尺寸的減小，需要更多的控制電路。在 諸如DRAM之類的某些情況下，存儲(chǔ)器IC的控制電路所占IC面積的百分?jǐn)?shù)接近或超過 40%。一部分控制電路是讀出放大器，它在讀出操作過程中對(duì)存儲(chǔ)器陣列電路中的存儲(chǔ)器 單元的狀態(tài)、電位或電荷進(jìn)行讀出。讀出放大器電路是控制電路的主要部分，改善讀出放 大器的靈敏度，以便讀出甚至更小的存儲(chǔ)器單元同時(shí)又防止讀出放大器所用的面積變得太 大，是對(duì)IC存儲(chǔ)器設(shè)計(jì)者的一個(gè)永恒的挑戰(zhàn)。
如果沒有這一控制電路和存儲(chǔ)器電路之間的限制或折中，則能夠?qū)⒖刂齐娐分圃?成執(zhí)行大量的額外功能，諸如對(duì)每個(gè)存儲(chǔ)器單元進(jìn)行多重存儲(chǔ)狀態(tài)的讀出、通過更靈敏的 讀出放大器進(jìn)行更快的存儲(chǔ)器存取、超高速緩存、刷新、地址轉(zhuǎn)換等等。但這一折中是目前 所有制造廠家所制造的存儲(chǔ)器IC的物理的和經(jīng)濟(jì)的現(xiàn)實(shí)。DRAM電路的容量每代之間以4倍的因子增加，例如1兆位，4兆位，16兆位，64兆 位DRAM。電路存儲(chǔ)器容量的這一每代4倍的增大，已經(jīng)導(dǎo)致了越來越大的DRAM電路面積。 在引入新一代DRAM的時(shí)候，電路成品率太低，因而大量制造是不合算的。在新一代DRAM的 實(shí)驗(yàn)性樣品出現(xiàn)的日期與大量生產(chǎn)這種電路的日期之間，通常要幾年。在本發(fā)明人的美國專利5354695中，公開了以疊層即三維(3D)方式來裝配管芯， 此處列為參考。而且，還試圖以3D方式裝配存儲(chǔ)器管芯。德克薩斯州Dallas的德州儀器 公司、力口州 Costa Mesa 的 IrvineSemsors 以及力口州 Scotts Valley 的 Cubic Memory 公司， 都已試圖生產(chǎn)疊層即3D DRAM產(chǎn)品。在所有三種情況下，管芯形式的常規(guī)DRAM都被層疊起 來，并沿電路疊層的外表面制作疊層中各個(gè)DRAM之間的互連。這些產(chǎn)品已經(jīng)銷售幾年了， 并已證明對(duì)于商業(yè)應(yīng)用來說是太昂貴了，但由于其物理尺寸即腳印(footprint)小，故在 空間及軍事應(yīng)用中已經(jīng)得到了一些應(yīng)用。DRAM電路類型被認(rèn)為是并常常被用作本說明書的樣品，然而，本發(fā)明顯然不局限 于DRAM類型電路。諸如EEPR0M(電可擦可編程只讀存儲(chǔ)器)、快速EPR0M、鐵電存儲(chǔ)器、 GMR(巨磁阻)或這些存儲(chǔ)器單元的組合之類的存儲(chǔ)器單元類型，無疑也能夠用于本三維結(jié) 構(gòu)(3DS)方法來制作3DS存儲(chǔ)器器件。本發(fā)明還有下列其它的目的1.比之僅僅用單片電路集成方法常規(guī)制造的電路，存儲(chǔ)器每兆位的制造成本降低 幾倍。2.比之常規(guī)制造的存儲(chǔ)器電路，性能高幾倍。3.比之常規(guī)制造的存儲(chǔ)器電路，單位IC的存儲(chǔ)器密度高許多倍。4.設(shè)計(jì)者對(duì)電路面積尺寸因而對(duì)成本的更大的控制權(quán)。5.用內(nèi)部控制器對(duì)存儲(chǔ)器單元進(jìn)行電路的動(dòng)態(tài)和靜態(tài)自測(cè)試。6.動(dòng)態(tài)錯(cuò)誤恢復(fù)和重構(gòu)。7.每個(gè)存儲(chǔ)器單元的多層存儲(chǔ)。8.虛擬地址變換、地址分屏(address windowing)、諸如間接尋址或按內(nèi)容尋址的 各種尋址功能、模擬電路功能、以及各種圖象加速和微處理器功能。

發(fā)明內(nèi)容
本3DS存儲(chǔ)器技術(shù)是一種疊層即3D電路裝配技術(shù)。其特點(diǎn)包括1.存儲(chǔ)器電路與控制邏輯，物理上分隔在不同的層上；2.幾個(gè)存儲(chǔ)器電路用一個(gè)控制邏輯；3.存儲(chǔ)器電路被減薄到厚度小于約50微米，形成一個(gè)具有平坦的加工過的鍵合 表面的基本上柔軟的襯底，并在仍然處于晶片襯底形式的情況下，將電路鍵合到電路疊層； 以及4.采用細(xì)粒高密度層間垂直總線連接。
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3DS存儲(chǔ)器制造方法使得能夠?qū)崿F(xiàn)幾種功能和物理尺寸效能，并用現(xiàn)有的半導(dǎo)體 工藝技術(shù)加以實(shí)現(xiàn)。以DRAM電路作為例子，用0. 25微米工藝制造的64兆位DRAM可以具 有84mm2的管芯尺寸、存儲(chǔ)器面積對(duì)管芯尺寸的比率為40%、和約為50ns的對(duì)8兆位存儲(chǔ) 的存取時(shí)間；用同樣的0.25微米工藝制造的3DS DRAM IC將具有18. 6mm2的管芯尺寸，采 用17層DRAM陣列電路，存儲(chǔ)器面積對(duì)管芯尺寸的比率為94. 4%，而對(duì)64兆位存儲(chǔ)的存取 時(shí)間可望小于10ns。3DSDRAM IC制造方法代表了相對(duì)于常規(guī)DRAM IC制造方法的每兆位 成本的可觀的幾倍的降低。換言之，3DS存儲(chǔ)器制造方法在基本結(jié)構(gòu)層面上代表了與所用的 工藝制造技術(shù)無關(guān)的十分重要的成本節(jié)省方法。


結(jié)合附圖，從下列描述中可以進(jìn)一步了解本發(fā)明。在這些附圖中圖la是用方法A或方法B制造的3DS DRAM IC的示意圖，顯示了與常規(guī)IC管芯 相同的I/O鍵合焊點(diǎn)的物理狀態(tài)；圖lb是3DS存儲(chǔ)器IC的剖面圖，示出了幾個(gè)減薄了的電路層之間的金屬鍵合互 連；圖lc是面朝下鍵合和互連在一個(gè)較大的常規(guī)IC或另一個(gè)3DS IC上的3DS DRAM IC的示意圖；圖2a示出了具有一組數(shù)據(jù)線總線即一個(gè)端口的3DS DRAM陣列電路塊的物理布 局；圖2b示出了具有二組數(shù)據(jù)線總線即二個(gè)端口的3DS DRAM陣列電路塊的物理布 局；圖2c示出了部分典型存儲(chǔ)器控制器電路的物理布局；圖3示出了 3DS DRAM陣列電路的物理布局，示出了(64) 3DSDRAM陣列塊各部分；圖4是減薄了的襯底中的普通3DS垂直互連或連接線的剖面圖；圖5示出了用來向下選擇柵線讀出或?qū)懭脒x擇的3DS存儲(chǔ)器多路復(fù)用器的布局。
具體實(shí)施例方式參照?qǐng)Dla和圖lb，3DS(三維結(jié)構(gòu))存儲(chǔ)器器件100是一個(gè)所有電路層之間具有 細(xì)粒垂直互連的集成電路疊層。如從圖2a和圖2b可見，術(shù)語“細(xì)粒層間垂直互連”被用來 表示穿透電路層的導(dǎo)體，它具有或不具有插入的器件元件，且標(biāo)稱間距小于100微米，更典 型是小于10微米，但不限制小于2微米的間距。細(xì)粒層間互連也起將各個(gè)電路層鍵合到一 起的作用。如圖lb所示，雖然鍵合和互連層105a和105b等最好是金屬，但如以下更充分 地所述，也可以使用其它材料。鍵合和互連層105a和105b等中的圖形107a和107b等，確定了集成電路各層之 間的垂直互連接觸，并用來使這些接觸彼此電隔離以及與其余的鍵合材料電隔離；此圖形 在鍵合層中取空洞或介電質(zhì)填充的間隔的形式。3DS存儲(chǔ)器疊層通常被組織成控制器101和數(shù)目一般為9-32個(gè)的存儲(chǔ)器陣列電路 層103，但對(duì)層數(shù)沒有特別的限制。控制器電路是標(biāo)稱電路厚度(通常為0.5mm或更厚)， 但各個(gè)存儲(chǔ)器陣列電路層是減薄了的基本上柔軟的凈應(yīng)力低的電路，其厚度小于50微米，通常小于10微米。在最終的存儲(chǔ)器陣列電路層上制作常規(guī)I/O鍵合焊點(diǎn)，以便用于常規(guī)封 裝方法。可以使用諸如插入互連(公開在本發(fā)明人的美國專利5323035和5453404中)、 DCA(直接芯片安裝)或FCA(倒裝片安裝)方法之類的其它金屬圖形。細(xì)粒層間垂直互連還可以用于3DS存儲(chǔ)器管芯與常規(guī)管芯(其中常規(guī)管芯可以是 圖lc所示的控制器電路)之間的或3DS存儲(chǔ)器管芯與另一個(gè)3DS存儲(chǔ)器管芯之間的直接 單個(gè)管芯鍵合；應(yīng)該設(shè)想的是，待要鍵合到一起的各個(gè)芯片的面積(尺寸)可以不同，不必 完全相同。更確切地說，參照?qǐng)Dlc，3DS DRAM IC疊層100被面朝下鍵合并互連在一個(gè)較大 的常規(guī)IC或另一個(gè)3DS IC 107上。3DS疊層100也可以只由具有DRAM控制器電路作為 較大管芯部分的DRAM陣列電路組成。若DRAM控制器電路是較大管芯部分，則可能要求細(xì) 粒垂直總線互連(在3DS DRAM IC疊層100的表面109處)將3DS DRAM陣列電路連接到 DRAM控制器，否則較大晶粒的常規(guī)互連可能進(jìn)入(圖形化)到整平了的鍵合層中。如圖3所示，各個(gè)存儲(chǔ)器陣列電路層包括由存儲(chǔ)器陣列塊301 (標(biāo)稱面積小于 5mm2)組成的存儲(chǔ)器陣列電路300，且各個(gè)塊由存儲(chǔ)器單元(以與DRAM或EEPR0M電路的單 元陣列很相似的方式)、總線電極、以及按設(shè)計(jì)者的意思用來選擇存儲(chǔ)器陣列的特定行或列 的啟動(dòng)?xùn)沤M成?？刂齐娐酚赏ǔＴ谥T如常規(guī)DRAM之類的單片設(shè)計(jì)的典型存儲(chǔ)器電路的外 圍可能找到的讀出放大器、地址、控制和驅(qū)動(dòng)邏輯組成。細(xì)?？偩€獨(dú)立于各個(gè)存儲(chǔ)器陣列層垂直連接控制器，使控制器能夠?qū)Ⅱ?qū)動(dòng)(功 率)或啟動(dòng)信號(hào)提供給任一層而不影響其它任何一層的狀態(tài)。這使控制器能夠獨(dú)立地對(duì)各 個(gè)存儲(chǔ)器電路層進(jìn)行測(cè)試、讀出或?qū)懭?。圖2a和圖2b示出了諸如圖3的塊301的存儲(chǔ)器陣列的可能塊的布局的例子。雖 然只示出了塊的一部分，但在所示的實(shí)施例中，各個(gè)塊呈現(xiàn)橫向?qū)ΨQ，致使可以從所示的部 分確定整個(gè)塊的布局。各個(gè)參考號(hào)后面的縮寫“T”、“L”和“TL”分別被用來表示“上”、“左” 和“左上”，表示圖中未示出的相應(yīng)元件。參照?qǐng)D2a，塊的核心部分200由大量的存儲(chǔ)器單元組成。邏輯上說，存儲(chǔ)器單元 集合可以再分成各含有例如由64兆位存儲(chǔ)器單元組成的8X8陣列的“宏單元”201。在核 心的外圍制作了細(xì)粒垂直互連，它包含以下參照?qǐng)D4更詳細(xì)地描述的層間鍵合和總線接觸 金屬化400。細(xì)粒垂直互連包括I/O功率和接地總線203TL、存儲(chǔ)器電路層選擇205T、存儲(chǔ) 器宏單元列選擇207T、數(shù)據(jù)線209L和柵線多路復(fù)用器(“mux”)選擇209TL。在所示實(shí)施 例中，柵線多路復(fù)用器211T是4 1多路復(fù)用器，用來在8列寬的存儲(chǔ)器宏單元列中選擇 4列中的1個(gè)。相應(yīng)的下側(cè)4 1多路復(fù)用器與上側(cè)多路復(fù)用器211T組合形成等效8 1 多路復(fù)用器，用來從8柵線寬的存儲(chǔ)器宏單元列中選擇一個(gè)柵線。圖5示出了 4 1柵線總線多路復(fù)用器500的一種實(shí)現(xiàn)。柵線啟動(dòng)209TL(例如 制作在金屬層1中)分別控制晶體管501a-501d。耦合到晶體管的是各個(gè)柵線503a-503d。 同時(shí)部分可看到的是耦合到相應(yīng)4 1多路復(fù)用器(未示出)的柵線505a-505d。當(dāng)一個(gè) 柵線啟動(dòng)被激活時(shí)，相應(yīng)的柵線被耦合到多路復(fù)用器(例如制作在金屬層2中)的輸出線 507。輸出線通過線509 (例如制作在金屬層3中且相應(yīng)于垂直總線互連的金屬接觸400) 和鎢栓511和513，被連接到一個(gè)或更多個(gè)垂直總線接觸。鎢栓513將線509連接到垂直互 連(未示出)。再次參照?qǐng)D2a，在存儲(chǔ)器電路層的情況下，此層也可以包括來自控制器層啟動(dòng)信
12號(hào)205T的輸出線啟動(dòng)(柵)，對(duì)其可以提供I/O啟動(dòng)(柵)213。要注意的是，在存儲(chǔ)器層面處，各個(gè)存儲(chǔ)器塊301與每個(gè)其它的存儲(chǔ)器塊301是電 隔離的。因此，各個(gè)存儲(chǔ)器塊的成品率幾率是獨(dú)立的。同可以增加額外的柵線垂直互連一樣，可以增加額外的讀出/寫入端口 ；額外的 垂直互連能夠以冗余的方式被采用，以便改善垂直互連成品率。3DS存儲(chǔ)器電路能夠被設(shè)計(jì) 成具有一個(gè)或更多個(gè)數(shù)據(jù)讀出和寫入總線端口互連。參照?qǐng)D2b，存儲(chǔ)器塊301’被示為具有 端口 Pq(209L)和另一個(gè)端口 PJ209L’)。對(duì)垂直互連數(shù)目的唯一限制是這種垂直互連加在 電路成本上的雜項(xiàng)開支(overhead)。細(xì)粒垂直互連方法在僅僅增加百分之幾的管芯面積的 情況下，使每個(gè)塊能夠有上千的互連。作為一個(gè)例子，圖2b所示的具有二個(gè)讀出/寫入端口并在0. 35微米或0. 15微米 設(shè)計(jì)規(guī)則中完成的4兆位DRAM存儲(chǔ)器塊的垂直互連的雜項(xiàng)開支由接近5000個(gè)連接組成， 并小于存儲(chǔ)器陣列塊總面積的6%。因此，3DS DRAM電路中的每個(gè)存儲(chǔ)器陣列電路層的垂 直互連雜項(xiàng)開支小于6%。這顯著小于目前在單片DRAM電路設(shè)計(jì)中遇到的非存儲(chǔ)器單元面 積能夠超過40%的情況。在完成了的3DS DRAM電路中，非存儲(chǔ)器單元面積的百分比通常小 于疊層結(jié)構(gòu)中所有電路總面積的10%。3DS存儲(chǔ)器器件去耦通常在單片存儲(chǔ)器電路的存儲(chǔ)器單元鄰近發(fā)現(xiàn)的控制功能， 并將它們分離到控制電路?？刂乒δ懿怀霈F(xiàn)在常規(guī)存儲(chǔ)器IC中的各個(gè)存儲(chǔ)器陣列層上，而 只在控制電路中出現(xiàn)一次。這就產(chǎn)生了一個(gè)節(jié)省的辦法，使幾個(gè)存儲(chǔ)器陣列層共用同一個(gè) 控制邏輯，因而比常規(guī)存儲(chǔ)器設(shè)計(jì)降低了高達(dá)二倍的單位存儲(chǔ)器單元的凈成本?？刂乒δ芟蚍至⒖刂齐娐返姆蛛x，使得這種功能可以有更大的面積(即等于一個(gè) 或幾個(gè)存儲(chǔ)器陣列塊的面積)。功能的這一物理分離還使二個(gè)用于控制邏輯和存儲(chǔ)器陣列 的非常不同的制造工藝能夠分離，再次實(shí)現(xiàn)了比之用于常規(guī)存儲(chǔ)器的更復(fù)雜的組合邏輯/ 存儲(chǔ)器制造工藝的額外制造成本的節(jié)省。存儲(chǔ)器陣列也可以在不考慮控制邏輯功能的工藝 要求的工藝技術(shù)中制造。這導(dǎo)致能夠以低于目前存儲(chǔ)器電路的成本來設(shè)計(jì)性能更高的控制 器功能。而且，也可以用較少的工藝步驟來制造存儲(chǔ)器陣列電路，標(biāo)稱降低存儲(chǔ)器電路制造 成本30% -40% (例如，在DRAM陣列的情況下，對(duì)于CMOS，工藝技術(shù)能夠被限制到NM0S或 PM0S晶體管)。因此，雖然用熱擴(kuò)散金屬鍵合方法使存儲(chǔ)器控制器襯底和存儲(chǔ)器陣列襯底的足夠 平坦的表面鍵合是比較好的，但在本發(fā)明的較廣泛的情況下，本發(fā)明試圖用諸如各向異性 導(dǎo)電環(huán)氧樹脂粘合劑之類的各種常規(guī)表面鍵合方法來鍵合分立的存儲(chǔ)器控制器和存儲(chǔ)器 陣列襯底，以便形成二者之間的互連以提供隨機(jī)存取數(shù)據(jù)存儲(chǔ)。參照?qǐng)D2c，示出了部分示范性存儲(chǔ)器控制電路的布局。層間鍵合和總線金屬化的 圖形與前述圖2a的相同。然而，提供了例如包括讀出放大器和數(shù)據(jù)線緩沖器215的存儲(chǔ)器 控制器電路來代替大量的存儲(chǔ)器單元。由于增大了管芯的可用面積，故多層邏輯可以與讀 出放大器和數(shù)據(jù)線緩沖器215 —起制造。還示出了地址譯碼器、柵線和DRAM層選擇邏輯 217、刷新和自測(cè)試邏輯219、ECC邏輯221、開屏邏輯(windowing logic) 223等。要注意的 是，除了通常在DRAM存儲(chǔ)器控制器電路中的功能外，還提供了自測(cè)試邏輯、ECC邏輯和開屏 邏輯。依賴于管芯尺寸或使用的控制器電路的數(shù)目，也可以提供任何大量的其它功能，例如 包括虛擬存儲(chǔ)器安排、諸如間接尋址或內(nèi)容尋址之類的地址功能、數(shù)據(jù)壓縮、數(shù)據(jù)解壓縮、
13聲頻編碼、聲頻譯碼、視頻編碼、視頻譯碼、聲音識(shí)別、手寫體識(shí)別、功率安排、數(shù)據(jù)庫處理、 圖象加速功能、微處理器功能(包括加入一個(gè)微處理器襯底)等。3DS存儲(chǔ)器電路管芯的尺寸不依賴于對(duì)一個(gè)單層上的存儲(chǔ)器單元和控制功能邏輯 的必要數(shù)目的這一限制。這使電路設(shè)計(jì)者能夠減小3DS電路管芯的尺寸或選擇對(duì)電路成品 率最佳的管芯尺寸。3DS存儲(chǔ)器電路管芯尺寸主要是用來制造最終3DS存儲(chǔ)器電路的存儲(chǔ) 器陣列塊的尺寸和數(shù)目以及存儲(chǔ)器陣列層的數(shù)目的函數(shù)。(如下所述，19層的0. 25微米工 藝的3DS DRAM存儲(chǔ)器電路的成品率可以呈現(xiàn)為大于90%。)選擇3DS電路管芯尺寸的這 一優(yōu)點(diǎn)，使得能夠比常規(guī)單片電路設(shè)計(jì)可以在制造中更早地使用更先進(jìn)的工藝技術(shù)。這當(dāng) 然意味著比常規(guī)存儲(chǔ)器電路額外的成本降低和功能提高。3DS存儲(chǔ)器器件的制造方法3DS存儲(chǔ)器電路有二種基本的制造方法。但此二種3DS存儲(chǔ)器制造方法具有共同 的目的，即大量電路襯底被熱擴(kuò)散金屬鍵合(也稱為熱壓鍵合)到堅(jiān)固的支持件即公共襯 底上，此公共襯底本身也可以是電路的元件層。支持件即公共襯底可以是標(biāo)準(zhǔn)的半導(dǎo)體晶片、石英晶片或能夠適應(yīng)3DS電路工藝 步驟、電路運(yùn)行和所使用的工藝設(shè)備的任何材料組分構(gòu)成的襯底。支持襯底的尺寸和形狀 是最大限度優(yōu)化可獲得的制造設(shè)備和方法的一種選擇。通過各種方法將電路襯底鍵合到支 持襯底，然后進(jìn)行減薄。電路襯底可以制作在標(biāo)準(zhǔn)的單晶半導(dǎo)體襯底上，或作為多晶電路制 作在諸如硅或石英之類的適當(dāng)?shù)囊r底上。多晶硅晶體管電路具有重要的成本節(jié)約選擇余地，即加入一個(gè)分離層(膜)，使其 上制作了多晶硅電路的襯底能夠分離并重新使用。多晶硅晶體管或TFT(薄膜晶體管)器 件被廣泛地使用，也不一定僅僅由硅制成。利用通常是鋁的二個(gè)金屬表面的熱擴(kuò)散，將3DS存儲(chǔ)器電路的各個(gè)電路層鍵合到 一起。待要鍵合的電路的表面是光滑的且足夠平整，正如未被加工的半導(dǎo)體晶片或已經(jīng)用 CMP(化學(xué)機(jī)械工藝)方法整平過的已被加工過的半導(dǎo)體晶片的表面情況那樣，至少在待要 鍵合的電路(制作在襯底上)的表面區(qū)域上，表面平整度小于1mm，最好是小于1000埃。待 要鍵合的電路表面上的金屬鍵合材料被圖形化成彼此成鏡象，從而確定圖2a、圖2b、圖2c 和圖5所示的各個(gè)垂直互連接觸。鍵合二個(gè)電路襯底的步驟導(dǎo)致在二個(gè)電路層即襯底之間 同時(shí)形成垂直互連。電路層的熱擴(kuò)散鍵合最好在具有受控壓力和諸如含有少量H20和02的N2氣氛的 設(shè)備工作室中進(jìn)行。鍵合設(shè)備對(duì)準(zhǔn)待要鍵合的襯底的圖形，然后用一組編程壓力和用作鍵 合材料的金屬的類型所要求的一定時(shí)間的一種或更多種溫度，將它們壓到一起。鍵合材料 的標(biāo)稱厚度在500-15000埃的范圍內(nèi)或更大，最佳厚度為1500埃。根據(jù)鍵合圖形的設(shè)計(jì)， 襯底鍵合的開始階段最后在例如1-740乇的負(fù)壓這樣的低于標(biāo)準(zhǔn)壓力的情況下進(jìn)行。這樣 可以在鍵合表面之間留下一個(gè)內(nèi)部負(fù)壓，一旦回到外部大氣壓力，這進(jìn)一步有助于形成鍵 合并增強(qiáng)鍵合的可靠性。最佳的鍵合材料是純鋁或鋁的合金，但不局限于鋁，例如可以包括在可接受的溫 度和制作時(shí)間內(nèi)提供可接受的表面鍵合擴(kuò)散能力的諸如Sn、Ti、In、Pb、Zn、Ni、Cu、Pt、Au 之類的金屬或這些金屬的合金。鍵合材料不局限于金屬，可以是諸如高導(dǎo)電多晶硅之類的 鍵合材料的組合，其中有些是諸如二氧化硅那樣不導(dǎo)電，且上述示范性鍵合材料選擇不應(yīng)該認(rèn)為是對(duì)如何鍵合電路層的限制。在金屬鍵合材料形成表面天然氧化物的情況下，這種氧化物或阻止形成滿意的鍵 合，或者還可能增大鍵合所形成的垂直互連的電阻，必須清除此氧化物。鍵合設(shè)備提供了降 低氧化物的能力，使鍵合材料的鍵合表面沒有天然氧化物。組成降低表面氧化物的氣氛的 方法是眾所周知的，并且有其它的方法來清除天然氧化物，例如濺射腐蝕、等離子體腐蝕或 離子研磨腐蝕。在鋁被用作鍵合材料的情況下，最好在鍵合之前清除鍵合表面上大約40埃 的天然氧化鋁薄膜。3DS存儲(chǔ)器電路的減薄了的(基本上柔軟的)襯底電路層通常是存儲(chǔ)器陣列電路， 但減薄了的襯底電路層不局限于存儲(chǔ)器電路。其它的電路層類型可以是控制器電路、諸如 EEPR0M之類的非易失存儲(chǔ)器、包括微處理器邏輯的額外的邏輯、以及諸如支持圖象或數(shù)據(jù) 庫處理的專用邏輯功能等。這些電路層類型的選擇遵照電路設(shè)計(jì)的功能要求而不受3DS存 儲(chǔ)器制造工藝的限制。與常規(guī)存儲(chǔ)器電路制造中更普通地使用的由較高應(yīng)力的氧化硅和氮化硅組成的 介電質(zhì)相反，最好用諸如低應(yīng)力的二氧化硅和氮化硅介電質(zhì)之類的低應(yīng)力(低于5X108 達(dá)因/cm2)介電質(zhì)來制造減薄了的(基本上柔軟的)襯底電路。在本發(fā)明人的美國專利 5354695中，詳細(xì)地討論了這種低應(yīng)力介電質(zhì)，此處列為參考。具有常規(guī)應(yīng)力水平的介電質(zhì) 可以用于3DS DRAM電路的裝配中，但若疊層裝配件包含幾層以上，則裝配件中的各個(gè)層必 須平衡應(yīng)力，使層的淀積膜的凈應(yīng)力小于5X 108達(dá)因/cm2。比之使用各個(gè)淀積膜的應(yīng)力不 相等但淀積成產(chǎn)生較低的凈平衡應(yīng)力的方法，采用本來就應(yīng)力低的淀積膜是較好的方法。方法A，3DS存儲(chǔ)器器件的制造工序本制造工序假設(shè)幾個(gè)電路層將被鍵合到一個(gè)公共即支持襯底并接著就地減薄。得 到的3DS存儲(chǔ)器電路的一個(gè)例子示于圖la。1.將第二電路襯底的上側(cè)對(duì)準(zhǔn)并鍵合到公共襯底。2A.將第二電路襯底的背側(cè)即暴露的表面研磨到厚度小于50微米，然后拋光即平 滑表面。此減薄了的襯底現(xiàn)在是基本上柔軟的襯底。在器件制造之前，也可以在半導(dǎo)體表面以下在第二襯底中包含一個(gè)厚度從小于1 微米到幾微米的腐蝕停止層。此腐蝕停止層可以是外延制作的諸如GeB之類的薄膜(在本 發(fā)明人的美國專利5354695和5323035中描述，此處列為參考)或低密度的02或隊(duì)注入層， 以便正好在第二襯底的上側(cè)上的器件層下面形成掩埋氧化物或氮化物勢(shì)壘腐蝕停止層。在 初步研磨襯底背側(cè)的主要部分之后，再在化學(xué)浴液中對(duì)第二襯底背側(cè)的其余部分進(jìn)行選擇 性腐蝕，此腐蝕停止于外延層或注入層的表面。如有需要，可以再用拋光和RIE步驟來完成 第二襯底的減薄。作為變通，在器件制造之前，諸如注入到第二襯底的上側(cè)表面中的H2之類的分離 層可以用于熱處理步驟，以便裂開第二襯底背側(cè)的大部分，使之能夠重新利用。2B.第二電路襯底也可以是能夠被專用化學(xué)脫模劑激活的諸如鋁、鈦、AlAs、KBr 之類的分離層上的由多晶硅晶體管或TFT組成的電路。然后，在激活(溶解)分離層時(shí)，清 除第二襯底的背側(cè)，如有需要，則隨之以互連半導(dǎo)體工藝步驟。3.對(duì)第二電路襯底的減薄了的背側(cè)進(jìn)行加工，以便形成諸如圖4所示的具有第二 襯底的被鍵合表面?zhèn)鹊拇怪被ミB。背側(cè)加工通常包含介電質(zhì)和金屬淀積物的常規(guī)半導(dǎo)體工藝步驟、光刻和RIE，其順序可以變化很大。背側(cè)加工的完成還將導(dǎo)致相似于上側(cè)鍵合材料 圖形的圖形化金屬層，從而方便額外電路襯底、諸如常規(guī)I/O IC鍵合焊點(diǎn)(金屬絲鍵合) 圖形的端子圖形、3DS存儲(chǔ)器電路到另一個(gè)管芯(另一個(gè)3DS電路或常規(guī)管芯)的熱擴(kuò)散鍵 合圖形、或用來插入互連、常規(guī)DCA (直接芯片安裝)或FCA (倒裝片安裝)的圖形的后續(xù)鍵
1=1 o更確切地說，參照?qǐng)D4，當(dāng)制造有源電路器件時(shí)，熱生長或淀積一個(gè)氧化物掩模 401。然后，例如與多晶硅柵制作步驟同時(shí)，從高摻雜的多晶硅制作垂直總線接觸403。作為 變通，接觸403也可以用金屬制作。然后用常規(guī)工藝制作常規(guī)DRAM互連結(jié)構(gòu)410。DRAM互 連可以包括內(nèi)部焊點(diǎn)405。晶片的“DRAM加工的”部分420包括各種介電層和金屬層。淀 積最終鈍化層407，之后制作通孔409。然后用常規(guī)CMP工藝來獲得平坦的表面411。再在 最上面的金屬層(例如第3金屬層)中，對(duì)未示出的接觸413和鍵合表面進(jìn)行圖形化。在將第二襯底的背側(cè)鍵合并減薄到硅(或其它半導(dǎo)體)襯底415的大約l-8mm之 后，對(duì)準(zhǔn)接觸403，制作饋通線417。然后制作鈍化層419和接觸421?？梢灾谱鹘佑|421以 便形成接觸413的鏡象，使其它晶片得以鍵合。4.若另一個(gè)電路層要鍵合到3DS電路疊層，則重復(fù)步驟1-3。5A.然后將完成的3DS存儲(chǔ)器襯底常規(guī)地鋸成管芯(單個(gè)的)，得到圖la所示類 型的電路，并如常規(guī)集成電路那樣進(jìn)行封裝。5B.然后將完成的3DS存儲(chǔ)器襯底的電路常規(guī)地鋸開，并以相似于上述步驟1鍵 合電路襯底的方式，單個(gè)地對(duì)準(zhǔn)并熱擴(kuò)散鍵合(金屬圖形向下)到第二(常規(guī)IC)管芯或 MCM襯底的表面。(常規(guī)管芯或MCM襯底可以具有比3DS存儲(chǔ)器襯底更大的面積，并可以包 括圖象控制器、視頻控制器或微處理器，使3DS被埋置成為另一個(gè)電路的一部分。)這一最 后鍵合步驟通常包括3DS存儲(chǔ)器電路與管芯或MCM襯底之間的細(xì)?；ミB，但也可以使用常 規(guī)的互連圖形。3DS存儲(chǔ)器電路還可以面朝上鍵合到管芯形式的常規(guī)IC或MCM襯底和用來 形成常規(guī)I/O互連的金屬絲鍵合。方法B，3DS存儲(chǔ)器器件的制造工序本制造工序假設(shè)電路襯底首先被鍵合到一個(gè)傳送襯底，進(jìn)行減薄，然后鍵合到公 共襯底成為電路疊層。然后分離傳送襯底。此方法相對(duì)于方法A具有下述優(yōu)點(diǎn)，即襯底在 被鍵合到最終電路疊層之前能夠被減薄，而且能夠?qū)σr底電路層同時(shí)進(jìn)行減薄和垂直互連加工。1.用脫模層即分離層將第二電路襯底鍵合到傳送襯底。傳送襯底可以具有高公差 的平行表面(總厚度變化TTV小于1微米)，并可以穿一系列的小孔以協(xié)助分離過程。分離 層可以是平鋪淀積的鍵合金屬。不要求表面精確對(duì)準(zhǔn)。2.執(zhí)行方法A的步驟2A或2B。3.加工第二襯底的背側(cè)，以形成圖4所示的具有第二襯底的鍵合上側(cè)表面的互 連。背側(cè)加工通常包含介電質(zhì)和金屬淀積物的常規(guī)半導(dǎo)體工藝步驟、光刻和RIE，其順序可 以變化很大。背側(cè)加工的完成還將導(dǎo)致相似于公共襯底的鍵合材料圖形的圖形化金屬層， 從而方便額外電路層的后續(xù)鍵合。4.將第二電路鍵合到公共襯底即支持襯底(3DS疊層)，并借助于激活它與第二電 路之間的分離層而分離傳送襯底。
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5.加工第二襯底現(xiàn)在暴露的上側(cè)，以便形成后續(xù)襯底鍵合的互連或常規(guī)I/O鍵合 (金屬絲鍵合)焊點(diǎn)圖形的端子圖形、3DS存儲(chǔ)器電路到另一個(gè)管芯(另一個(gè)3DS電路或常 規(guī)管芯)的熱擴(kuò)散鍵合圖形、或用于常規(guī)插入互連、DCA(直接芯片安裝)或FCA(倒裝片安 裝)的圖形。若另一個(gè)電路層要鍵合到3DS電路疊層，則重復(fù)步驟1-4。6.執(zhí)行方法A的步驟5A或5B。提高3DS存儲(chǔ)器器件的成品率的方法3DS電路可以被認(rèn)為是一種垂直裝配的MCM(多芯片模塊)，且其最終成品率為完 成的3DS電路中各個(gè)組成電路(層)的成品率幾率的乘積。3DS電路采用幾種提高成品率 的方法，這些方法在單個(gè)存儲(chǔ)器IC中的組合應(yīng)用中是疊加的。用在3DS存儲(chǔ)器電路中的提 高成品率的方法包括小的存儲(chǔ)器陣列塊尺寸、通過物理地孤立即分離垂直總線互連而使 存儲(chǔ)器陣列塊電隔離、備用內(nèi)部存儲(chǔ)器陣列塊柵線、備用存儲(chǔ)器陣列層(備用塊間柵線)、 備用控制器以及ECC(錯(cuò)誤糾正碼)。術(shù)語“備用”被用來表示用冗余的元件來替代。存儲(chǔ)器陣列塊的選定的尺寸是3DS存儲(chǔ)器電路成品率公式中的首要組成部分。各 個(gè)存儲(chǔ)器陣列塊被單獨(dú)地(唯一地)存取，并由控制器電路供電，因此，除了與不同存儲(chǔ)器 陣列層上的存儲(chǔ)器陣列塊之外，還與包括同一個(gè)存儲(chǔ)器陣列層上的存儲(chǔ)器陣列塊的每個(gè)其 它存儲(chǔ)器陣列塊，彼此物理上獨(dú)立。存儲(chǔ)器陣列塊的尺寸通常小于5mm2，最好是小于3mm2， 但不局限于具體的尺寸。存儲(chǔ)器陣列塊的尺寸、其NM0S或PM0S制造工藝的簡化、以及它與 其它存儲(chǔ)器陣列塊之間的物理獨(dú)立性，為幾乎所有的制造IC的工藝提供了大于99. 5%的 保守估計(jì)的標(biāo)稱成品率。這一成品率假定存儲(chǔ)器陣列塊中的諸如互連線斷開或短路之類的 大多數(shù)點(diǎn)缺陷或失效的存儲(chǔ)器單元可以由塊內(nèi)或塊間的冗余柵線備用(替代)。使完成的 存儲(chǔ)器陣列塊無法使用的存儲(chǔ)器陣列塊中的大多數(shù)缺陷，導(dǎo)致用冗余存儲(chǔ)器陣列層完全替 代此塊，否則就廢棄此3DS電路。在3DS DRAM電路例子中，存儲(chǔ)器陣列塊疊層的成品率由下列成品率公式計(jì)算Ys = ((1-(1-Py)2)n)b其中n是DRAM陣列的層數(shù)，b是每個(gè)DRAM陣列的塊數(shù)，Py是小于3mm2的DRAM陣列 塊的有效成品率(幾率)。假設(shè)在DRAM陣列塊線和一個(gè)冗余DRAM陣列層中的柵線的DRAM 陣列塊冗余量為4%，并進(jìn)一步假設(shè)每層的塊數(shù)為64，疊層中的存儲(chǔ)器陣列層數(shù)為17，且Py 的有效值為0.995，則整個(gè)存儲(chǔ)器陣列(包括所有存儲(chǔ)器陣列塊疊層)的疊層成品率乙為 97. 47%0然后將存儲(chǔ)器陣列的疊層成品率Ys乘以控制器的成品率Y。。假設(shè)管芯尺寸小于 50mm2,由0. 5微米BiCMOS或混合信號(hào)工藝制造的控制器的合理Y。在65% -85%之間，則 給出3DS存儲(chǔ)器電路的凈成品率在63. 4% -82. 8%之間。若冗余的控制器電路層被添加到 3DS存儲(chǔ)器疊層中，則成品率幾率可以在85. 7% -95. 2%之間。借助于可選地使用ECC邏輯，能夠進(jìn)一步提高存儲(chǔ)器陣列塊的有效成品率。ECC邏 輯對(duì)某些數(shù)據(jù)位組的數(shù)據(jù)位錯(cuò)誤進(jìn)行糾正。運(yùn)行ECC邏輯所必須的出錯(cuò)位組的各個(gè)位可以 存儲(chǔ)在垂直相關(guān)的塊疊層中的任何一個(gè)存儲(chǔ)器陣列層的冗余柵線上。如有需要，為了適應(yīng) ECC出錯(cuò)位組各個(gè)位的存儲(chǔ)，還可以將額外的存儲(chǔ)器陣列層加入到電路中。先進(jìn)的3DS存儲(chǔ)器器件控制器的能力比之常規(guī)存儲(chǔ)器電路，3DS存儲(chǔ)器控制器電路由于控制器電路能夠有額外的面積以及可以得到各種混合信號(hào)工藝制造技術(shù)，而可以具有各種優(yōu)越的能力。某些這種能力是 具有動(dòng)態(tài)柵線地址分配的存儲(chǔ)器單元的自測(cè)試、虛擬地址轉(zhuǎn)換、可編程地址開屏或繪圖、 ECC、數(shù)據(jù)壓縮和多層存儲(chǔ)。動(dòng)態(tài)柵線地址分配是利用可編程?hào)艁韱?dòng)讀出/寫入操作的層和柵線。這使存儲(chǔ) 器存儲(chǔ)的物理順序能夠分離或不同于存儲(chǔ)的存儲(chǔ)器的邏輯順序。對(duì)各代存儲(chǔ)器器件進(jìn)行的測(cè)試已經(jīng)導(dǎo)致了明顯增大了的測(cè)試成本。借助于組合足 夠的控制邏輯以執(zhí)行各個(gè)存儲(chǔ)器陣列塊的內(nèi)部測(cè)試(自測(cè)試)，3DS存儲(chǔ)器控制器降低了測(cè) 試成本。按常規(guī)ATE方式的電路測(cè)試僅僅要求驗(yàn)證控制器電路的功能。內(nèi)部測(cè)試的范圍還 被延伸到對(duì)應(yīng)于各層上各個(gè)存儲(chǔ)器陣列塊的各個(gè)柵線的唯一地址的可編程(動(dòng)態(tài))分配。 借助于重構(gòu)(替代)在產(chǎn)品中使用3DS存儲(chǔ)器電路之后失效的柵線的地址，在3DS存儲(chǔ)器 電路作為診斷工具和提高電路可靠性的方法的壽命期內(nèi)的任何時(shí)候，都能夠使用3DS控制 器電路的自測(cè)試能力。ECC是一種電路能力，S卩如果包括在控制器電路中，它被可編程信號(hào)能夠啟動(dòng)或關(guān) 斷，或形成一種專用功能。數(shù)據(jù)壓縮邏輯能夠提高可存儲(chǔ)在3DS存儲(chǔ)器陣列中的數(shù)據(jù)總量。存在著可用于此 目的的各種各樣的通常熟知的數(shù)據(jù)壓縮方法。較大的讀出放大器具有較大的動(dòng)態(tài)性能，并能夠從存儲(chǔ)器單元中進(jìn)行更高速的讀 出操作。較大的讀出放大器可望提供在每個(gè)存儲(chǔ)器單元中存儲(chǔ)多于一位的信息(多層存 儲(chǔ))的能力；在諸如快速EPR0M之類的非易失存儲(chǔ)器電路中已經(jīng)表現(xiàn)了這種能力。多層存 儲(chǔ)也已經(jīng)被提出用于4千兆位DRAM —代的電路中。對(duì)本技術(shù)領(lǐng)域熟練人員來說，顯然，本發(fā)明可以體現(xiàn)在其它的具體形式中而不超 越其構(gòu)思和主旨特征。因此，此處公開的實(shí)施例被認(rèn)為是說明性的而不是限制性的。本發(fā) 明的范圍由所附權(quán)利要求而不是由上述描述來表示，且其等效意義和范圍內(nèi)的改變都被認(rèn) 為包括在其中。
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權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括第一襯底，其包括具有互連接觸的第一表面；基本上柔軟的第二襯底，其包括第一表面和第二表面，所述第一表面和第二表面中的 至少一個(gè)具有互連接觸，其中所述第二表面與所述第一表面相對(duì)，并且其中所述第二襯底 的第二表面被拋光；以及在所述第一襯底的所述第一表面與所述第二襯底的所述第一表面和所述第二襯底的 所述第二表面中的所述一個(gè)的互連接觸之間的導(dǎo)電路徑；其中所述第一襯底的所述第一表面與所述第二襯底的所述第一表面和所述第二襯底 的所述第二表面中的一個(gè)以疊層的關(guān)系鍵合，所述第一襯底至少覆蓋所述第二襯底的主要 部分。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中所述第二襯底是單晶半導(dǎo)體襯底和經(jīng)減薄 的多晶半導(dǎo)體襯底中的一種。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中在所述第二襯底上形成電路，所述電路包 括有源電路和無源電路中的一種。
4.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中在所述第二襯底上形成電路，所述電路包 括有源電路和無源電路二者。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中所述第一襯底是在其上形成有電路的襯底。
6.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括在其上形成有電路的至少一個(gè)額外的經(jīng)減薄的襯底；所述至少一個(gè)額外的經(jīng)減薄的襯底中的第一個(gè)鍵合到所述第二襯底，并且額外的經(jīng)減 薄的襯底中的任一個(gè)鍵合到直接相鄰的額外的經(jīng)減薄的襯底；以及導(dǎo)電路徑，所述導(dǎo)電路徑形成在所述至少一個(gè)額外的經(jīng)減薄的襯底中的所述第一個(gè)與 所述第一襯底和所述第二襯底中的至少一個(gè)之間，并且還形成在每一個(gè)額外的經(jīng)減薄的襯 底和所述集成電路結(jié)構(gòu)的所述襯底中的至少一個(gè)之間。
7.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中所述第一襯底是非半導(dǎo)體材料。
8.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中所述第一襯底和所述第二襯底中的至少一 個(gè)包括低應(yīng)力介電質(zhì)層，其中所述低應(yīng)力介電質(zhì)層是二氧化硅介電質(zhì)和硅氧化物介電質(zhì)中 的至少一種，并且使所述低應(yīng)力介電質(zhì)層具有約5X IO8達(dá)因/cm2或更低的應(yīng)力。
9.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括在所述第二襯底上的存儲(chǔ)器電路，其中 所述存儲(chǔ)器電路的一部分是冗余存儲(chǔ)器電路。
10.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中一個(gè)或多個(gè)集成電路形成在所述第二襯 底上，并且所述集成電路中的至少一個(gè)包括冗余電路。
11.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中至少一個(gè)導(dǎo)電路徑通過所述襯底中的至 少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣。
12.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其特征在于以下的至少兩項(xiàng)所述第一襯底是 非半導(dǎo)體材料；所述第二襯底的所述表面中的至少一個(gè)具有形成在其上的應(yīng)力為約5X108 達(dá)因/cm2或更低的介電質(zhì)；所述介電質(zhì)是二氧化硅和硅氧化物中的至少一種；所述第二襯 底具有形成在其上的邏輯電路和存儲(chǔ)器電路中的一種；所述第二襯底具有形成在其上的微處理器電路；所述第二襯底具有形成在其上的重新配置電路；所述第二襯底具有形成在其 上的冗余電路；所述第二襯底具有大約1-8微米的厚度；所述第二襯底具有大約10微米或 更小的厚度；所述第二襯底具有大約50微米或更小的厚度；所述第一襯底和所述第二襯底 通過至少一種擴(kuò)散鍵合來鍵合；所述襯底中的至少一個(gè)是基本上柔軟的；所述第二襯底是 基本上柔軟的；至少一個(gè)導(dǎo)電路徑通過所述第一襯底；至少一個(gè)導(dǎo)電路徑通過所述第二襯 底；至少一個(gè)導(dǎo)電路徑在所述第一襯底的第一表面和第二表面之間通過所述第一襯底；至 少一個(gè)導(dǎo)電路徑在所述第二襯底的第一表面和第二表面之間通過所述第二襯底；導(dǎo)電路徑 形成在第一襯底和第二襯底的鍵合表面的覆蓋部分之間以及覆蓋部分內(nèi)；所述第二襯底的 所述第二表面具有形成在其上的氧化物層；至少一個(gè)導(dǎo)電路徑通過所述第一襯底和所述第 二襯底中的至少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣；一個(gè)或多個(gè)集成 電路形成在所述第二襯底上，其中所述集成電路中的至少一個(gè)包括冗余電路；所述第二襯 底是單晶半導(dǎo)體襯底和經(jīng)減薄的多晶半導(dǎo)體襯底中的一種。
13.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其特征在于以下的至少三項(xiàng)所述第一襯底是 非半導(dǎo)體材料；所述第二襯底的所述表面中的至少一個(gè)具有形成在其上的應(yīng)力為約5X108 達(dá)因/cm2或更低的介電質(zhì)；所述介電質(zhì)是二氧化硅和硅氧化物中的至少一種；所述第二襯 底具有形成在其上的邏輯電路和存儲(chǔ)器電路中的一種；所述第二襯底具有形成在其上的微 處理器電路；所述第二襯底具有形成在其上的重新配置電路；所述第二襯底具有形成在其 上的冗余電路；所述第二襯底具有大約1-8微米的厚度；所述第二襯底具有大約10微米或 更小的厚度；所述第二襯底具有大約50微米或更小的厚度；所述第一襯底和所述第二襯底 通過至少一種擴(kuò)散鍵合來鍵合；所述襯底中的至少一個(gè)是基本上柔軟的；所述第二襯底是 基本上柔軟的；至少一個(gè)導(dǎo)電路徑通過所述第一襯底；至少一個(gè)導(dǎo)電路徑通過所述第二襯 底；至少一個(gè)導(dǎo)電路徑在所述第一襯底的第一表面和第二表面之間通過所述第一襯底；至 少一個(gè)導(dǎo)電路徑在所述第二襯底的第一表面和第二表面之間通過所述第二襯底；導(dǎo)電路徑 形成在所述第一襯底和第二襯底的鍵合表面的覆蓋部分之間以及覆蓋部分內(nèi)；所述第二襯 底的所述第二表面具有形成在其上的氧化物層；至少一個(gè)導(dǎo)電路徑通過所述第一襯底和所 述第二襯底中的至少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣；一個(gè)或多個(gè) 集成電路形成在所述第二襯底上，其中所述集成電路中的至少一個(gè)包括冗余電路；所述第 二襯底是單晶半導(dǎo)體襯底和經(jīng)減薄的多晶半導(dǎo)體襯底中的一種。
14.一種集成電路結(jié)構(gòu)，包括第一襯底，其具有上側(cè)表面和下側(cè)表面，其中所述第一襯底的上側(cè)表面具有互連接觸；基本上柔軟的第二襯底，其具有上側(cè)表面和下側(cè)表面，其中所述第二襯底的所述上側(cè) 表面和下側(cè)表面中的至少一個(gè)具有互連接觸，并且其中所述第二襯底的下側(cè)表面被拋光；其中所述第一襯底的所述上側(cè)表面的主要部分與所述第二襯底的所述上側(cè)表面和所 述第二襯底的所述下側(cè)表面中的一個(gè)以疊層的關(guān)系鍵合；以及在所述第一襯底的所述上側(cè)表面上與所述第二襯底的所述上側(cè)表面和所述第二襯底 的所述下側(cè)表面中的所述一個(gè)上的互連接觸之間的導(dǎo)電路徑，所述導(dǎo)電路徑提供所述第一 襯底與所述第二襯底之間的電連接；其中，所述第一襯底至少覆蓋所述第二襯底的主要部分。
15.如權(quán)利要求14所述的集成電路結(jié)構(gòu)，其中所述第一襯底的所述上側(cè)表面的所述互 連接觸中選擇的互連接觸與所述第二襯底的所述下側(cè)表面的互連接觸中選擇的互連接觸 電接觸，從而形成所述電連接。
16.如權(quán)利要求14所述的集成電路結(jié)構(gòu)，還包括在其上形成有電路的至少一個(gè)額外的經(jīng)減薄的襯底；所述至少一個(gè)額外的經(jīng)減薄的襯底中的第一個(gè)鍵合到所述第二襯底，并且額外的經(jīng)減 薄的襯底中的任一個(gè)鍵合到直接相鄰的額外的經(jīng)減薄的襯底；以及導(dǎo)電路徑，所述導(dǎo)電路徑形成在所述至少一個(gè)額外的經(jīng)減薄的襯底中的所述第一個(gè)與 所述第一襯底和所述第二襯底中的至少一個(gè)之間，并且還形成在每一個(gè)額外的經(jīng)減薄的襯 底和所述集成電路結(jié)構(gòu)的所述襯底中的至少一個(gè)之間。
17.如權(quán)利要求14所述的集成電路結(jié)構(gòu)，其中所述第一襯底和所述第二襯底具有相同 的尺寸或相互完全覆蓋。
18.如權(quán)利要求14所述的集成電路結(jié)構(gòu)，其中所述第一襯底和所述第二襯底中的至少 一個(gè)包括低應(yīng)力介電質(zhì)層，其中所述低應(yīng)力介電質(zhì)層是二氧化硅介電質(zhì)和硅氧化物介電質(zhì) 中的至少一種，并且使所述低應(yīng)力介電質(zhì)層具有約5X IO8達(dá)因/cm2或更低的應(yīng)力。
19.如權(quán)利要求14所述的集成電路結(jié)構(gòu)，還包括在所述第二襯底上的存儲(chǔ)器電路，其 中所述存儲(chǔ)器電路的一部分是冗余存儲(chǔ)器電路。
20.如權(quán)利要求14所述的集成電路結(jié)構(gòu)，其中所述第一襯底是非半導(dǎo)體材料。
21.如權(quán)利要求14所述的集成電路結(jié)構(gòu)，其中所述集成電路中的至少一個(gè)包括冗余電路。
22.如權(quán)利要求14所述的集成電路結(jié)構(gòu)，其中至少一個(gè)導(dǎo)電路徑通過所述襯底中的至 少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣。
23.如權(quán)利要求14所述的集成電路結(jié)構(gòu)，其特征在于以下的至少兩項(xiàng)所述第一襯 底是非半導(dǎo)體材料；所述第二襯底的所述表面中的至少一個(gè)具有形成在其上的應(yīng)力為約 5 X IO8達(dá)因/cm2或更低的介電質(zhì)；所述介電質(zhì)是二氧化硅和硅氧化物中的至少一種；所述 第二襯底具有形成在其上的邏輯電路和存儲(chǔ)器電路中的一種；所述第二襯底具有形成在其 上的微處理器電路；所述第二襯底具有形成在其上的重新配置電路；所述第二襯底具有形 成在其上的冗余電路；所述第二襯底具有大約1-8微米的厚度；所述第二襯底具有大約10 微米或更小的厚度；所述第二襯底具有大約50微米或更小的厚度；所述第一襯底和所述第 二襯底通過至少一種擴(kuò)散鍵合來鍵合；所述襯底中的至少一個(gè)是基本上柔軟的；所述第二 襯底是基本上柔軟的；至少一個(gè)導(dǎo)電路徑通過所述第一襯底；至少一個(gè)導(dǎo)電路徑通過所述 第二襯底；至少一個(gè)導(dǎo)電路徑在所述第一襯底的第一表面和第二表面之間通過所述第一襯 底；至少一個(gè)導(dǎo)電路徑在所述第二襯底的第一表面和第二表面之間通過所述第二襯底；導(dǎo) 電路徑形成在第一襯底和第二襯底的鍵合表面的覆蓋部分之間以及覆蓋部分內(nèi)；所述第二 襯底的所述第二表面具有形成在其上的氧化物層；至少一個(gè)導(dǎo)電路徑通過所述第一襯底和 所述第二襯底中的至少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣；一個(gè)或多 個(gè)集成電路形成在所述第二襯底上，其中所述集成電路中的至少一個(gè)包括冗余電路；所述 第二襯底是單晶半導(dǎo)體襯底和經(jīng)減薄的多晶半導(dǎo)體襯底中的一種。
24.如權(quán)利要求14所述的集成電路結(jié)構(gòu)，其特征在于以下的至少三項(xiàng)所述第一襯底是非半導(dǎo)體材料；所述第二襯底的所述表面中的至少一個(gè)具有形成在其上的應(yīng)力為約 5 X IO8達(dá)因/cm2或更低的介電質(zhì)；所述介電質(zhì)是二氧化硅和硅氧化物中的至少一種；所述 第二襯底具有形成在其上的邏輯電路和存儲(chǔ)器電路中的一種；所述第二襯底具有形成在其 上的微處理器電路；所述第二襯底具有形成在其上的重新配置電路；所述第二襯底具有形 成在其上的冗余電路；所述第二襯底具有大約1-8微米的厚度；所述第二襯底具有大約10 微米或更小的厚度；所述第二襯底具有大約50微米或更小的厚度；所述第一襯底和所述第 二襯底通過至少一種擴(kuò)散鍵合來鍵合；所述襯底中的至少一個(gè)是基本上柔軟的；所述第二 襯底是基本上柔軟的；至少一個(gè)導(dǎo)電路徑通過所述第一襯底；至少一個(gè)導(dǎo)電路徑通過所述 第二襯底；至少一個(gè)導(dǎo)電路徑在所述第一襯底的第一表面和第二表面之間通過所述第一襯 底；至少一個(gè)導(dǎo)電路徑在所述第二襯底的第一表面和第二表面之間通過所述第二襯底；導(dǎo) 電路徑形成在所述第一襯底和第二襯底的鍵合表面的覆蓋部分之間以及覆蓋部分內(nèi)；所述 第二襯底的所述第二表面具有形成在其上的氧化物層；至少一個(gè)導(dǎo)電路徑通過所述第一襯 底和所述第二襯底中的至少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣；一個(gè) 或多個(gè)集成電路形成在所述第二襯底上，其中所述集成電路中的至少一個(gè)包括冗余電路; 所述第二襯底是單晶半導(dǎo)體襯底和經(jīng)減薄的多晶半導(dǎo)體襯底中的一種。
25.一種集成電路結(jié)構(gòu)，包括第一襯底，其具有第一表面和第二表面；第二襯底，其具有第一表面和第二表面，其中所述第一襯底和所述第二襯底的所述第 二表面與所述第一表面相對(duì)；其中所述第一襯底和所述第二襯底中的至少一個(gè)是經(jīng)減薄的且基本上柔軟的，由此提 供至少一個(gè)經(jīng)減薄的襯底，并且其中所述至少一個(gè)經(jīng)減薄的襯底的第二表面被拋光；其中所述第一襯底的所述第一表面與所述第二襯底的所述第一表面和所述第二襯底 的所述第二表面中的一個(gè)的主要部分通過至少一種鍵合物以疊層的關(guān)系鍵合，其中所述至 少一種鍵合物將所述第二襯底的主要部分固定到所述第一襯底上；以及在所述第一襯底的所述第一表面與所述第二襯底的所述第一表面和所述第二表面中 的至少兩個(gè)之間的導(dǎo)電路徑，其中，所述第一襯底至少覆蓋所述第二襯底的主要部分。
26.如權(quán)利要求25所述的集成電路結(jié)構(gòu)，其中所述第一襯底和所述第二襯底具有相同 的尺寸或相互完全覆蓋。
27.如權(quán)利要求25所述的集成電路結(jié)構(gòu)，其中所述第一襯底和所述第二襯底中的至少 一個(gè)包括低應(yīng)力介電質(zhì)層，其中所述低應(yīng)力介電質(zhì)層是二氧化硅介電質(zhì)和硅氧化物介電質(zhì) 中的至少一種，并且使所述低應(yīng)力介電質(zhì)層具有約5X IO8達(dá)因/cm2或更低的應(yīng)力。
28.如權(quán)利要求25所述的集成電路結(jié)構(gòu)，還包括在所述第二襯底上的存儲(chǔ)器電路，其 中所述存儲(chǔ)器電路的一部分是冗余存儲(chǔ)器電路。
29.如權(quán)利要求25所述的集成電路結(jié)構(gòu)，其中所述第一襯底是非半導(dǎo)體材料。
30.如權(quán)利要求25所述的集成電路結(jié)構(gòu)，其中所述集成電路中的至少一個(gè)包括冗余電路。
31.如權(quán)利要求25所述的集成電路結(jié)構(gòu)，其中至少一個(gè)導(dǎo)電路徑通過所述襯底中的至 少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣。
32.如權(quán)利要求25所述的集成電路結(jié)構(gòu)，其特征在于以下的至少兩項(xiàng)所述第一襯底是非半導(dǎo)體材料；所述第二襯底的所述表面中的至少一個(gè)具有形成在其上的應(yīng)力為約 5 X IO8達(dá)因/cm2或更低的介電質(zhì)；所述介電質(zhì)是二氧化硅和硅氧化物中的至少一種；所述 第二襯底具有形成在其上的邏輯電路和存儲(chǔ)器電路中的一種；所述第二襯底具有形成在其 上的微處理器電路；所述第二襯底具有形成在其上的重新配置電路；所述第二襯底具有形 成在其上的冗余電路；所述第二襯底具有大約1-8微米的厚度；所述第二襯底具有大約10 微米或更小的厚度；所述第二襯底具有大約50微米或更小的厚度；所述第一襯底和所述第 二襯底通過至少一種擴(kuò)散鍵合來鍵合；所述襯底中的至少一個(gè)是基本上柔軟的；所述第二 襯底是基本上柔軟的；至少一個(gè)導(dǎo)電路徑通過所述第一襯底；至少一個(gè)導(dǎo)電路徑通過所述 第二襯底；至少一個(gè)導(dǎo)電路徑在所述第一襯底的第一表面和第二表面之間通過所述第一襯 底；至少一個(gè)導(dǎo)電路徑在所述第二襯底的第一表面和第二表面之間通過所述第二襯底；導(dǎo) 電路徑形成在第一襯底和第二襯底的鍵合表面的覆蓋部分之間以及覆蓋部分內(nèi)；所述第二 襯底的所述第二表面具有形成在其上的氧化物層；至少一個(gè)導(dǎo)電路徑通過所述第一襯底和 所述第二襯底中的至少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣；一個(gè)或多 個(gè)集成電路形成在所述第二襯底上，其中所述集成電路中的至少一個(gè)包括冗余電路；所述 第二襯底是單晶半導(dǎo)體襯底和經(jīng)減薄的多晶半導(dǎo)體襯底中的一種。
33.如權(quán)利要求25所述的集成電路結(jié)構(gòu)，其特征在于以下的至少三項(xiàng)所述第一襯 底是非半導(dǎo)體材料；所述第二襯底的所述表面中的至少一個(gè)具有形成在其上的應(yīng)力為約 5 X IO8達(dá)因/cm2或更低的介電質(zhì)；所述介電質(zhì)是二氧化硅和硅氧化物中的至少一種；所述 第二襯底具有形成在其上的邏輯電路和存儲(chǔ)器電路中的一種；所述第二襯底具有形成在其 上的微處理器電路；所述第二襯底具有形成在其上的重新配置電路；所述第二襯底具有形 成在其上的冗余電路；所述第二襯底具有大約1-8微米的厚度；所述第二襯底具有大約10 微米或更小的厚度；所述第二襯底具有大約50微米或更小的厚度；所述第一襯底和所述第 二襯底通過至少一種擴(kuò)散鍵合來鍵合；所述襯底中的至少一個(gè)是基本上柔軟的；所述第二 襯底是基本上柔軟的；至少一個(gè)導(dǎo)電路徑通過所述第一襯底；至少一個(gè)導(dǎo)電路徑通過所述 第二襯底；至少一個(gè)導(dǎo)電路徑在所述第一襯底的第一表面和第二表面之間通過所述第一襯 底；至少一個(gè)導(dǎo)電路徑在所述第二襯底的第一表面和第二表面之間通過所述第二襯底；導(dǎo) 電路徑形成在所述第一襯底和第二襯底的鍵合表面的覆蓋部分之間以及覆蓋部分內(nèi)；所述 第二襯底的所述第二表面具有形成在其上的氧化物層；至少一個(gè)導(dǎo)電路徑通過所述第一襯 底和所述第二襯底中的至少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣；一個(gè) 或多個(gè)集成電路形成在所述第二襯底上，其中所述集成電路中的至少一個(gè)包括冗余電路; 所述第二襯底是單晶半導(dǎo)體襯底和經(jīng)減薄的多晶半導(dǎo)體襯底中的一種。
34.一種集成電路結(jié)構(gòu)，包括多個(gè)襯底，具有第一表面和第二表面，并且以疊層的關(guān)系布置，其中至少一個(gè)襯底是基 本上柔軟的，其具有拋光的第二表面，并且一個(gè)或多個(gè)集成電路形成在所述第一表面上；以 及所述多個(gè)襯底中的兩個(gè)之間的至少一個(gè)互連；其中，所述多個(gè)襯底中的一個(gè)覆蓋基本上柔軟的襯底的主要部分。
35.如權(quán)利要求34所述的集成電路結(jié)構(gòu)，其中所述集成電路中的至少一個(gè)包括冗余電路。
36.如權(quán)利要求34所述的集成電路結(jié)構(gòu)，其中至少一個(gè)導(dǎo)電路徑通過所述多個(gè)襯底中 的至少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣。
37.如權(quán)利要求34所述的集成電路結(jié)構(gòu)，其中一個(gè)襯底是非半導(dǎo)體材料。
38.如權(quán)利要求34所述的集成電路結(jié)構(gòu)，其中所述多個(gè)襯底中的至少一個(gè)包括低應(yīng)力 介電質(zhì)層，其中所述低應(yīng)力介電質(zhì)層是二氧化硅介電質(zhì)和硅氧化物介電質(zhì)中的至少一種， 并且使所述低應(yīng)力介電質(zhì)層具有約5X IO8達(dá)因/cm2或更低的應(yīng)力。
39.如權(quán)利要求34所述的集成電路結(jié)構(gòu)，還包括所述第二襯底上的存儲(chǔ)器電路，其中 所述存儲(chǔ)器電路的一部分是冗余存儲(chǔ)器電路。
40.如權(quán)利要求34所述的集成電路結(jié)構(gòu)，其中所述集成電路中的至少一個(gè)包括冗余電路。
41.如權(quán)利要求34所述的集成電路結(jié)構(gòu)，其中至少一個(gè)導(dǎo)電路徑通過所述多個(gè)襯底中 的至少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣。
42.如權(quán)利要求34所述的集成電路結(jié)構(gòu)，其中所述多個(gè)襯底包括第一襯底和第二襯 底，其特征在于以下的至少兩項(xiàng)所述第一襯底是非半導(dǎo)體材料；所述第二襯底的所述表 面中的至少一個(gè)具有形成在其上的應(yīng)力為約5X IO8達(dá)因/cm2或更低的介電質(zhì)；所述介電 質(zhì)是二氧化硅和硅氧化物中的至少一種；所述第二襯底具有形成在其上的邏輯電路和存儲(chǔ) 器電路中的一種；所述第二襯底具有形成在其上的微處理器電路；所述第二襯底具有形成 在其上的重新配置電路；所述第二襯底具有形成在其上的冗余電路；所述第二襯底具有大 約1-8微米的厚度；所述第二襯底具有大約10微米或更小的厚度；所述第二襯底具有大約 50微米或更小的厚度；所述第一襯底和所述第二襯底通過至少一種擴(kuò)散鍵合來鍵合；所述 襯底中的至少一個(gè)是基本上柔軟的；所述第二襯底是基本上柔軟的；至少一個(gè)導(dǎo)電路徑通 過所述第一襯底；至少一個(gè)導(dǎo)電路徑通過所述第二襯底；至少一個(gè)導(dǎo)電路徑在所述第一襯 底的第一表面和第二表面之間通過所述第一襯底；至少一個(gè)導(dǎo)電路徑在所述第二襯底的第 一表面和第二表面之間通過所述第二襯底；導(dǎo)電路徑形成在第一襯底和第二襯底的鍵合表 面的覆蓋部分之間以及覆蓋部分內(nèi)；所述第二襯底的所述第二表面具有形成在其上的氧化 物層；至少一個(gè)導(dǎo)電路徑通過所述第一襯底和所述第二襯底中的至少一個(gè)，并且所述導(dǎo)電 路徑通過絕緣材料與所述襯底絕緣；一個(gè)或多個(gè)集成電路形成在所述第二襯底上，其中所 述集成電路中的至少一個(gè)包括冗余電路；所述第二襯底是單晶半導(dǎo)體襯底和經(jīng)減薄的多晶 半導(dǎo)體襯底中的一種。
43.如權(quán)利要求34所述的集成電路結(jié)構(gòu)，其特征在于以下的至少三項(xiàng)所述第一襯 底是非半導(dǎo)體材料；所述第二襯底的所述表面中的至少一個(gè)具有形成在其上的應(yīng)力為約 5 X IO8達(dá)因/cm2或更低的介電質(zhì)；所述介電質(zhì)是二氧化硅和硅氧化物中的至少一種；所述 第二襯底具有形成在其上的邏輯電路和存儲(chǔ)器電路中的一種；所述第二襯底具有形成在其 上的微處理器電路；所述第二襯底具有形成在其上的重新配置電路；所述第二襯底具有形 成在其上的冗余電路；所述第二襯底具有大約1-8微米的厚度；所述第二襯底具有大約10 微米或更小的厚度；所述第二襯底具有大約50微米或更小的厚度；所述第一襯底和所述第 二襯底通過至少一種擴(kuò)散鍵合來鍵合；所述襯底中的至少一個(gè)是基本上柔軟的；所述第二 襯底是基本上柔軟的；至少一個(gè)導(dǎo)電路徑通過所述第一襯底；至少一個(gè)導(dǎo)電路徑通過所述 第二襯底；至少一個(gè)導(dǎo)電路徑在所述第一襯底的第一表面和第二表面之間通過所述第一襯底；至少一個(gè)導(dǎo)電路徑在所述第二襯底的第一表面和第二表面之間通過所述第二襯底；導(dǎo) 電路徑形成在所述第一襯底和第二襯底的鍵合表面的覆蓋部分之間以及覆蓋部分內(nèi)；所述 第二襯底的所述第二表面具有形成在其上的氧化物層；至少一個(gè)導(dǎo)電路徑通過所述第一襯 底和所述第二襯底中的至少一個(gè)，并且所述導(dǎo)電路徑通過絕緣材料與所述襯底絕緣；一個(gè) 或多個(gè)集成電路形成在所述第二襯底上，其中所述集成電路中的至少一個(gè)包括冗余電路； 所述第二襯底是單晶半導(dǎo)體襯底和經(jīng)減薄的多晶半導(dǎo)體襯底中的一種。
全文摘要
一種三維結(jié)構(gòu)(3DS)存儲(chǔ)器(100)使得能夠?qū)⒋鎯?chǔ)器電路(103)和控制邏輯(101)物理上分離到不同的層(103)上，致使可以分別地優(yōu)化各個(gè)層。幾個(gè)存儲(chǔ)器電路(103)有一個(gè)控制邏輯(101)就夠了，從而降低了成本。3DS存儲(chǔ)器(100)的制造涉及到將存儲(chǔ)器電路(103)減薄到厚度小于50微米以及將電路鍵合到電路疊層，同時(shí)仍然呈晶片襯底形式。采用了細(xì)粒高密度層間垂直總線互連(105)。3DS存儲(chǔ)器(100)制造方法使得能夠?qū)崿F(xiàn)幾種性能和物理尺寸效能，并且是用現(xiàn)有的半導(dǎo)體工藝技術(shù)實(shí)現(xiàn)的。
文檔編號(hào)H01L25/18GK102005453SQ201010284280
公開日2011年4月6日 申請(qǐng)日期1998年4月3日 優(yōu)先權(quán)日1997年4月4日
發(fā)明者格倫·J·利迪 申請(qǐng)人:格倫·J·利迪