專(zhuān)利名稱(chēng)：一種抑制soi浮體效應(yīng)的mos結(jié)構(gòu)及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種MOS (Metal Oxide Semiconductor)結(jié)構(gòu)及其制作方法，尤其是一 種可以有效抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)及其制作方法，屬于半導(dǎo)體制造技術(shù)領(lǐng)域。
背景技術(shù)：
SOKSilicon On Insulator)是指絕緣體上硅技術(shù)。在SOI技術(shù)中，器件僅制造 于表層很薄的硅膜中，器件與襯底之間由一層隱埋氧化層隔開(kāi)，正是這種結(jié)構(gòu)使得SOI技 術(shù)具有了體硅無(wú)法比擬的優(yōu)點(diǎn)。寄生電容電容小，使得SOI器件擁有高速度和低功耗。SOI CMOS器件的全介質(zhì)隔離徹底消除了體硅CMOS器件的寄生閂鎖效應(yīng)，SOI全介質(zhì)隔離使得 SOI技術(shù)集成密度高以及抗輻照特性好。SOI技術(shù)廣泛應(yīng)用于射頻、高壓、抗輻照等領(lǐng)域。隨 著器件尺寸的不斷縮小，SOI技術(shù)極有可能替代體硅成為SOI技術(shù)的首選。SOI MOS根據(jù)有源體區(qū)是否耗盡分為部分耗盡SOI MOS(PDSOI)和全耗盡SOI MOS (FDSOI)。一般來(lái)說(shuō)全耗盡SOI MOS頂層硅膜會(huì)比較薄，薄膜SOI硅片成本高，另一方面 全耗盡SOI MOS閾值電壓不易控制。因此目前普遍采用的還是部分耗盡SOI MOS0部分耗盡SOI MOS的有源體區(qū)并未完全耗盡，使得體區(qū)處于懸空狀態(tài)，碰撞電離的 產(chǎn)生的電荷無(wú)法迅速移走，這會(huì)導(dǎo)致SOI MOS特有的浮體效應(yīng)。對(duì)于S0INM0S溝道電子在漏 端碰撞電離產(chǎn)生的電子-空穴對(duì)，空穴流向體區(qū)，SOI MOS浮體效應(yīng)導(dǎo)致空穴在體區(qū)積累， 從而抬高體區(qū)電勢(shì)，使得SOI NMOS的閾值電壓降低繼而漏電流增加，導(dǎo)致器件的輸出特性 曲線IdVd有翹曲現(xiàn)象，這一現(xiàn)象稱(chēng)為Kink效應(yīng)。Kink效應(yīng)對(duì)器件和電路性能以及可靠性 產(chǎn)生諸多不利的影響，在器件設(shè)計(jì)時(shí)應(yīng)盡量抑制。對(duì)SOI PM0S，由于空穴的電離率比較低， 碰撞電離產(chǎn)生的電子_空穴對(duì)遠(yuǎn)低于SOI匪0S，因此SOI PMOS中的Kink效應(yīng)不明顯。為了解決部分耗盡SOI NM0S，通常采用體接觸(body contact)的方法將“體”接 固定電位(源端或地)，如圖Ia-Ib所示，為傳統(tǒng)T型柵結(jié)構(gòu)體接觸，在T型柵的一端形成的 P+注入?yún)^(qū)與柵下面的P型體區(qū)相連，MOS器件工作時(shí)，體區(qū)積累的載流子通過(guò)P+通道泄放， 達(dá)到降低體區(qū)電勢(shì)的目的，負(fù)面作用是造成工藝流程復(fù)雜化，寄生效應(yīng)增加，降低了部分電 學(xué)性能并且增大了器件面積。鑒于此，本發(fā)明為了抑制SOI MOS器件中的浮體效應(yīng)，提出一種新型的MOS結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題在于提供一種有效抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)以及相 關(guān)制作方法。為了解決上述技術(shù)問(wèn)題，本發(fā)明采用如下技術(shù)方案一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)，包括襯底、位于所述襯底之上的埋層絕緣 層、位于所述埋層絕緣層之上的有源區(qū)；所述有源區(qū)包括體區(qū)、分別位于所述體區(qū)兩端的第 一導(dǎo)電類(lèi)型源區(qū)和第一導(dǎo)電類(lèi)型漏區(qū)；所述體區(qū)之上設(shè)有柵區(qū)，其特征在于所述有源區(qū) 還包括位于所述第一導(dǎo)電類(lèi)型源區(qū)與所述埋層絕緣層之間的重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)，所述
3重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)分別與所述第一導(dǎo)電類(lèi)型源區(qū)、所述埋層絕緣層以及所述體區(qū)相接 觸。本發(fā)明還提供一種形成所述重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)的方法通過(guò)設(shè)有開(kāi)口的掩膜 版向所述第一導(dǎo)電類(lèi)型源區(qū)的位置進(jìn)行離子注入，使所述第一導(dǎo)電類(lèi)型源區(qū)下部、埋層絕 緣層之上的區(qū)域形成重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)。本結(jié)構(gòu)的特點(diǎn)是在源區(qū)下方存在重?fù)诫s的P型區(qū)，源區(qū)下方的重?fù)诫sP區(qū)與重?fù)?雜的N型源區(qū)形成隧道結(jié)，從而使得SOI M0S發(fā)生Kink的電壓推至工作電壓之后，這樣浮 體效應(yīng)不會(huì)影響器件的工作，并且不會(huì)增加?xùn)烹娙?。本發(fā)明在有效抑制浮體效應(yīng)的同時(shí)，還 具有不會(huì)增加芯片面積，制造工藝與常規(guī)CMOS工藝相兼容等優(yōu)點(diǎn)。


圖la為背景技術(shù)中采用體接觸方法抑制浮體效應(yīng)的M0S結(jié)構(gòu)俯視示意圖；圖lb為背景技術(shù)中采用體接觸方法抑制浮體效應(yīng)的M0S結(jié)構(gòu)剖面示意圖；圖2為本發(fā)明的抑制浮體效應(yīng)的M0S結(jié)構(gòu)剖面示意圖；圖3為實(shí)施例一中抑制浮體效應(yīng)的M0S結(jié)構(gòu)的制作方法示意圖；圖4為實(shí)施例二中抑制浮體效應(yīng)的M0S結(jié)構(gòu)的制作方法示意圖；圖5為實(shí)施例三中抑制浮體效應(yīng)的M0S結(jié)構(gòu)的制作方法示意圖；圖6為本發(fā)明的有效抑制浮體效應(yīng)的M0S結(jié)構(gòu)以及普通M0S結(jié)構(gòu)的輸出特性曲線 IdVdo
具體實(shí)施例方式下面結(jié)合附圖進(jìn)一步說(shuō)明本發(fā)明，為了示出的方便附圖并未按照比例繪制。如圖2所示，一種抑制浮體效應(yīng)的M0S結(jié)構(gòu)，包括襯底100、位于所述襯底100之 上的埋層絕緣層200、位于所述埋層絕緣層200之上的有源區(qū)；所述有源區(qū)周?chē)O(shè)有淺溝槽 隔離(STI)結(jié)構(gòu)300將其隔離。所述有源區(qū)包括體區(qū)400、分別位于所述體區(qū)400兩端的第 一導(dǎo)電類(lèi)型源區(qū)401和第一導(dǎo)電類(lèi)型漏區(qū)402 ；在所述體區(qū)400之上設(shè)有柵區(qū)；所述有源區(qū) 還包括位于所述第一導(dǎo)電類(lèi)型源區(qū)401與所述埋層絕緣層200之間的重?fù)诫s第二導(dǎo)電類(lèi)型 區(qū)403，所述重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)403分別與所述第一導(dǎo)電類(lèi)型源區(qū)401、所述埋層絕緣 層200以及所述體區(qū)400接觸。所述柵區(qū)包括柵介質(zhì)層501和位于所述柵介質(zhì)層501上的 柵電極500。在所述柵區(qū)周?chē)€設(shè)有絕緣體介質(zhì)側(cè)墻隔離結(jié)構(gòu)502。所述第一導(dǎo)電類(lèi)型源區(qū)401采用重?fù)诫s的N型(N+)半導(dǎo)體材料；所述第一導(dǎo)電類(lèi) 型漏區(qū)402也采用重?fù)诫s的N型(N+)半導(dǎo)體材料。所述重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)403采用 重?fù)诫s的P型(P+)半導(dǎo)體材料。所述體區(qū)400采用P型半導(dǎo)體材料。有源區(qū)的半導(dǎo)體材 料可以是Si或Ge等材料。所述埋層絕緣層200為埋層氧化層(BOX)，即二氧化硅層。形成所述重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)403的方法可為通過(guò)掩膜版(Mask)在所述第 一導(dǎo)電類(lèi)型源區(qū)401的位置開(kāi)口，對(duì)所述第一導(dǎo)電類(lèi)型源區(qū)401的位置進(jìn)行離子注入，使源 區(qū)401下部、埋層絕緣層200之上的區(qū)域形成重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)403。對(duì)于NM0S結(jié)構(gòu) (第一導(dǎo)電類(lèi)型為N型，第二導(dǎo)電類(lèi)型為P型)，采用P型離子注入，實(shí)施例中采用硼離子注 入，注入能量為9Kev，劑量為3E15/cm2。
本發(fā)明公開(kāi)的這種抑制浮體效應(yīng)的M0S結(jié)構(gòu)N型源區(qū)與其下面的P型區(qū)形成PN 結(jié)，該P(yáng)N結(jié)兩邊均為重?fù)诫s，雜質(zhì)濃度大，勢(shì)壘區(qū)很薄，由于量子力學(xué)的隧道效應(yīng)，PN結(jié)容 易形成隧道結(jié)。隧道結(jié)與普通PN結(jié)不同的地方在于隧道結(jié)的正向電流一開(kāi)始就隨正向電 壓的增加而迅速上升達(dá)到一個(gè)極大值，這個(gè)時(shí)候的電流主要是隧道電流；隨后電壓增加，電 流反而減小達(dá)到一個(gè)極小值；隨后與普通PN結(jié)一致正向電流隨著電壓的增加而增加。對(duì)于 本發(fā)明中的隧道結(jié)，一開(kāi)始的隧道電流可以把SOI M0S浮體效應(yīng)積累的電荷導(dǎo)出去一部分， 當(dāng)隧道結(jié)的特性進(jìn)入到普通PN結(jié)區(qū)時(shí)，SOI M0S的體區(qū)還是會(huì)積累電荷，所以該結(jié)構(gòu)可以 使SOI M0S發(fā)生Kink的電壓推后，只要調(diào)節(jié)工藝可以使SOI M0S發(fā)生Kink的電壓推至工 作電壓之后，這樣浮體效應(yīng)就不會(huì)影響器件的工作。實(shí)施例一本實(shí)施例提供一種制作抑制浮體效應(yīng)的M0S結(jié)構(gòu)的方法，如圖3所示，包括如下步 驟首先，在具有埋層絕緣層200的半導(dǎo)體材料上(S0I或G0I等)制作淺溝槽隔離結(jié) 構(gòu)300，隔離出有源區(qū)，并在有源區(qū)進(jìn)行P離子注入；然后，增加一道掩膜版，掩膜版在第一 導(dǎo)電類(lèi)型源區(qū)401的位置開(kāi)口，經(jīng)由掩膜版垂直地進(jìn)行重?fù)诫sP離子注入，形成重?fù)诫s的P 型區(qū)；之后制作柵介質(zhì)層501、柵電極500，進(jìn)行源區(qū)輕摻雜(LDS)、漏區(qū)輕摻雜(LDD)，最后 進(jìn)行源區(qū)、漏區(qū)N離子注入，形成第一導(dǎo)電類(lèi)型源區(qū)401和第一導(dǎo)電類(lèi)型漏區(qū)402，在他們之 間形成體區(qū)400，在第一導(dǎo)電類(lèi)型源區(qū)401和埋層絕緣層200之間的重?fù)诫s的P型區(qū)形成重 摻雜第二導(dǎo)電類(lèi)型區(qū)403。在柵區(qū)周?chē)€制作有絕緣體介質(zhì)側(cè)墻隔離結(jié)構(gòu)502。實(shí)施例二本實(shí)施例提供另一種制作抑制浮體效應(yīng)的M0S結(jié)構(gòu)的方法，如圖4所示，包括如下 步驟首先，在具有埋層絕緣層200的半導(dǎo)體材料上(S0I或G0I等)制作淺溝槽隔離結(jié) 構(gòu)300，隔離出有源區(qū)，并在有源區(qū)進(jìn)行P離子注入；之后制作柵介質(zhì)層501、柵電極500，進(jìn) 行源區(qū)輕摻雜(LDS)、漏區(qū)輕摻雜(LDD)；然后，增加一道掩膜版，掩膜版在第一導(dǎo)電類(lèi)型源 區(qū)401的位置開(kāi)口，經(jīng)由掩膜版垂直地進(jìn)行重?fù)诫sP離子注入，在輕摻雜的源區(qū)(LDS)下方 形成重?fù)诫s的P型區(qū)；最后進(jìn)行源區(qū)、漏區(qū)N離子注入，形成第一導(dǎo)電類(lèi)型源區(qū)401和第一 導(dǎo)電類(lèi)型漏區(qū)402，在他們之間形成體區(qū)400，在第一導(dǎo)電類(lèi)型源區(qū)401和埋層絕緣層200 之間的重?fù)诫s的P型區(qū)形成重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)403。在柵區(qū)周?chē)€制作有絕緣體介質(zhì) 側(cè)墻隔離結(jié)構(gòu)502。實(shí)施例三本實(shí)施例提供第三種制作抑制浮體效應(yīng)的M0S結(jié)構(gòu)的方法，如圖5所示，該方法在 具有埋層絕緣層200的半導(dǎo)體材料上(S0I或G0I等)形成了體區(qū)400、分別位于所述體區(qū) 400兩端的第一導(dǎo)電類(lèi)型源區(qū)401和第一導(dǎo)電類(lèi)型漏區(qū)402、以及位于所述體區(qū)400之上的 柵區(qū)(柵介質(zhì)層501、柵電極500、絕緣體介質(zhì)側(cè)墻隔離結(jié)構(gòu)502)之后，增加一道掩膜版，經(jīng) 由掩膜版對(duì)所述第一導(dǎo)電類(lèi)型源區(qū)401垂直地進(jìn)行離子注入，使源區(qū)401下部，埋層絕緣層 200之上的區(qū)域形成重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)403。為了分析本發(fā)明M0S結(jié)構(gòu)的性能，對(duì)該結(jié)構(gòu)進(jìn)行了仿真模擬，模擬結(jié)果顯示本發(fā) 明能有效抑制S0I上M0S結(jié)構(gòu)的浮體效應(yīng)。圖6為0. 13微米器件的Id-vd特性曲線對(duì)比
5圖，圖中虛線表示的是傳統(tǒng)SOI上M0S器件的特性曲線，可以看到明顯的Kink效應(yīng)，而實(shí)線 表示的是本發(fā)明S0I上M0S器件的特性曲線，可見(jiàn)曲線發(fā)生翹曲的電壓推至工作電壓之后， 也就是說(shuō)在器件的工作電壓處，翹曲度明顯減小，Kink效應(yīng)得到抑制。
本發(fā)明中涉及的其他技術(shù)屬于本領(lǐng)域技術(shù)人員熟悉的范疇，在此不再贅述。上述 實(shí)施例僅用以說(shuō)明而非限制本發(fā)明的技術(shù)方案。任何不脫離本發(fā)明精神和范圍的技術(shù)方案 均應(yīng)涵蓋在本發(fā)明的專(zhuān)利申請(qǐng)范圍當(dāng)中。
權(quán)利要求
一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)，包括襯底、位于所述襯底之上的埋層絕緣層、位于所述埋層絕緣層之上的有源區(qū)；所述有源區(qū)包括體區(qū)、分別位于所述體區(qū)兩端的第一導(dǎo)電類(lèi)型源區(qū)和第一導(dǎo)電類(lèi)型漏區(qū)；所述體區(qū)之上設(shè)有柵區(qū)，其特征在于所述有源區(qū)還包括位于所述第一導(dǎo)電類(lèi)型源區(qū)與所述埋層絕緣層之間的重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)，所述重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)分別與所述第一導(dǎo)電類(lèi)型源區(qū)、所述埋層絕緣層以及所述體區(qū)相接觸。
2.根據(jù)權(quán)利要求1所述一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)，其特征在于 所述有源區(qū)周?chē)O(shè)有淺溝槽隔離結(jié)構(gòu)。
3.根據(jù)權(quán)利要求1所述一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)，其特征在于 所述柵區(qū)包括柵介質(zhì)層和位于所述柵介質(zhì)層上的柵電極。
4.根據(jù)權(quán)利要求1所述一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)，其特征在于 在所述柵區(qū)周?chē)€設(shè)有絕緣體介質(zhì)側(cè)墻隔離結(jié)構(gòu)。
5.根據(jù)權(quán)利要求1所述一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)，其特征在于 所述第一導(dǎo)電類(lèi)型源區(qū)采用重?fù)诫s的N型半導(dǎo)體材料。
6.根據(jù)權(quán)利要求1所述一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)，其特征在于 所述第一導(dǎo)電類(lèi)型漏區(qū)采用重?fù)诫s的N型半導(dǎo)體材料。
7.根據(jù)權(quán)利要求1所述一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)，其特征在于 所述重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)采用重?fù)诫s的P型半導(dǎo)體材料。
8.根據(jù)權(quán)利要求1所述一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)，其特征在于 所述體區(qū)采用P型半導(dǎo)體材料。
9.根據(jù)權(quán)利要求1所述一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)，其特征在于所述埋層絕緣層為埋層氧化層。
10.一種形成權(quán)利要求1所述的重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)的方法，其特征在于通過(guò)設(shè)有開(kāi)口的掩膜版向所述第一導(dǎo)電類(lèi)型源區(qū)的位置進(jìn)行離子注入，使所述第一導(dǎo) 電類(lèi)型源區(qū)下部、埋層絕緣層之上的區(qū)域形成重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)。
11.根據(jù)權(quán)利要求10所述一種形成權(quán)利要求1所述的重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)的方法， 其特征在于所述離子注入采用P型離子注入。
全文摘要
本發(fā)明公開(kāi)了一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)，其包括襯底、位于襯底之上的埋層絕緣層、位于埋層絕緣層之上的有源區(qū)；所述有源區(qū)包括體區(qū)、分別位于體區(qū)兩端的第一導(dǎo)電類(lèi)型源區(qū)和第一導(dǎo)電類(lèi)型漏區(qū)；在體區(qū)之上設(shè)有柵區(qū)，其中，所述有源區(qū)還包括位于第一導(dǎo)電類(lèi)型源區(qū)與埋層絕緣層之間的重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)。制作本結(jié)構(gòu)時(shí)，可通過(guò)掩膜版向第一導(dǎo)電類(lèi)型源區(qū)的位置進(jìn)行離子注入，使第一導(dǎo)電類(lèi)型源區(qū)下部、埋層絕緣層之上的區(qū)域形成重?fù)诫s第二導(dǎo)電類(lèi)型區(qū)。本發(fā)明在有效抑制浮體效應(yīng)的同時(shí)，具有不會(huì)增加芯片面積，制造工藝與常規(guī)CMOS工藝相兼容等優(yōu)點(diǎn)。
文檔編號(hào)H01L29/78GK101872737SQ201010102139
公開(kāi)日2010年10月27日 申請(qǐng)日期2010年1月28日 優(yōu)先權(quán)日2010年1月28日
發(fā)明者伍青青, 王曦, 羅杰馨, 肖德元, 陳靜 申請(qǐng)人:中國(guó)科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所