專利名稱：局部化soi上方的無電容器dram的制作方法
技術(shù)領域：
本發(fā)明大體上涉及一種局部化絕緣體上硅("sor)半導體設計，且更具體地說，涉及在動態(tài)隨機存取存儲器("DRAM")陣列中形成局部氧化物。
技術(shù)背景使用絕緣體上硅或SOI襯底通常能夠在絕緣體(例如氧化物)上方制造典型的電路 元件。在一種應用中，可在SOI上形成無電容器DRAM。使用SOI設計與傳統(tǒng)硅襯底相 比增加了針對這些無電容器DRAM的存取晶體管的浮體效應，從而產(chǎn)生遠為更有效的存 儲。在此類DRAM中編程浮體可通過碰撞電離("II")或通過柵極引發(fā)漏極泄漏("GIDL") 來進行。感測是非破壞性的且在較低電壓下使用電阻或電流感測方法來進行。對經(jīng)由 GIDL的無電容器DRAM的進一步描述可在Yoshida等人的"A Design of a Capacitorless IT-DRAM Cell Using Gate-induced Drain Leakage (GIDL) Current for Low-power and High-speed Embedded Memory, Technical Digest" (2003年國際電子裝置會議，第913-916 頁)(IEEE Cat. No. 03CH37457, 2003)中找到，其內(nèi)容以全文引用的方式并入本文中。發(fā)明內(nèi)容根據(jù)本發(fā)明的一個實施例，揭示一種在局部化絕緣體上硅上方形成無電容器DRAM 的方法。所述方法包含以下步驟提供硅襯底；以及在所述硅襯底內(nèi)界定硅柱陣列。在 硅襯底的至少一部分上方且在硅柱之間界定絕緣體層。在絕緣體層上方在硅柱周圍界定 絕緣體上硅層，且在絕緣體上硅層內(nèi)部和上方形成無電容器DRAM。根據(jù)本發(fā)明的另一實施例，揭示一種形成存儲器芯片的方法。所述方法包含以下步 驟在存儲器芯片上界定外圍區(qū)和存儲器陣列區(qū)。在存儲器陣列區(qū)中形成至少一個絕緣 體上硅區(qū)，而在外圍區(qū)中沒有形成絕緣體上硅區(qū)。在至少一個絕緣體上硅區(qū)上或內(nèi)部形 成至少一個無電容器DRAM。根據(jù)本發(fā)明的另一實施例，揭示一種存儲器裝置。所述存儲器裝置包含源極和漏極。 所述存儲器裝置進一步包含形成在所述源極與所述漏極之間的浮體，所述浮體界定在局 部化絕緣體上硅內(nèi)。所述存儲器裝置進一步包含鄰近于浮體的柵極。根據(jù)本發(fā)明的另一實施例，揭示一種集成電路。所述集成電路包含外圍區(qū)和陣列區(qū)。 在所述陣列區(qū)內(nèi)形成至少一個局部化絕緣體上硅。所述集成電路進一步包含形成在陣列區(qū)內(nèi)的源極和漏極。在所述至少一個局部化絕緣體上硅內(nèi)在所述源極與所述漏極之間形 成浮體。集成電路進一步包含鄰近于浮體的柵極。根據(jù)本發(fā)明的另一實施例，揭示一種系統(tǒng)。所述系統(tǒng)包含源極以及第一漏極和第二 漏極。所述系統(tǒng)進一步包含形成在源極與第一漏極之間的第一浮體以及形成在源極與第 二漏極之間的第二浮體，所述浮體界定在局部化絕緣體上硅內(nèi)。所述系統(tǒng)進一步包含鄰 近于第一浮體的第一柵極以及鄰近于第二浮體的第二柵極。根據(jù)本發(fā)明的一個實施例，揭示一種操作無電容器DRAM的方法。所述方法包含以 下步驟將浮體置于第一狀態(tài)中，以及通過測量無電容器DRAM的源極處的第一電流來 檢測所述第一狀態(tài)。所述浮體界定在局部化絕緣體上硅內(nèi)。


圖1是上面已經(jīng)執(zhí)行根據(jù)本發(fā)明一個實施例的局部SOI形成過程的第一步驟的存儲 器裝置的一部分的示意性橫截面圖。圖2說明上面已經(jīng)執(zhí)行根據(jù)本發(fā)明一個實施例的局部SOI形成過程的第二步驟的圖 1的存儲器裝置。圖3說明上面已經(jīng)執(zhí)行根據(jù)本發(fā)明一個實施例的局部SOI形成過程的第三步驟的圖1的存儲器裝置。圖4說明上面己經(jīng)執(zhí)行根據(jù)本發(fā)明一個實施例的局部SOI形成過程的第四步驟的圖 1的存儲器裝置。圖5說明上面已經(jīng)執(zhí)行根據(jù)本發(fā)明一個實施例的局部SOI形成過程的第五步驟的圖 1的存儲器裝置。圖6說明構(gòu)建于圖5的局部SOI襯底上方的無電容器DRAM。圖7是圖6的無電容器DRAM的局部俯視平面圖。
具體實施方式
盡管本發(fā)明的優(yōu)選實施例結(jié)合無電容器DRAM來說明局部SOI，但應了解這些形成 局部SOI的方法同樣可并入到其它集成電路制作中。另夕卜，盡管依據(jù)特定DRAM制作技 術(shù)來描述以下方法，但所屬領域的技術(shù)人員將眾所周知的是，此類技術(shù)可由其它制作和 修改半導體材料的方法替代。SOI通常通過均勻?qū)愚D(zhuǎn)移來形成。因此，為了在SOI上方制造無電容器DRAM，舉 例來說，存儲器裝置的陣列和外圍的整個表面并入有SOI襯底。然而，盡管在陣列內(nèi)需 要SOI，其中絕緣體增強浮體作用，但其不利地影響外圍中的芯片性能。此外，經(jīng)由層轉(zhuǎn)移形成SOI是個困難、費時且昂貴的過程。不同的硅和絕緣層熔化 引起許多技術(shù)問題，且必須在特定條件下以特定溫度執(zhí)行。因此，此項技術(shù)中需要通過常規(guī)半導體制作技術(shù)形成SOi局部區(qū)域，且同時使得芯 片剩余部分未被修改。進一步需要一種通過常規(guī)DRAM制作技術(shù)使用塊硅制作無電容器 DRAM的方法。因此，可在沒有經(jīng)由層轉(zhuǎn)移形成SOI的費用和困難的情況下實現(xiàn)無電容 器DRAM的優(yōu)點。圖1到5說明一種用于廉價地且有效地形成局部SOI的方法。根據(jù)這種方法，可在 存儲器芯片的陣列內(nèi)單獨地形成SOI結(jié)構(gòu)，從而將在典型半導體襯底上和內(nèi)部形成外圍。雖然未在任何圖式中展示，但可使用任何典型襯底10 (其通常由硅晶片形成)來執(zhí) 行以下形成局部SOI的方法。在其它實施例中，襯底IO可包含其它適宜材料(例如，其 它in—iv組材料)或形成于單個晶體片上方的外延層。最初參看圖1，優(yōu)先地首先在襯底10上方形成熱生長薄介電層(未圖示)，其在優(yōu) 選實施例中包含鋪墊氧化物。接著，可在襯底10和介電層上方沉積硬掩模層12 (例如 氮化硅)。可通過任何眾所周知的沉積工藝來形成硬掩模層12，所述沉積工藝例如為噴 濺、化學氣相沉積(CVD)或旋涂沉積等。雖然在優(yōu)選實施例中硬掩模層12包含氮化硅， 但必須了解其還可由氧化硅(舉例來說)或可在襯底蝕刻期間保護下伏襯底且還經(jīng)得起 額外處理的其它材料形成，如將從下文進一步描述的制作步驟中可見的。在同樣未在圖式中說明的步驟中，接著可使用形成于硬掩模層12上方的光致抗蝕劑 層來圖案化硬掩模層12?？墒褂贸Ｒ?guī)光刻技術(shù)來圖案化光致抗蝕劑層以形成掩模，且可 穿過經(jīng)圖案化的光致抗蝕劑各向異性地蝕刻硬掩模層12來在存儲器裝置的陣列區(qū)內(nèi)獲 得多個硬掩模島14。接著可通過常規(guī)技術(shù)來移除光致抗蝕劑層，例如通過使用氧基等離 子體。在替代實施例中，可各向異性地蝕刻硬掩模層12來獲得硬掩模柵格，其可大體上 提供與硬掩模島14相似的功能性(即，保護襯底10的將用以起源橫向外延過度生長的 部分)，下文將詳細描述。如說明一部分陣列的橫截面圖的圖1中所示，接著選擇性地回蝕刻襯底10的硅。所 述蝕刻過程相對于形成硬掩模層12的材料選擇性地蝕刻襯底10。舉例來說，可使用選 擇性濕式蝕刻，其相對于氮化硅來剝離硅。在另一實施例中，可使用離子銑削或反應性 離子蝕刻。因此，存儲器裝置的陣列成為硅柱16的陣列，優(yōu)選的是其中每一有源區(qū)域區(qū) 中心具有一個硅柱。這些硅柱16中的每一者界定在硬掩模島14下方。同時，優(yōu)選地留 下存儲器裝置的外圍的至少一部分不被觸及、由硬掩模12的未經(jīng)圖案化區(qū)保護。在替代實施例中，只需要為多個有源區(qū)域形成一個硅柱16。舉例來說，可為每五個 有源區(qū)域形成一個硅柱16。然而，在此實施例中，以下某些步驟(例如圖3所示的硅橫 向外延生長)可能花費長得多的時間。如熟練技工將知道的，通常執(zhí)行未在圖式中展示 的步驟來分開有源區(qū)域。舉例來說，在一個實施例中，可在每一有源區(qū)域周圍界定場氧 化物，以防止鄰近的有源區(qū)域之間的干擾。另一方面，在為每一有源區(qū)域獨自形成局部 化或偽SOI的情況下，可省略單獨場分隔步驟，如所說明的。在圖2中，展示陣列的根據(jù)以上步驟剝離的部分由絕緣體層18 (優(yōu)選地，氧化物) 填充。在優(yōu)選實施例中，絕緣體層18被毯覆式沉積在陣列上方，至少達到硅柱16的頂 部表面的高度。在沉積足夠量的絕緣體之后，可通過所屬領域的技術(shù)人員眾所周知的許 多工藝中的任一者來移除可能已經(jīng)形成于裝置的島14和其它部分上方的多余物。舉例來 說，可將裝置表面平面化到硬掩模島14的頂部表面，如圖2所示?？墒褂萌魏芜m宜的平 面化工藝，例如化學機械拋光("CMP")。因此，陣列優(yōu)選地包含多個由絕緣體18包圍的硅柱16，而外圍將僅僅保留其原始 配置，其中硬掩模層12上覆于覆蓋襯底IO的介電層(例如，鋪墊氧化物，未圖示)上 方。轉(zhuǎn)向圖3，可在陣列內(nèi)使用另一掩蔽工藝(例如上文所述的工藝)以在硅柱16周圍 切開絕緣體層18，至少在需要有源區(qū)域的區(qū)中切開。在所說明的實施例中，每一有源區(qū) 具有其自身的溝槽20，使得絕緣體18在溝槽20之間的未蝕刻部分充當場分隔。如上文 描述的，這個工藝優(yōu)選地使用根據(jù)常規(guī)光刻技術(shù)圖案化的光致抗蝕劑來執(zhí)行，可視情況 用硬掩模執(zhí)行。在優(yōu)選實施例中，可接著使用選擇性蝕刻工藝來選擇性地相對于硬掩模 層12和襯底IO來凹陷絕緣體層18，進而在存儲器裝置中在硅柱16周圍形成溝槽20。 優(yōu)選地持續(xù)進行這個蝕刻過程，直到絕緣體層18內(nèi)的溝槽20獲得大于硬掩模層12的高 度但小于硅柱16的高度的深度為止，進而暴露硅襯底10的形成硅柱16的一部分。優(yōu)選 地，溝槽20具有約200人與1,000 A之間的深度。在優(yōu)選實施例中，可接著使用硅作為晶種層來從硅柱16外延生長一些硅層22。如 所屬領域的技術(shù)人員眾所周知的，外延生長產(chǎn)生具有與硅襯底IO相同的結(jié)晶結(jié)構(gòu)的硅延 伸體22。優(yōu)選地，采用選擇性外延法以免需要隨后從暴露的氧化物和氮化物表面移除多 晶硅。優(yōu)選地，生長約50人與500A之間的硅(或其它半導體)。如圖4所示，接著可在形成于硅柱16周圍的溝槽20內(nèi)沉積非晶硅層24。在優(yōu)選實 施例中，非晶硅24可毯覆式沉積在陣列上方，從而填充溝槽20。在沉積足夠量硅之后，員眾所周知的許多工藝中的任一者來移除多余物。如圖4所示， 優(yōu)選地將裝置表面平面化到硬掩模島14的頂部表面?？墒褂萌魏芜m宜的平面化工藝，例 如CMP。在另一實施例中，硅延伸體22可改為通過外延沉積來延伸，以便填充溝槽20。 在又一布置中，可在下文描述的結(jié)晶步驟之后進行平面化。在優(yōu)選實施例中，可接著在硅層24的表面上方生長薄氧化物23 (如圖4所示)，這 可進一步有利于使用外延沉積的硅延伸體22作為晶種層來使填充硅24結(jié)晶。優(yōu)選的硅和氧化物沉積之后進行退火過程，借此非晶硅24趨向于獲得與外延生長硅 延伸體22的結(jié)晶取向類似的結(jié)晶取向。優(yōu)選地，非晶硅24采取有序結(jié)晶圖案。此類轉(zhuǎn) 換是一類稱為外延橫向增生(ELO)的固相外延法。最后，如圖5所示，可移除硬掩模島14，且可凹陷硅層24 (優(yōu)選地現(xiàn)在已結(jié)晶)。 在優(yōu)選實施例中，可使用選擇性蝕刻，其對硅24和硬掩模層14的蝕刻要比對絕緣體層 18的蝕刻有效得多，進而暴露硅柱16以進行進一步的處理步驟。可接著進行進一步選 擇性外延沉積，以獲得所需厚度?；蛘撸善矫婊麄€晶片。根據(jù)上述過程，可使用相對較廉價的制作技術(shù)來在常規(guī)多晶硅襯底上形成局部化絕 緣體上硅。圖6和7展示兩個存儲器單元共享單個晶體管源極的布置。具體地說，這些 圖式說明在這個SOI襯底上和內(nèi)部形成的無電容器DRAM。當然，在其它實施例中，還 預期其它DRAM方案。在圖6中，展示完成的無電容器DRAM結(jié)構(gòu)，其形成于根據(jù)上文陳述的步驟而形成 的局部SOI上方。如所說明的，硅柱16保留在共用源極下方，且通過接點26連接到傳 導數(shù)字或位線28。漏極30位于結(jié)晶硅層24的最遠端處，且也通過接點32與讀出線34 電連接。在優(yōu)選實施例中，浮體36形成溝道的分離漏極30與源極(在柱16頂部處)的 部分，且這些浮體36直接鄰近于內(nèi)側(cè)對字線38。此內(nèi)側(cè)對字線38優(yōu)選地分離源極16 與漏極30，如圖6中可見，從而充當雙柵極。盡管上文中稱為漏極30和源極16，但將 了解這些僅僅是出于方便起見且出于易于與傳統(tǒng)基于電容器的DRAM設計進行比較起見 所使用的標號?？深嵉顾鰳颂?；電壓在源極處還是在漏極處具有較高電平取決于正在 執(zhí)行讀取操作還是寫入操作，如下文中更詳細描述。圖6所示的結(jié)構(gòu)可根據(jù)所屬領域的技術(shù)人員眾所周知的許多沉積、圖案化和蝕刻步 驟來形成。盡管是針對無電容器DRAM操作來配置的，但所說明的方案(其中兩個存儲 器單元共享共用位線28和位線接點26)另外方面類似于頒予Tmn的第6，660，584號美國 專利中的方案，所述美國專利的揭示內(nèi)容以全文引用的方式并入本文中。'584專利描述一種"6F2"布置，其中多對存儲器單元共享共用位線和源極區(qū)且具有多個獨立對字線、 漏極和電容器。用以形成圖6所示結(jié)構(gòu)的工藝將當然不同于第6,660,584號美國專利中的 工藝，因為圖6的結(jié)構(gòu)缺少電容器。優(yōu)選地，首先在硅層上方生長柵極氧化物，隨后進行柵極堆疊沉積和蝕刻。接著可 形成必要的摻雜植入物來界定源極、漏極和溝道區(qū)。在某些摻雜步驟之前，可用所屬領 域的技術(shù)人員眾所周知的典型間隔物制作工藝來沉積和蝕刻間隔物40。接著形成位線和 單元側(cè)結(jié)，隨后形成金屬接點和位線。接著還可形成讀出區(qū)和其它金屬接點?？捎迷S多 方式進行此類過程，但由此形成的無電容器DRAM特別有效，因為其形成于局部SOI 上方。由于SOI的緣故，浮體36能特別好地起作用且隔離，因為它們位于絕緣體層18 內(nèi)，且陣列周圍的外圍的裝置可系結(jié)到塊襯底10。在優(yōu)選實施例中，圖6所示的無電容器DRAM使用柵極引發(fā)漏極泄漏(GIDL)電 流來操作，但在其它實施例中還可使用碰撞電離電流。如所屬領域的技術(shù)人員將眾所周 知的，無電容器DRAM使用浮體36來存儲關(guān)于晶體管狀態(tài)的信息。具體地說，為了將 邏輯"1"值寫入到圖6所示的晶體管，相對于鄰近柵極(例如，字線38中的一者)將 "漏極"30置于升高電壓。漏極30和柵極38的電壓分別由讀出線34和字線38控制。 由于電子穿隧的緣故，電子流動到漏極30，而所產(chǎn)生的空穴流動到下伏于柵極下方的浮 體36。隨著空穴在浮體36中積累，晶體管的閾值電壓降低，且源極電流進而增加。因此， 通常在設計無電容器DRAM期間可使用數(shù)字示波器來測量源極電流且進而測量晶體管狀 態(tài)。在所說明的實施例中，可沿著升高位線28檢測此源極電流。為了將邏輯"0"值寫 入到所述晶體管中的一者，鄰近柵極相對于漏極30采取升高電壓。因此，將浮體36中 的空穴擠出，閾值電壓再次增加，且源極電流降低。再次，可使用數(shù)字示波器來檢測源 極電流的此變化以確定恰當?shù)牟僮鏖撝?。關(guān)于此類無電容器DRAM如何起作用的更多信 息可在上文引用且并入的由Eijiag Yoshida和Tetsu Tanaka撰寫的文章中找到。如所說明的，無電容器DRAM的每一有源區(qū)域形成存儲器單元對的一部分，所述存 儲器單元對包含兩個浮體36和具有由存儲器單元共享的單個源極16、兩個柵極和兩個 漏極30的晶體管。所述存儲器單元對因此具有兩個可尋址位置(即，浮體36)，其每一 者可存儲一個數(shù)據(jù)位。此優(yōu)選實施例大體上如上文描述那樣起作用。然而，在一種應用 中，存儲器單元對可提供冗余性，因為如果浮體36中的任一者正存儲"1"位，那么位 線28處的源極電流被升高。因此，在一個實施例中，使用所說明的存儲器單元對的讀取和寫入操作將同時對所述兩個浮體36發(fā)生，進而減少錯誤?；蛘?，存儲器單元對可具有三種可能狀態(tài)。在一種狀態(tài)中，所述兩個浮體36存儲"0" 位，且穿過導線28的源極電流處于其最低電平。在第二狀態(tài)中， 一個且只有一個浮體 36存儲"1"位，且穿過位線28的源極電流處于較高電平。請注意，在此第二狀態(tài)中， 穿過位線28的升高源極電流僅產(chǎn)生關(guān)于一個浮體36正存儲"1"位的信息，且不會指示 哪個浮體36處于此升高狀態(tài)。在第三狀態(tài)中，所述兩個浮體36均存儲"1"位，且穿過 位線28的源極電流處于其最高電平。因此，靈敏的示波器(舉例來說)將能夠區(qū)分這三 種狀態(tài)。圖7中展示此無電容器DRAM的示意性平面圖。當然，僅以實例方式展示此無電容 器DRAM設計，且上文參看圖1到5描述的局部SOI方法可在任何數(shù)目的半導體環(huán)境下使用。盡管已經(jīng)描述了本發(fā)明的某些實施例，但僅以實例方式呈現(xiàn)這些實施例，且不希望 這些實施例限制本發(fā)明的范圍。實際上，本文所描述的新穎方法和裝置可以各種其它形 式實施；另外，可在不脫離本發(fā)明精神的情況下對本文描述的方法和裝置的形式作出各 種省略、替代和改變。希望所附權(quán)利要求書和其等效物涵蓋將屬于本發(fā)明范圍和精神的 形式或修改。
權(quán)利要求
1.一種在局部化絕緣體上硅上方形成無電容器DRAM的方法，所述方法包含提供硅襯底；在所述硅襯底內(nèi)界定硅柱陣列；在所述硅襯底的至少一部分頂部且在所述硅柱之間界定絕緣體層；在所述絕緣體層頂部所述硅柱周圍界定絕緣體上硅層；以及在所述絕緣體上硅層內(nèi)部和上方形成無電容器DRAM。
2. 根據(jù)權(quán)利要求1所述的方法，其中界定所述硅柱陣列包含使用光刻技術(shù)蝕刻所述硅 襯底。
3. 根據(jù)權(quán)利要求1所述的方法，其中界定所述絕緣體層包含在所述硅襯底上方沉積絕緣體材料以達到至少等于所述硅柱的高度的高度；以及 平面化所述絕緣體材料和硅襯底。
4. 根據(jù)權(quán)利要求3所述的方法，其中界定所述絕緣體上硅層包含蝕刻所述絕緣體層在所述硅柱周圍的至少一部分以在所述硅柱周圍界定溝槽；以及暴露至少一些包含所述硅柱的硅材料。
5. 根據(jù)權(quán)利要求4所述的方法，其中界定所述絕緣體上硅層進一步包含通過選擇性外延法在鄰近于所述硅柱的側(cè)壁處沉積硅延伸體。
6. 根據(jù)權(quán)利要求5所述的方法，其中界定所述絕緣體上硅層進一步包含通過橫向外延過度生長在所述溝槽內(nèi)沉積額外的硅且轉(zhuǎn)換所述額外的硅。
7. 根據(jù)權(quán)利要求4所述的方法，其中界定所述絕緣體上硅層進一步包含-通過橫向外延過度生長在所述溝槽內(nèi)沉積硅且轉(zhuǎn)換所述硅。
8. 根據(jù)權(quán)利要求1所述的方法，其中形成所述無電容器DRAM包含形成由一對存儲器單元共享的共用源極，所述存儲器單元進一步包含兩個浮體、 兩個柵極和兩個漏極。
9. 根據(jù)權(quán)利要求8所述的方法，其中形成所述無電容器DRAM進一步包含在所述絕緣體上硅層內(nèi)形成所述兩個浮體。
10. 根據(jù)權(quán)利要求1所述的方法，其進一步包含在所述存儲器芯片上界定外圍區(qū)和存儲器陣列區(qū)；以及在所述存儲器陣列區(qū)中界定所述絕緣體上硅層，而不在所述外圍區(qū)的至少一部分中形成絕緣體上硅區(qū)。
11. 根據(jù)權(quán)利要求IO所述的方法，其中形成所述至少一個無電容器DRAM單元進一步 包含在所述至少一個絕緣體上硅層內(nèi)界定至少一個浮體。
12. 根據(jù)權(quán)利要求11所述的方法，其中形成所述無電容器DRAM包含針對每兩個浮體 在所述存儲器陣列區(qū)中界定單個共享源極。
13. —種存儲器裝置，其包含源極和漏極；浮體，其形成在所述源極與所述漏極之間，所述浮體界定在局部化絕緣體上硅內(nèi)； 以及柵極，其鄰近于所述浮體。
14. 根據(jù)權(quán)利要求13所述的存儲器裝置，其中所述浮體經(jīng)配置以在相對于所述柵極將 所述漏極置于第一升高電壓時獲得第一狀態(tài)。
15. 根據(jù)權(quán)利要求14所述的存儲器裝置，其中所述浮體經(jīng)配置以在相對于所述漏極將 所述柵極置于第二升高電壓時獲得第二狀態(tài)。
16. 根據(jù)權(quán)利要求15所述的存儲器裝置，其中所述第一狀態(tài)導致所述源極處的源極電 流增加，且所述第二狀態(tài)導致所述源極處的源極電流減少。
17. 根據(jù)權(quán)利要求13所述的存儲器裝置，其中所述浮體的存儲位通過在所述源極處測 得的電流來讀取。
18. 根據(jù)權(quán)利要求13所述的存儲器裝置，其進一步包含外圍區(qū)和存儲器陣列區(qū)，其中 所述局部化絕緣體上硅、所述源極、所述漏極和所述浮體形成在所述存儲器陣列區(qū) 內(nèi)。
19. 根據(jù)權(quán)利要求18所述的存儲器裝置，其中所述外圍區(qū)的至少一部分缺少絕緣體上 硅區(qū)。 '
20. 根據(jù)權(quán)利要求18所述的存儲器裝置，其中源極電流指示存儲在所述浮體處的信息。
21. 根據(jù)權(quán)利要求18所述的存儲器裝置，其中所述浮體由柵極引發(fā)漏極泄漏電流操作。
22. 根據(jù)權(quán)利要求13所述的存儲器裝置，其進一步包含第二漏極、第二浮體和第二柵 極，其中所述第二浮體界定在所述源極與所述第二漏極之間，且所述第二柵極鄰近 于所述第二浮體。
23. 根據(jù)權(quán)利要求22所述的存儲器裝置，其中所述源極經(jīng)配置以傳導具有指示三種狀 態(tài)的值的電流，所述三種狀態(tài)包含第一狀態(tài)，其中所述浮體和所述第二浮體存儲"0"位；第二狀態(tài)，其中所述浮體和所述第二浮體中的一者存儲"0"位，且所述浮體和 所述第二浮體中的另一者存儲"1"位；以及第三狀態(tài)，其中所述浮體和所述第二浮體存儲"1"位。
24. 根據(jù)權(quán)利要求23所述的存儲器裝置，其中所述第二和第三狀態(tài)不依據(jù)檢測所述電 流來區(qū)分。
25. 根據(jù)權(quán)利要求22所述的存儲器裝置，其中所述浮體和所述第二浮體是冗余的。
26. —種系統(tǒng)，其包括根據(jù)權(quán)利要求13所述的存儲器裝置。
27. —種操作無電容器DRAM的方法，所述方法包含將浮體置于第一狀態(tài)中；以及通過測量所述無電容器DRAM的源極處的第一電流來檢測所述第一狀態(tài)； 其中所述浮體界定在局部化絕緣體上硅內(nèi)。
28. 根據(jù)權(quán)利要求27所述的方法，其中將所述浮體置于所述第一狀態(tài)中包含相對于柵極處的柵極電壓來升高漏極處的漏極電壓。
29. 根據(jù)權(quán)利要求28所述的方法；其進一步包含將所述浮體置于第二狀態(tài)中；以及 通過測量所述源極處的第二電流來檢測所述第二狀態(tài)。
30. 根據(jù)權(quán)利要求29所述的方法，其中將所述浮體置于所述第二狀態(tài)中包含相對于所述漏極電壓來升高所述柵極電壓。
31. 根據(jù)權(quán)利要求30所述的方法，其中所述第一電流高于所述第二電流。
32. 根據(jù)權(quán)利要求29所述的方法，其中所述第一狀態(tài)代表"1"位，且所述第二狀態(tài)代 表"0"位。
全文摘要
本發(fā)明提供一種在局部化絕緣體上硅上方形成無電容器DRAM的方法，其包含以下步驟提供硅襯底(10)；以及在所述硅襯底內(nèi)界定硅柱(16)陣列。在所述硅襯底(10)的至少一部分頂部且在所述硅柱(16)之間界定絕緣體層(18)。在所述絕緣體層(18)頂部所述硅柱(16)周圍界定絕緣體上硅層(22、24)，且在所述絕緣體上硅層(22、24)內(nèi)部和上方形成無電容器DRAM(26-40)。
文檔編號H01L27/12GK101253622SQ200680020345
公開日2008年8月27日 申請日期2006年5月5日 優(yōu)先權(quán)日2005年6月8日
發(fā)明者吉格伊什·D·特里維迪, 蘇拉·馬修 申請人:美光科技公司