專利名稱：Mos型半導體存儲裝置的制造方法和等離子體cvd裝置的制作方法
技術領域：
本發(fā)明涉及MOS(MetaI-Oxide-Silicon)型半導體存儲裝置的制造方法和使用該 MOS型半導體存儲裝置的制造方法的等離子體CVD裝置。
背景技術：
現(xiàn)在，作為MOS型半導體存儲裝置的一種，已知有能夠進行電氣改寫動作的EEI3R 0 (Electrically-Erasable-and-Programmable-ROM)。該裝置構成為，在半導體基板上形成 氧化硅膜后，在該氧化硅膜上形成一層以上的氮化硅膜，進而在該氮化硅膜上形成氧化硅 膜，然后在該氧化硅膜上形成控制柵極電極(例如參照專利文獻1的圖1、圖2)。在EEPROM 中，在半導體基板和控制柵極電極之間施加電壓，上述層疊構造的絕緣膜(絕緣膜層疊體) 的、主要在氮化硅膜中或在氮化硅膜和其上下的氧化硅膜的界面蓄積電子或空穴，由此進 行“1”、“0”的數(shù)據(jù)改寫。以下，以向作為電荷蓄積區(qū)域的絕緣膜層疊體注入電子的情況為例，對現(xiàn)有技術 進行說明。首先，對半導體基板施加0V，對控制柵極電極施加例如10V。于是，通過向半導 體基板和控制柵極電極間的絕緣膜層疊體施加強電場，將電子經由下側的氧化硅膜利用隧 道現(xiàn)象從半導體基板向氮化硅膜注入。然后，被注入的電子主要在氮化硅膜中，或者氮化硅 膜與下側的氧化硅膜或上側的氧化硅膜的界面附近被俘獲，作為數(shù)據(jù)加以蓄積。然而，作為EEPROM這樣的非易失性半導體存儲裝置所要求的重要性能，可舉出數(shù) 據(jù)保持特性。在現(xiàn)有技術的MOS型半導體存儲裝置中，為了長時間穩(wěn)定地保持在氮化硅膜 中、或者在氮化硅膜與下側的氧化硅膜或上側的氧化硅膜的界面附近被俘獲的電子，需要 將上述上下的氧化硅膜的膜厚形成得比較厚。但是，如果增加上下的氧化硅膜的膜厚，則存 在寫入數(shù)據(jù)時施加于絕緣膜層疊體的電場變弱進而使數(shù)據(jù)寫入速度變慢這樣的問題。通過增強施加于絕緣膜層疊體的電場能夠解決上述問題，但為此需要提高數(shù)據(jù)寫 入電壓。但這樣一來，存在半導體存儲裝置的消耗電力增大和絕緣膜的絕緣破壞的概率提 高，使半導體存儲裝置的信賴性大幅度降低這樣的問題。專利文獻1 日本特開2002-203917號公報

發(fā)明內容
本發(fā)明人們發(fā)現(xiàn)，通過對構成在MOS型半導體存儲裝置中作為電荷蓄積區(qū)域起作 用的絕緣膜層疊體的絕緣膜的帶隙構造進行控制，能夠同時實現(xiàn)優(yōu)異的數(shù)據(jù)保持特性、在 高速下的數(shù)據(jù)改寫功能、低消費電力的動作性能和高信賴性。但是，在通過現(xiàn)有的CVD法進行成膜工藝的情況下，為了改變各個絕緣膜的帶隙 (band gap)，需要改變膜的材質自身(例如氮化硅、氧化硅、氮氧化硅等)。為了改變膜的材 質而制造絕緣膜層疊體，存在每當對一層的絕緣膜進行成膜時，需要大幅度改變以原料氣 體為首的成膜條件整體，需要多個成膜裝置等，工藝效率變得惡劣的問題。本發(fā)明是鑒于上述情況而研發(fā)的，其目的在于提供一種MOS存儲裝置的制造方法，能夠容易地制造具有相鄰的絕緣膜的帶隙的大小不同的絕緣膜層疊體的MOS型半導體 存儲裝置。本發(fā)明的MOS型半導體存儲裝置的制造方法，其是在半導體層和柵極電極之間作 為蓄積電荷的區(qū)域設置有層疊多個絕緣膜而成的絕緣膜層疊體的MOS型半導體存儲裝置 的制造方法，其具備如下工序，S卩使用通過具有多個孔的平面天線向處理室內導入微波的 等離子體處理裝置，將原料氣體至少以與形成鄰接的絕緣膜時的壓力條件不同的壓力條件 等離子體化來進行等離子體CVD，從而改變構成上述絕緣膜層疊體的相鄰絕緣膜的帶隙的 大小來依次對絕緣膜進行成膜，形成上述絕緣膜層疊體。在本發(fā)明的MOS型半導體存儲裝置的制造方法中，優(yōu)選形成上述絕緣膜層疊體的 工序，作為上述原料氣體使用氨氣氣體和含硅化合物氣體，形成上述絕緣膜層疊體的工序 具有以處理壓力在IPa以上1333Pa以下的范圍內的第一壓力進行等離子體CVD，形成具 有第一帶隙的氮化硅膜的工序；和以處理壓力在IPa以上1333Pa以下的范圍內且與上述第 一壓力不同的第二壓力進行等離子體CVD，形成比上述第一帶隙大或小的第二帶隙的氮化 硅膜的工序。在本發(fā)明的MOS型半導體存儲裝置的制造方法中，優(yōu)選形成上述絕緣膜層疊體的 工序，作為上述原料氣體使用氮氣和含硅化合物氣體，形成上述絕緣膜層疊體的工序具有 以處理壓力在IPa以上1333Pa以下的范圍內的第一壓力進行等離子體CVD，形成具有第一 帶隙的氮化硅膜的工序；和以處理壓力在IPa以上1333Pa以下的范圍內且與上述第一壓力 不同的第二壓力進行等離子體CVD，形成比上述第一帶隙大或小的第二帶隙的氮化硅膜的 工序。在本發(fā)明的MOS型半導體存儲裝置的制造方法中，優(yōu)選形成上述絕緣膜層疊體的 工序，具有形成在距上述半導體層最近的位置設置的第一絕緣膜的工序；形成具有比上 述第一絕緣膜的帶隙小的帶隙的第二絕緣膜的工序；形成具有比上述第二絕緣膜的帶隙大 的帶隙的第三絕緣膜的工序；形成具有比上述第三絕緣膜的帶隙小的帶隙的第四絕緣膜的 工序；和形成在距上述柵極電極最近的位置設置的具有比上述第四絕緣膜的帶隙大的帶隙 的第五絕緣膜的工序。在本發(fā)明的MOS型半導體存儲裝置的制造方法中，優(yōu)選形成上述絕緣膜層疊體的 工序，具有形成在距上述半導體層最近的位置設置的第一絕緣膜的工序；形成具有比上 述第一絕緣膜的帶隙小的帶隙的第二絕緣膜的工序；形成具有比上述第二絕緣膜的帶隙小 的帶隙的第三絕緣膜的工序；形成具有比上述第三絕緣膜的帶隙大的帶隙的第四絕緣膜的 工序；和形成在距上述柵極電極最近的位置設置的具有比上述第四絕緣膜的帶隙大的帶隙 的第五絕緣膜的工序。在本發(fā)明的MOS型半導體存儲裝置的制造方法中，優(yōu)選在形成上述第三絕緣膜的 工序中，具有如下的能帶構造在從上述半導體層側朝向上述柵極電極側的膜的厚度方向 上，從與上述第二絕緣膜的界面附近朝向與上述第四絕緣膜的界面附近，帶隙傾斜地變大 或變小。在本發(fā)明的MOS型半導體存儲裝置的制造方法中，優(yōu)選在上述第一絕緣膜和上述 第五絕緣膜之間反復形成包含上述第二絕緣膜、上述第三絕緣膜和上述第四絕緣膜的中間
層疊體。
在本發(fā)明的MOS型半導體存儲裝置的制造方法中，優(yōu)選作為上述第一絕緣膜和上 述第五絕緣膜形成氧化硅膜，作為上述第二絕緣膜、上述第三絕緣膜和上述第四絕緣膜形 成氮化硅膜。本發(fā)明的計算機可讀取的存儲介質，存儲有在計算機上運作的控制程序，所述控 制程序在執(zhí)行時，通過計算機對等離子體CVD裝置進行控制以進行如下工序，即在半導體 層和柵極電極之間作為蓄積電荷的區(qū)域設置有層疊多個絕緣膜而成的絕緣膜層疊體的MOS 型半導體存儲裝置的制造時，在上述處理室內，將上述原料氣體至少以與形成鄰接的絕緣 膜時的壓力條件不同的壓力條件通過上述微波等離子體化來進行等離子體CVD，從而改變 構成上述絕緣膜層疊體的相鄰的絕緣膜的帶隙的大小來依次對絕緣膜進行成膜，形成上述 絕緣膜層疊體。本發(fā)明的等離子體CVD裝置，通過等離子體CVD法在被處理體上形成絕緣膜，其具 備處理室，其將被處理體載置在載置臺上并進行收納；電介質部件，其用于堵塞上述處理 室的上述開口部；天線，其設置在上述電介質部件的外側，用于向上述處理室內導入微波； 氣體供給機構，其用于向上述處理室內供給原料氣體；排氣機構，其用于對上述處理室內進 行減壓排氣；和控制部，其進行控制以進行如下工序，即制造在半導體層和柵極電極之間 作為蓄積電荷的區(qū)域設置有層疊多個絕緣膜而成的絕緣膜層疊體的MOS型半導體存儲裝 置時，在上述處理室內，將上述原料氣體至少以與形成鄰接的絕緣膜時的壓力條件不同的 壓力條件通過上述微波等離子體化來進行等離子體CVD，從而改變構成上述絕緣膜層疊體 的相鄰的絕緣膜的帶隙的大小來依次對絕緣膜進行成膜，形成上述絕緣膜層疊體。根據(jù)本發(fā)明的MOS型半導體存儲裝置的制造方法，通過至少以與形成鄰接的絕緣 膜時的壓力條件不同的壓力條件進行等離子體CVD，能夠改變構成絕緣膜層疊體的相鄰的 絕緣膜的帶隙大小來依次交替地沉積絕緣膜。特別是，由于僅通過處理壓力就能夠容易地 控制帶隙的大小，所以能夠在高精度地形成具有不同帶隙的絕緣膜的層疊體時進行連續(xù)的 成膜，在提高工藝效率方面極其有利。此外，由于僅通過處理壓力的調節(jié)就能夠高精度且容易地調整氮化硅膜的帶隙， 所以能夠簡單地制造各種帶隙構造的絕緣膜層疊體。因此，作為用于制造同時兼?zhèn)鋬?yōu)異的 數(shù)據(jù)保持特性、高速的數(shù)據(jù)改寫性能、低消耗電力下的動作性能和高信賴性的MOS型半導 體存儲裝置的工藝是最佳的。


圖1是表示應用于絕緣膜的形成的等離子體處理裝置的一例的概略截面圖。圖2是表示平面天線的構造的圖。圖3是表示控制部的結構的說明圖。圖4是表示作為原料氣體使用氨氣的等離子體CVD中的處理壓力和帶隙之間的關 類的圖。圖5是表示作為原料氣體使用氨氣的等離子體CVD中的處理壓力和帶隙之間的關 類的圖。圖6是表示能夠應用本發(fā)明的第一實施方式涉及的制造方法的MOS型半導體存儲 裝置的概略結構的說明圖。是圖6所示的MOS型半導體存儲裝置的能帶圖。圖8A 圖8C是表示現(xiàn)有技術的能量圖的圖。圖8D 圖8F是表示本發(fā)明的能量圖的圖。圖9是表示能夠應用本發(fā)明的第二實施方式涉及的制造方法的MOS型半導體存儲 裝置的概略結構的說明圖。圖10是圖9所示的MOS型半導體存儲裝置的能帶圖。圖11是表示能夠應用本發(fā)明的第三實施方式涉及的制造方法的MOS型半導體存 儲裝置的概略結構的說明圖。圖12是圖11所示的MOS型半導體存儲裝置的能帶圖的一例。圖13是圖11所示的MOS型半導體存儲裝置的能帶圖的另一例。圖14是表示圖6所示的MOS型半導體存儲裝置的變形例。符號說明1...腔室(處理室)；2...載置臺；3...支承部件；5...加熱器；12...排氣管；
14、15...氣體導入部；16...搬入搬出口； 17...閘閥；18...氣體供給機構；19a...含氮氣 體供給源；1%...含Si氣體供給源；19c...惰性氣體供給源；24...排氣裝置；27...微波 導入機構；28...透過板；31...平面天線；32...微波放射孔；37...波導管；39...微波產 生裝置；50. · ·控制部；100. · ·等離子體處理裝置；101. · ·硅基板；102a、102b、102c. · ·絕 緣膜層疊體；103...柵極電極；104...第一源極/漏極；105...第二源極/漏極；111...第 一絕緣膜；112...第二絕緣膜；113...第三絕緣膜；114...第四絕緣膜；115...第五絕緣 膜；601、602、603. . . MOS型半導體存儲裝置；W...半導體晶片(基板)。
具體實施例方式[第一實施方式]以下，參照附圖對本發(fā)明的實施方式進行詳細說明。圖1是作為等離子體CVD裝 置模式地表示能夠利用于本發(fā)明的MOS型半導體存儲裝置的制造方法的等離子體處理裝 置100的概略結構的截面圖。等離子體處理裝置100作為RLSA微波等離子體處理裝置而構成，利用具有多個縫 隙狀的孔的平面天線、特別是RLSAO^dial-Line-Slot-Anterma 徑向線縫隙天線)向處理 室內導入微波而產生等離子體，由此產生高密度且低電子溫度的微波激勵等離子體。在等 離子體處理裝置100中，能夠利用具有1 X IO10 5 X IO1Vcm3的等離子體密度且0. 7 2eV 的低電子溫度的等離子體進行處理。因而，等離子體處理裝置100能夠適當?shù)乩糜谠诟?種半導體裝置的制造過程中通過等離子體CVD法進行的氮化硅膜的成膜處理的目的。等離子體處理裝置100作為主要結構具備氣密地構成的腔室(處理室)1 ；向腔 室ι內供給氣體的氣體供給機構18 ；用于對腔室1內進行減壓排氣的作為排氣機構的排氣 裝置24 ；設置在腔室1的上部，向腔室1內導入微波的微波導入機構27 ；和對上述等離子體 處理裝置100的各構成部進行控制的控制部50。腔室1由接地的大致圓筒狀的容器形成。另外，腔室1也可以由方筒形狀的容器 形成。腔室1具有由鋁等的材質構成的底壁Ia和側壁lb。在腔室1的內部設置有載置臺2，該載置臺2用于水平地支承作為被處理體的硅晶
7片(以下簡稱為“晶片”)W。載置臺2由熱傳導性高的材質例如AlN等的陶瓷構成。該載 置臺2被從排氣室11的底部中央向上方延伸的圓筒狀的支承部件3支承。支承部件3例 如由AlN等的陶瓷構成。此外，在載置臺2上設置有罩環(huán)4，該罩環(huán)4用于覆蓋載置臺2的外緣部，并引導晶 片W。該罩環(huán)4例如是由A1N、A1203、SiN等材質構成的環(huán)狀部件。此外，在載置臺2中埋入有作為溫度調節(jié)機構的電阻加熱型的加熱器5。該加熱器 5通過從加熱器電源5a供電而對載置臺2進行加熱，利用該熱均勻地加熱作為被處理基板 的晶片W。此外，在載置臺2上配備有熱電偶(TC)6。利用該熱電偶6進行溫度計測，由此能 夠將晶片W的加熱溫度控制在例如從室溫到900°C的范圍內。此外，載置臺2具有用于支承晶片W并使該晶片W升降的晶片支承銷(未圖示)。 各晶片支承銷設置成相對于載置臺2的表面能夠突沒。在腔室1的底壁Ia的大致中央部形成有圓形的開口部10。在底壁Ia設置有與該 開口部10連通，向下方突出的排氣室11。該排氣室11與排氣管12連接，進而經由該排氣 管12與排氣裝置24連接。在形成腔室1的側壁Ib的上端設置有形成為環(huán)狀的氣體導入部14。此外，在腔室 1的側壁Ib設置有形成為環(huán)狀的氣體導入部15。S卩，氣體導入部14和15上下兩層設置。 各氣體導入部14和15與供給成膜用的原料氣體、等離子體激勵用氣體的氣體供給機構18 連接。另外，氣體導入部14和15也可以設置成噴嘴狀或噴淋狀。此外，在腔室1的側壁lb，在等離子體處理裝置100和與該等離子體處理裝置100 鄰接的搬送室(未圖示)之間設置有用于進行晶片W的搬入搬出的搬入搬出口 16和用于 對該搬入搬出口 16進行開閉的閘閥17。氣體供給機構18具有經由配管與氣體導入部連接的、例如含氮氣體(含N氣體) 供給源19a、含硅氣體(含Si氣體)供給源19b和惰性氣體供給源19c。含氮氣體供給源 19a與上層的氣體導入部14連接。此外，含硅氣體供給源19b和惰性氣體供給源19c與下 層的氣體導入部15連接。另外，氣體供給機構18，作為上述以外的未圖示的氣體供給源，例 如也可以具有對腔室1內進行清潔時使用的清潔氣體供給源等。作為原料氣體的含氮氣體，例如能夠使用氮氣(N2)、氨氣(NH3)、MMH(甲基胼)等的 胼衍生物等的氣體。此外，作為其他原料氣體的含硅氣體，例如能夠使用甲烷(SiH4)、乙硅 烷(Si2H6)、丙硅烷(Si3H8)、TSA(三甲硅烷基胺)等的氣體。其中特別優(yōu)選乙硅烷(Si2H6) 0 進而，作為惰性氣體，能夠使用N2氣體、稀有氣體等。稀有氣體，是用于穩(wěn)定地生成等離子 體的等離子體激勵用氣體，例如能夠使用Ar氣體、Kr氣體、Xe氣體、He氣體等。含氮氣體從氣體供給夠18的含氮氣體供給源19a經由氣體管路20從氣體導入部 14導入腔室1內。另一方面，含硅氣體和惰性氣體從含硅氣體供給源19b和惰性氣體供給 源19c分別經由氣體管路20從氣體導入部15導入腔室1內。在氣體管路20上設置有質 量流量控制器21和在其前后的開閉閥22，能夠進行被供給的氣體的切換、流量等的控制。腔室1內的氣體通過使排氣裝置24動作而經由排氣管12向外部排氣。由此，能 夠將腔室1內高速地減壓至預定的真空度、例如0. 133Pa。另外，在腔室1配備壓力計(未 圖示)，能夠對腔室1內的壓力進行計測。
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如圖1所示，微波導入機構27作為主要結構具備透過板28、平面天線31、滯波件 33、罩34、波導管37、匹配電路38和微波產生裝置39。平面天線31例如由表面被鍍金或銀的銅板或者鋁板構成。平面天線31具有放射 微波的多個縫隙狀的微波放射孔32。微波放射孔32以預定的圖案貫通平面天線31而形 成。各個微波放射孔32，例如圖2所示，形成為細長的長方形狀(縫隙狀)。而且，典型 地是將鄰接的微波放射孔32配置成“T”字狀。此外，像這樣按預定的形狀(例如T字狀) 組合配置的微波放射孔32，進而從整體上看配置成同心圓狀。微波放射孔32的長度、排列間隔根據(jù)微波的波長(λ g)而決定。例如，微波放射 孔32的間隔配置成從λ g/4到Ag。另外，在圖2中，形成為同心圓狀的鄰接的微波放射孔 32彼此的間隔用Ar表示。另外，微波放射孔32的形狀也可以是圓形狀、圓弧狀等其他形 狀。進而，微波放射孔32的配置狀態(tài)并沒有特別的限定，除了同心圓狀之外，例如也能夠配 置成螺旋狀、放射狀等。等離子體處理裝置100的各結構部成為與控制部50連接而被該控制部50控制的 結構?？刂撇?0具有計算機，例如圖3所示，具備具有CPU的工藝控制器51 ；與該工藝控 制器51連接的用戶界面52和存儲部53。工藝控制器51，是在等離子體處理裝置100中， 統(tǒng)括控制例如與溫度、壓力、氣體流量、微波輸出等的工藝條件相關的各結構部(例如加熱 器電源5a、氣體供給機構18、排氣機構24、微波產生裝置39等)的控制機構。用戶界面52具有工序管理者為了管理等離子體處理裝置100而進行指令的輸入 操作等的鍵盤，和使等離子體處理裝置100的運轉狀況可視化而加以顯示的顯示器等。此 外，存儲部53中保存有方案，該方案記錄有用于通過工藝控制器51的控制實現(xiàn)由等離子體 處理裝置100執(zhí)行的各種處理的控制程序(軟件)、處理條件數(shù)據(jù)等。而且，根據(jù)需要，根據(jù)從用戶界面52發(fā)出的指示等從存儲部53調出任意的方案 并使工藝控制部51執(zhí)行，由此在工藝控制器51的控制下，在等離子體處理裝置100的腔 室內進行所希望的處理。此外，上述控制程序、處理條件數(shù)據(jù)等的方案，能夠以存儲在例如 CD-ROM、硬盤、軟盤、閃存器、DVD、藍光盤等中的狀態(tài)被利用，或者能夠從其他裝置經由例如 專用線路隨時傳送而在線利用。接著，對使用了 RLSA方式的等離子體處理裝置100的等離子體CVD法的氮化硅膜 的沉積處理進行說明。首先，打開閘閥17從搬入搬出口 16向腔室1內搬入晶片W，并將該 晶片W載置在載置臺2上。接著，對腔室1內進行減壓排氣，同時從氣體供給機構18的含 氮氣體供給源19a、含硅氣體供給源19b和惰性氣體供給源19c，作為成膜用的原料氣體，將 含氮氣體、含硅氣體以及根據(jù)需要將惰性氣體分別以預定的流量經由氣體導入部14、15導 入腔室1內。這樣，將腔室1內調節(jié)為預定的壓力。另外，為了在腔室1內穩(wěn)定地生成等離 子體，進行均勻的成膜處理而優(yōu)選導入稀有氣體。接著，將由微波產生裝置39產生的預定頻率例如2. 45GHz的微波從貫通形成于 平面天線31的縫隙狀的微波放射孔32經由透過板28放射到腔室1內的晶片W的上方空 間。此時的微波輸出能夠設為例如500 3000W(透過板28的每平方厘米的面積為0. 25 1. 54ff/cm2)左右。利用從平面天線31經由透過板28放射到腔室1的微波，在腔室1內形成電磁場，使含氮氣體、含硅氣體等的原料氣體以及稀有氣體等離子體化。然后，在等離子體中進行原 料氣體的離解，由于SipHtp SiHq, NHq, N(在此，p、q意味著任意的數(shù)量。以下同樣)等的活 性種的反應，沉積氧化硅SiN的薄膜。具有上述結構的等離子體處理裝置100中，通過選定將氮化硅膜成膜時的等離子 體CVD處理的條件、特別是壓力條件，能夠將所形成的氮化硅膜的帶隙控制在所希望的大 小。基于實驗數(shù)據(jù)對該情況進行說明。圖4和圖5表示通過等離子體處理裝置100實施等 離子體CVD，形成單膜的氮化硅膜時的氮化硅膜的帶隙和處理壓力之間的關類。圖4是作為 含氮氣體使用NH3氣體、作為含硅氣體使用Si2H6氣體時的結果，圖5是作為含氮氣體使用 N2氣體、作為含硅氣體使用Si2H6氣體時的結果。等離子體CVD條件如下所述。[共通條件]處理溫度(載置臺)400°C微波功率2kW(功率密度1. 02ff/cm2 ；透過板的每單位面積)[NH3/Si2H6 類]處理壓力13. 3Pa (IOOmTorr) 133. 3Pa (IOOOmTorr)Ar 氣體流量；200mL/min (sccm)NH3 氣體流量；200mL/min (sccm)Si2H6 氣體流量；4 或 8mL/min (sccm)[N2/Si2H6 類]處理壓力2· 7Pa (20mTorr) 66. 7Pa (500mTorr)Ar 氣體流量；200mL/min (sccm)N2 氣體流量；200mL/min (sccm)Si2H6 氣體流量；2、4 或 8mL/min (sccm)另外，使用薄膜特性測定裝置η & k-AnalyZer(商品名；η & k technology社制) 對氮化硅膜的帶隙進行計測。如圖4所示，在使用NH3/Si2H6類的成膜原料氣體的等離子體CVD中，使處理壓力 在13. 3Pa 133. 3Pa的范圍內變化的結果，所成膜的氮化硅膜的帶隙在約5. IeV到5. SeV 的范圍內變化。即，通過使Si2H6流量一定而僅使處理壓力發(fā)生變化，能夠容易地形成具有 所希望的帶隙的氮化硅膜。在該情況下，也能夠以處理壓力為主進行控制，并根據(jù)需要按照 Si2H6流量進行控制。例如，Si2H6流量優(yōu)選在3mL/min (sccm)以上40mL/min (sccm)以下的范 圍內，更優(yōu)選在3mL/min (sccm)以上20mL/min (sccm)以下的范圍內。NH3流量優(yōu)選在50mL/ min(sccm)以上 1000mL/min(sccm)以下的范圍內，更優(yōu)選在 50mL/min(sccm)以上 500mL/ min(sccm)以下的范圍內。進而，Si2H6氣體和NH3氣體的流量比(Si2H6/NH3)，優(yōu)選在0. 015 以上0.2以下的范圍內，更優(yōu)選在0.015以上0. 1以下的范圍內。此外，圖5所示，在使用N2/Si2H6類的成膜原料氣體的等離子體CVD中，使處理壓 力在2. 7Pa 66. 7Pa的范圍內變化的結果，成膜的氮化硅膜的帶隙在約4. 9eV以上5. SeV 以下的范圍內變化。此外，在處理壓力為2. 7Pa或66. 7Pa中，通過使Si2H6氣體的流量變 化，能夠使帶隙的大小變化。在該情況下，Si2H6氣體和N2氣體的流量比(Si2H6/N2)，優(yōu)選在 0. 01以上0. 2以下的范圍內，更優(yōu)選在0. 01以上0. 1以下的范圍內。如上所述，通過對處理壓力和原料氣體的流量比進行控制，能夠形成具有4. 9eV以上的帶隙的氮化硅膜。另外，為了進行比較，使處理壓力同樣地變化而利用LPCVD形成氮化硅膜，但帶隙 停留在4. 9eV 5eV和0. IeV的范圍內的變化，利用LPCVD對帶隙進行控制比較困難。如上所述，在使用等離子體處理裝置100的等離子體CVD處理中，決定所成膜的帶 隙的大小的主要因素為處理壓力。因而，證實通過使用等離子體處理裝置100，將其他的條 件設為一定，僅使處理壓力變化，能夠容易地形成帶隙相對大的氮化硅膜和相對小的氮化 硅膜。[形成帶隙大的膜的情況]為了增大成膜的氮化硅膜的帶隙(例如，將帶隙設在5eV 7eV的范圍內)，優(yōu)選 按照如下所示的條件進行等離子體CVD處理。在作為含氮氣體使用NH3氣體，作為含硅氣體使用Si2H6氣體等的硅烷類氣體的 情況下，優(yōu)選將處理壓力設在1 1333Pa的范圍內，更優(yōu)選設在1 133Pa的范圍內。另 外，NH3氣體相對于此時的全氣體流量的流量比率在10 99. 99%的范圍內，優(yōu)選在90 99. 9%的范圍內，Si2H6氣體相對于全氣體流量的流量比率，在0. 01 90%的范圍內，優(yōu)選 在0. 1 10%的范圍內。此時，Si2H6氣體和NH3氣體的流量比(Si2H6氣體流量/NH3氣體 流量)，從增多氮化硅膜的電荷的俘獲量，加快寫入速度以及消除速度且提高電荷的保持性 能的觀點出發(fā)，優(yōu)選設在0. 015 0. 2的范圍內。此外，稀有氣體的流量在20 2000mL/ min(sccm)的范圍內，優(yōu)選在20 1000mL/min (sccm)的范圍內，NH3氣體的流量在20 3000mL/min (sccm)的范圍內，優(yōu)選在20 1000mL/min (sccm)的范圍內，Si2H6氣體的流量 在0. 1 50mL/min (sccm)的范圍內，優(yōu)選在0. 5 10mL/min (sccm)的范圍內，由此能夠設 定為上述流量比率。此外，在作為含氮氣體使用N2氣體，作為含硅氣體使用Si2H6氣體等的硅烷類氣 體的情況下，優(yōu)選將處理壓力設在1 1333Pa的范圍內，更優(yōu)選設在1 133Pa的范圍 內。另外，N2氣體相對于此時的全氣體流量的流量比率在10 99. 99%的范圍內，優(yōu)選在 90 99. 99%的范圍內，Si2H6氣體相對于全氣體流量的流量比率，在0. 01 90%的范圍 內，優(yōu)選在0.01 10%的范圍內。此時，Si2H6氣體和N2氣體的流量比(Si2H6氣體流量/ N2氣體流量)，從增多氮化硅膜的電荷的俘獲量，加快寫入速度以及消除速度，且提高電荷 的保持性能的觀點出發(fā)，優(yōu)選設在0. 01 0. 2的范圍內。此外，稀有氣體的流量在20 3000mL/min (sccm)的范圍內，優(yōu)選在20 1000mL/min (sccm)的范圍內，N2氣體的流量 50 3000mL/min (sccm)的范圍內，優(yōu)選在200 1500mL/min (sccm)的范圍內，Si2H6氣體 的流量在0. 1 50mL/min(sccm)的范圍內，優(yōu)選在0. 5 5mL/min (sccm)的范圍內，由此 能夠分別設定為上述流量比率。[形成帶隙小的膜的情況]為了減小成膜的氮化硅膜中的帶隙(例如，將帶隙設在2. 5 不足5eV的范圍 內)，優(yōu)選按照如下所示的條件進行等離子體CVD處理。在作為含氮氣體使用NH3氣體，作為含硅氣體使用Si2H6氣體等的硅烷類氣體的 情況下，優(yōu)選將處理壓力設在1 1333Pa的范圍內，更優(yōu)選設在1 133Pa的范圍內。另 外，NH3氣體相對于此時的全氣體流量的流量比率在10 99. 99%的范圍內，優(yōu)選在90 99. 9%的范圍內，Si2H6氣體相對于全氣體流量的流量比率，在0. 001 10%的范圍內，優(yōu)選在0. 01 10%的范圍內。此時，Si2H6氣體和NH3氣體的流量比(Si2H6氣體流量/NH3氣體 流量)，從增多氮化硅膜的電荷的俘獲量，加快寫入速度以及消除速度，且提高電荷的保持 性能的觀點出發(fā)，優(yōu)選設在0. 015 0. 2的范圍內。此外，稀有氣體的流量在20 2000mL/ min(sccm)的范圍內，優(yōu)選在200 1000mL/min (sccm)的范圍內，NH3氣體的流量在20 1000mL/min(sccm)的范圍內，優(yōu)選在200 800mL/min (sccm)的范圍內，Si2H6氣體的流量 在0. 5 50mL/min (sccm)的范圍內，優(yōu)選在0. 5 10mL/min (sccm)的范圍內，由此能夠分 別設定為上述流量比率。此外，在作為含氮氣體使用N2氣體，作為含硅氣體使用Si2H6氣體等的硅烷類氣體 的情況下，優(yōu)選將處理壓力設在1 1333Pa的范圍內，更優(yōu)選設在1 133Pa的范圍內。另 外，相對于此時的全氣體流量的N2氣體的流量比率在10 99. 99%的范圍內，優(yōu)選在90 99. 9%的范圍內，相對于全氣體流量的Si2H6氣體的流量比率，在0. 01 90%的范圍內，優(yōu) 選在0. 1 10%的范圍內。此時，Si2H6氣體和N2氣體和的流量比(Si2H6氣體流量/N2氣體 流量)，從增多氮化硅膜的電荷的俘獲量，加快寫入速度以及消除速度，且提高電荷的保持 性能的觀點出發(fā)，優(yōu)選設在0. 01 0. 2的范圍內。此外，稀有氣體的流量在20 3000mL/ min(sccm)的范圍內，優(yōu)選在200 1000mL/min (sccm)的范圍內，N2氣體的流量在20 3000mL/min (sccm)的范圍內，優(yōu)選在200 2000mL/min (sccm)的范圍內，Si2H6氣體的流量 在0. 5 50mL/min (sccm)的范圍內，優(yōu)選在0. 5 10mL/min (sccm)的范圍內，由此能夠分 別設定為上述流量比率。此外，在上述任一種情況下，對于等離子體CVD處理的處理溫度，優(yōu)選將載置臺2 的溫度設定為300°C以上，優(yōu)選設定為400 600°C。在增大上述帶隙時的條件和減小帶隙時的條件下交替進行等離子體CVD處理，能 夠使帶隙不同的氮化硅膜交替沉積。特別是，僅通過處理壓力就能夠容易且高精度地控制 帶隙的大小，在形成具有不同的帶隙的氮化硅膜的層疊體的情況下能夠連續(xù)的成膜，在提 高工藝效率方面極其有利。此外，由于僅通過處理壓力的調節(jié)就能夠高精度且容易地調整氮化硅膜的帶隙， 所以能夠簡單地制造各種帶隙構造的絕緣膜層疊體。因此，能夠適當?shù)貞糜谟糜谥圃焱?時兼?zhèn)鋬?yōu)異的數(shù)據(jù)保持特性、高速的數(shù)據(jù)改寫性能、低消耗電力下的動作性能、和高信賴性 的MOS型半導體存儲裝置的工藝。接著，參照圖6以及圖7對本實施方式涉及的MOS型半導體存儲裝置的制造方法 進行說明。圖6是表示可應用本發(fā)明的第一實施方式涉及的MOS型半導體存儲裝置的制造 方法的MOS型半導體存儲裝置601的概略構成的截面圖。此外，圖7是圖6的MOS型半導 體存儲裝置601的能帶圖的一例。MOS型半導體存儲裝置601，如圖6所示，具有作為半導體層的ρ型的硅基板101 ； 在該P型的硅基板101上層疊形成的、由帶隙的大小不同的多個絕緣膜構成的絕緣膜層疊 體102a ；和在該絕緣膜層疊體102a上形成的柵極電極103。在硅基板101和柵極電極103 之間，設置有具有第一絕緣膜111、第二絕緣膜112、第三絕緣膜113、第四絕緣膜114、和第 五絕緣膜115的絕緣膜層疊體102a。在硅基板101，以位于柵極電極103的兩側的方式，以 從表面起預定的深度形成作為η型擴散層的第一源極 漏極104以及第二源極 漏極105， 兩者之間成為溝道形成區(qū)域106。另外，MOS型半導體存儲裝置601，也可以形成于在半導體基板內形成的P井、P型硅層。此外，本實施方式中，以η溝道MOS設備為例進行了說明， 但也可以用P溝道MOS設備加以實施。因而，以下所記載的本實施方式的內容，能夠全部應 用于η溝道MOS設備以及ρ溝道MOS設備。第一絕緣膜111，例如是通過熱氧化法對硅基板101的表面進行氧化而形成的二 氧化硅膜(3102膜)。該第一絕緣膜111，例如具有8 IOeV的范圍內的最大的能帶隙。第 一絕緣膜111的膜厚，例如優(yōu)選在0. 5nm 20nm的范圍內，但更優(yōu)選在Inm IOnm的范圍 內，期望在Inm 3nm的范圍內。第二絕緣膜112是在第一絕緣膜111的表面形成的氮化硅膜(SiN膜；在此，Si和 N的組成比并不是一定被化學計量地決定，設為根據(jù)成膜條件而不同的值。以下同樣)。該 第二絕緣膜112例如具有5 7eV的范圍內的能帶隙。第二絕緣膜112的膜厚例如優(yōu)選在 2nm 20nm的范圍內，更優(yōu)選在2nm IOnm的范圍內，期望在3nm 5nm的范圍內。第三絕緣膜113，是在第二絕緣膜112上形成的氮化硅膜。該第三絕緣膜113，例 如具有2. 5 4eV的范圍內的能帶隙。第三絕緣膜113的膜厚，例如優(yōu)選在2nm 30nm的 范圍內，更優(yōu)選在2nm 15nm的范圍內，期望在4nm IOnm的范圍內。第四絕緣膜114，是在第三絕緣膜113上形成的氮化硅膜(SiN膜)。該第四絕緣 膜114，具有與第二絕緣膜112同樣的能帶隙以及膜厚。第五絕緣膜115，是在第四絕緣膜114上例如通過CVD (Chemical Vapor Deposition ；化學氣相沉積)法而沉積的二氧化硅膜(SiO2膜)。該第五絕緣膜115，在電 極103和第四絕緣膜114之間作為阻擋層(屏蔽層)發(fā)揮功能。該第五絕緣膜115，例如具 有8 IOeV的范圍內的能帶隙。第五絕緣膜115的膜厚，例如優(yōu)選在2nm 30nm的范圍 內，更優(yōu)選在2nm 15nm的范圍內，期望在5nm 8nm的范圍內。柵極電極103，例如由通過CVD法成膜的多晶硅膜構成，作為控制柵極(CG)電極發(fā) 揮功能。此外，柵極電極103，例如也可以是包含W、Ti、Ta、Cu、AL、Au、PT等金屬的膜。柵 極電極103，并不限定于單層，以降低柵極電極103的比電阻，實現(xiàn)高速化為目的，也能夠作 成包含例如鎢、鉬、鉭、鈦、白金的硅化物，滲氮物，合金等的層疊構造。柵極電極103，與未圖 示的配線層連接。在本實施方式的MOS型半導體存儲裝置601中，作為上述第一絕緣膜111以及第 五絕緣膜115，優(yōu)選使用氮氧化硅膜(SiON膜)或二氧化硅膜(3102膜)。此外，第二絕緣 膜112、第三絕緣膜113以及第四絕緣膜114的材料是氮化硅。如圖7所示，MOS型半導體存儲裝置601具有第一絕緣膜111以及第五絕緣膜115 的帶隙Illa以及115a比作為介于它們之間的中間層疊體的第二絕緣膜112、第三絕緣膜 113以及第四絕緣膜114的帶隙112a、113a以及114a大的能帶構造。此外，在第一絕緣膜 111以及第五絕緣膜115和帶隙最小第三絕緣膜113之間，存在具有兩者的中間的大小的帶 隙112a，114a的第二絕緣膜112以及第四絕緣膜114。另外，圖7中的符號IOla是硅基板 101的帶隙，符號103a是柵極電極103a的帶隙。通過具有這樣的能帶構造，在數(shù)據(jù)寫入時 易于引起經由第一絕緣膜111的電荷的移動，能夠使寫入動作速度高速化，且能夠將為了 向絕緣膜層疊體102a注入電荷而需要的寫入電壓抑制得較小。在絕緣膜層疊體102a中，在以帶隙最小的第三絕緣膜113為中心的區(qū)域大體上易 于蓄積電荷。另一方面，在一旦以第三絕緣膜113為中心的區(qū)域保持有電荷的狀態(tài)下，通過
13鄰接的第二絕緣膜112以及第四絕緣膜114的存在使能量壘增大，能夠防止電荷經由第一 絕緣膜111或第五絕緣膜115逃脫。因而，即使不增加第一絕緣膜111、第五絕緣膜115的 膜厚，也能夠在絕緣膜層疊體102a內部穩(wěn)定地保持，進而得到優(yōu)異的數(shù)據(jù)保持特性。對以上那樣構造的MOS型半導體存儲裝置601的動作例進行說明。首先，在數(shù)據(jù) 寫入時，以硅基板101的電位作為基準，將第一源極·漏極104以及第二源極·漏極105保 持為0V，向柵極電極3施加預定的正電壓。此時，在溝道形成區(qū)域106蓄積電子而形成反轉 層，該反轉層內的電荷的一部分由于隧道現(xiàn)象而經由第一絕緣膜111向絕緣膜層疊體102a 移動。向絕緣膜層疊體102a移動的電子，在其內部形成的電荷捕獲中心被捕獲，進行數(shù)據(jù) 的蓄積。在數(shù)據(jù)讀出時，以硅基板101的電位作為基準，向第一源極·漏極104或第二源 極 漏極105的任一方施加OV的電壓，向另一方施加預定的電壓。進而，也向柵極電極103 施加預定的電壓。通過像這樣施加電壓，根據(jù)在絕緣膜層疊體102a內蓄積的電荷的有無、 所蓄積的電荷的量，溝道的電流量、漏極電壓會變化。因而，通過檢測該溝道電流或漏極電 壓的變化，能夠向外部讀出數(shù)據(jù)。在數(shù)據(jù)的消除時，以硅基板101的電位作為基準，向第一源極 漏極104以及第二 源極 漏極105的雙方施加OV的電壓，向柵極電極103施加預定大小的負電壓。通過施加 這樣的電壓，保持在絕緣膜層疊體102a內的電荷經由第一絕緣膜111向硅基板101的溝道 形成區(qū)域106脫離。由此，MOS型半導體存儲裝置601，返回到絕緣膜層疊體102a內的電子 蓄積量低的消除狀態(tài)。另外，MOS型半導體存儲裝置601中的信息的寫入、讀出、消除的方法并不限定于 此，也可以在與上述不同的方式中進行寫入、讀出以及消除。例如能夠使用FN隧道現(xiàn)象、熱 電子注入現(xiàn)象、熱空穴注入現(xiàn)象、光電效應等等的物理現(xiàn)象進行信息的寫入、讀出、消除。此 外，也可以不固定第一源極·漏極104和第二源極·漏極105，以交替地成為源極或漏極的 方式發(fā)揮功能而在1存儲單元進行2位以上的信息的寫入、讀出。如上所述，MOS型半導體存儲裝置601，與現(xiàn)有的MOS型半導體存儲裝置相比，是能 夠同時實現(xiàn)數(shù)據(jù)保持特性的提高、寫入動作速度的高速化、低消耗電力化和信賴性提高的 優(yōu)異的MOS型半導體存儲裝置。在此，參照圖8A 圖8F對上述實施方式涉及的MOS型半導體存儲裝置的作用進 行說明。圖8A 圖8C是模式地表示現(xiàn)有的MOS型半導體存儲裝置的寫入時、消除時以及數(shù) 據(jù)保持狀態(tài)的能量圖。此外，該圖8D 圖8F是模式地表示本發(fā)明的MOS型半導體存儲裝置 的寫入時、消除時以及數(shù)據(jù)保持狀態(tài)的能量圖。另外，在MOS型半導體存儲裝置601中，電 荷在第一絕緣膜到第五絕緣膜之間以某種分布被保持，但由于主要以第三絕緣膜中或該第 三絕緣膜的界面附近為中心的區(qū)域為擔持電荷蓄積的中心的部分，所以為了說明的方便， 將該部分在圖8A 圖F中表示為“電荷蓄積區(qū)域”。在硅基板和電荷蓄積區(qū)域之間電子移動的概率，與能量壘EB的大小(S卩，能量壘 EB的高度H和寬度T)成反比例。由于增大第一絕緣膜的帶隙后，能量壘EB的高度H增高， 所以能夠限制在硅基板側和電荷蓄積層疊側之間的電子的移動。此外，在增加了第一絕緣 膜的膜厚的情況下，由于寬度T增大，所以能量壘EB也增大。這樣，增加第一絕緣膜的膜厚， 在防止保持于電荷蓄積區(qū)域側的電子經由第一絕緣膜向硅基板側脫離方面是有效的方法。因而，在MOS型半導體存儲裝置中，為了使電荷保持能力提高，增大第一絕緣膜的帶隙且增 加膜厚，如圖8C所示，只要增大基于第一絕緣膜的能量壘EB的高度H和寬度T即可。但是，如果增加第一絕緣膜的膜厚，則例如在寫入時由于隧道效應而易于引起電 子從硅基板向電荷蓄積區(qū)域注入，如圖8A所示，在寫入時不得不施加較大的寫入電壓。此 外，在消除時也如該圖8B所示那樣需要較大的消除用電壓。為了降低寫入電壓和消除用電 壓，只要減小第一絕緣膜的帶隙且將膜厚變薄即可，但如此一來會使能量壘EB也變小，因 此數(shù)據(jù)保持特性下降。在本發(fā)明中，如上述第一 第三實施方式所例示那樣，與具有較大的帶隙的第一 絕緣膜以及第五絕緣膜鄰接，設置有與該第一絕緣膜以及第五絕緣膜相比具有較小的帶隙 的第二以及第四絕緣膜。通過采用這樣的能帶構造，圖8D所示，當在寫入時電子從硅基板 側通過帶隙較大的第一絕緣膜向電荷蓄積區(qū)域移動時，能量壘EB的寬度為與第一絕緣膜 相當?shù)腡1即可，即使用較低的寫入電壓也能夠順暢地進行電子的移動。在消除時，如圖8E 所示，電子從電荷蓄積區(qū)域側向硅基板側通過時的能量壘EB的寬度為T1即可，即使用較低 的消除用電壓也能夠順暢地進行電子的移動。另外，雖然省略圖示，但從電荷蓄積區(qū)域經由 第五絕緣膜向柵極電極103側脫離電子的情況也同樣。另一方面，如圖8F所示，在電荷蓄 積區(qū)域保持有電子的狀態(tài)下，不僅包含第一絕緣膜(第五絕緣膜)，而且也包含第二絕緣膜 (第四絕緣膜)，成為能量壘EB，因此寬度T變大，即使不增加第一絕緣膜(第五絕緣膜)的 膜厚，也能夠防止電荷從電荷蓄積區(qū)域脫離，能夠得到優(yōu)異的電荷保持特性。接著，以制造MOS型半導體存儲裝置601的情況為例，對本實施方式涉及的MOS 型半導體存儲裝置的制造方法進行說明。在此舉出代表性的順序的一例進行說明。首 先，準備用 LOCOS (Local Oxidation of Silicon 區(qū)域硅氧化)法、STI (Shallow Trench Isolation:淺溝隔離)法等方法形成元件分離膜(未圖示)的硅基板101，在該硅基板101 的表面通過例如熱氧化法形成第一絕緣膜111。接著，在第一絕緣膜111上使用等離子體處理裝置100通過等離子體CVD法依次 形成第二絕緣膜112、第三絕緣膜113以及第四絕緣膜114。在形成第二絕緣膜112的情況 下，與第一絕緣膜111相比在帶隙變小的條件下進行等離子體CVD。當形成第三絕緣膜113 時，在帶隙比第二絕緣膜112小的條件下進行等離子體CVD。在形成第四絕緣膜114的情況 下，在帶隙比第三絕緣膜113大的條件下進行等離子體CVD。另外，在本實施方式中，以第二 絕緣膜112和第四絕緣膜114的帶隙的大小變得相同的方式，在相同的等離子體CVD條件 下進行絕緣膜的成膜。不過，第二絕緣膜112以及第四絕緣膜114的帶隙112a、114a可以 相同，也可以不同。各膜的帶隙的大小，如上所述，通過僅使等離子體CVD處理的壓力條件 變化就能夠加以控制。接著，在第四絕緣膜114上，以與第四絕緣膜114相比帶隙變大的方式，形成第五 絕緣膜115。該第五絕緣膜115，例如能夠通過CVD法形成。進而，在第五絕緣膜115上，例 如通過CVD法形成聚硅層、金屬層，或者金屬硅化物層等來形成成為柵極電極103的金屬膜。接著，使用光刻技術，以形成有圖案的保護膜作為掩模，對上述金屬膜、第五 第 一絕緣膜115 111進行蝕刻，從而得到具有圖案形成的柵極電極103和絕緣膜層疊體 102a的柵極層疊構造體。接著，向與柵極層疊構造體的兩側鄰接的硅表面高濃度地離子注入η型雜質，形成第一源極·漏極104以及第二源極·漏極105。這樣，能夠制造圖6所示 構造的MOS型半導體存儲裝置601。[第二實施方式]接著，參照圖9以及圖10對本發(fā)明的第二實施方式涉及的MOS型半導體存儲裝置 的制造方法進行說明。本發(fā)明的MOS型半導體存儲裝置的制造方法，例如也能夠適用于圖 9所示的構造的MOS型半導體存儲裝置的制造。圖10是圖9的MOS型半導體存儲裝置602 的能帶圖。MOS型半導體存儲裝置602，如圖9所示，具有作為半導體層的P型硅基板101 ； 由在該P型硅基板101上層疊形成的帶隙的大小不同的多個的絕緣膜構成的絕緣膜層疊體 102b ；和在該絕緣膜層疊體102b上形成的柵極電極103。在硅基板101和柵極電極103之 間，設置有具有第一絕緣膜121、第二絕緣膜122、第三絕緣膜123、第四絕緣膜124和第五絕 緣膜125的絕緣膜層疊體102b。在硅基板101，以位于柵極電極103的兩側的方式，以從表 面起預定的深度，形成由η型擴散層構成的第一源極·漏極104以及第二源極·漏極105， 兩者之間成為溝道形成區(qū)域106。另外，MOS型半導體存儲裝置602，也可以形成于在半導 體基板內形成的P井、P型硅層。此外，本實施方式中，舉出η溝道MOS設備的例子進行說 明，但也可以用P溝道MOS設備加以實施。因而，以下所記載的本實施方式的內容，全部能 夠應用于η溝道MOS設備，以及ρ溝道MOS設備。在本實施方式涉及的MOS型半導體存儲裝置602中，第一絕緣膜121、第五絕緣膜 125以及柵極電極103，由于是與圖6所示的MOS型半導體存儲裝置601的第一絕緣膜111、 第五絕緣膜115以及柵極電極103分別相同的結構，所以省略說明。第二絕緣膜122，是在第一絕緣膜121上形成的氮化硅膜(SiN膜)。該第二絕緣膜 122，例如具有2. 5 4eV的范圍內的能帶隙。第二絕緣膜122的膜厚，例如優(yōu)選在2nm 20nm的范圍內，更優(yōu)選在2nm IOnm的范圍內，期望在3nm 5nm的范圍內。第三絕緣膜123，是在第二絕緣膜122上形成的氮化硅膜(SiN膜)。該第三絕緣 膜123，例如具有5 7eV的范圍內的能帶隙。第三絕緣膜123的膜厚，例如優(yōu)選在2nm 30nm的范圍內，更優(yōu)選在2nm 15nm的范圍內，期望在4nm IOnm的范圍內。第四絕緣膜124，是在第三絕緣膜123上形成的氮化硅膜(SiN膜)。該第四絕緣 膜124，具有與第二絕緣膜122同樣的能帶隙以及膜厚。如圖10所示，MOS型半導體存儲裝置602，具有第一絕緣膜121以及第五絕緣膜 125的帶隙121a以及125a比作為介于它們之間的中間層疊體的第二絕緣膜122、第三絕緣 膜123以及第四絕緣膜124的帶隙122a、123a以及124a大的能帶構造。此外，與第一絕緣 膜121以及第五絕緣膜125鄰接，配置有具有最小的帶隙122a、124a的第二絕緣膜122以 及第四絕緣膜124。而且，在上述第二絕緣膜122和第四絕緣膜124之間配備有具有比帶隙 121a以及125a小且比帶隙122a, 124a大的中間大小的帶隙123a的第三絕緣膜123。即， 在具有最大的帶隙121a以及125a的第一絕緣膜121以及第五絕緣膜125與具有中間大小 的帶隙123a的第三絕緣膜123之間，設置有具有最小的帶隙的第二絕緣膜122和第四絕緣 膜124。通過具有這樣的能帶構造，在數(shù)據(jù)寫入時易于產生經由第一絕緣膜121的基于隧道 現(xiàn)象的電荷的移動，能夠使寫入動作速度高速化，且能夠減小為了向絕緣膜層疊體102b注 入電荷而需要的寫入電壓。
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在絕緣膜層疊體102b中，在第三絕緣膜123和具有較小的帶隙的第二絕緣膜122 以及第四絕緣膜124的界面附近大部分容易蓄積電荷。另一方面，一旦在它們的界面附近 保持有電荷的狀態(tài)下，由于第二絕緣膜122以及第四絕緣膜124的存在而使能量壘變大，能 夠防止電荷經由第一絕緣膜121或第五絕緣膜125脫離。因而，即使不增加第一絕緣膜121 以及第五絕緣膜125的膜厚，也能夠在絕緣膜層疊體102b內部穩(wěn)定地保持電荷，能夠得到 優(yōu)異的數(shù)據(jù)保持特性。因而，MOS型半導體存儲裝置602，與現(xiàn)有的MOS型半導體存儲裝置相比，是能夠同 時實現(xiàn)數(shù)據(jù)保持特性的提高、寫入動作速度的高速化、低消耗電力化和信賴性提高的優(yōu)異 的MOS型半導體存儲裝置。本實施方式涉及的MOS型半導體存儲裝置602的寫入、讀出以及消去的動作，能夠 與第一實施方式同樣地進行。MOS型半導體存儲裝置602，除了按照以下的順序進行絕緣膜層疊體102b的形成 這一點以外，能夠與第一實施方式同樣地制造。在本實施方式中，主要對于作為電荷蓄積區(qū) 域起到中心的作用的第二絕緣膜122、第三絕緣膜123以及第四絕緣膜124，利用使用了等 離子體處理裝置100的等離子體CVD法進行成膜。即，在第一絕緣膜121上，使用等離子體 處理裝置100，通過等離子體CVD法依次形成第二絕緣膜122、第三絕緣膜123以及第四絕 緣膜124。在形成第二絕緣膜122的情況下，在與第一絕緣膜相比帶隙變小的條件下進行等 離子體CVD。當形成第三絕緣膜123時，在帶隙比第二絕緣膜122大且?guī)侗鹊谝唤^緣膜 121小的條件下進行等離子體CVD。在形成第四絕緣膜124的情況下，在帶隙比第三絕緣膜 123小的條件下進行等離子體CVD。另外，在本實施方式中，以第二絕緣膜122和第四絕緣 膜124的帶隙的大小相同的方式，在相同的等離子體CVD條件下進行絕緣膜的成膜。不過， 第二絕緣膜122以及第四絕緣膜124的帶隙122a、124a可以相同，也可以不同。如上所述， 能夠通過僅使等離子體CVD處理的壓力條件變化對帶隙的大小進行控制。[第三實施方式]接著，參照圖11以及圖12對本發(fā)明的第三實施方式涉及的MOS型半導體存儲裝 置的制造方法進行說明。本發(fā)明的MOS型半導體存儲裝置的制造方法，例如也能夠應用于 圖11所示的構造的MOS型半導體存儲裝置的制造。圖12表示圖11的MOS型半導體存儲 裝置603的能帶圖的一例，圖13表示其他的例子。MOS型半導體存儲裝置603，如圖12所示，具有作為半導體層的ρ型的硅基板 101 ；在該ρ型的硅基板101上層疊形成的、由帶隙的大小不同的多個絕緣膜構成的絕緣膜 層疊體102c ；和在該絕緣膜層疊體102c上形成的柵極電極103。在硅基板101和柵極電極 103之間，設置有絕緣膜層疊體102c，該絕緣膜層疊體102c具有第一絕緣膜131、第二絕緣 膜132、第三絕緣膜133、第四絕緣膜134、第五絕緣膜135、和間隔絕緣膜136。在絕緣膜層 疊體102c中，第二絕緣膜132、第三絕緣膜133以及第四絕緣膜134的3層的層疊體成為一 單位，隔著間隔絕緣膜136反復層疊3單位。此外，在硅基板101，以位于柵極電極103的兩側的方式，以從表面起所定的深度， 形成由η型擴散層構成的第一源極 漏極104以及第二源極 漏極105，兩者之間成為溝道 形成區(qū)域106。此外，本實施方式中，以η溝道MOS設備為例進行說明，但也可以以ρ溝道 MOS設備加以實施。因而，以下所記載的本實施方式的內容，全部能夠應用于η溝道MOS設備，以及P溝道MOS設備。在本實施方式涉及的MOS型半導體存儲裝置603中，第一絕緣膜131、第五絕緣膜 135以及柵極電極103，由于是與圖6所示的MOS型半導體存儲裝置601的第一絕緣膜111、 第五絕緣膜115以及柵極電極103同樣的結構，所以省略說明。第二絕緣膜132，是在第一絕緣膜131上形成的氮化硅膜(SiN膜)。該第二絕緣膜 132，例如具有2. 5 4eV的范圍內的能帶隙。第二絕緣膜132的膜厚，例如優(yōu)選在2nm 20nm的范圍內，更優(yōu)選在3nm 5nm的范圍內。第三絕緣膜133，是在第二絕緣膜132上形成的氮化硅膜(SiN膜)。該第三絕緣 膜133，例如具有5 7eV的范圍內的能帶隙。第三絕緣膜133的膜厚，例如優(yōu)選在2nm 30nm的范圍內，更優(yōu)選在4nm IOnm的范圍內。第四絕緣膜134，是在第三絕緣膜133上形成的氮化硅膜(SiN膜)。該第四絕緣 膜134，具有與第二絕緣膜132同樣的能帶隙以及膜厚。間隔絕緣膜136，是在第四絕緣膜134上形成的氮化硅膜(SiN膜)。在本實施方 式中，作為間隔絕緣膜136，能夠使用與第三絕緣膜133同樣的膜。即，間隔絕緣膜136，例 如具有5 7eV的范圍內的能帶隙。此外，間隔絕緣膜136的膜厚，例如優(yōu)選在2nm 30nm 的范圍內，更優(yōu)選在4nm IOnm的范圍內。此外，如圖12所示，MOS型半導體存儲裝置603中，第一絕緣膜131以及第五絕緣 膜135的帶隙131a以及135a，與作為介于它們之間的中間層疊體的第二絕緣膜132、第三 絕緣膜133、第四絕緣膜134以及間隔絕緣膜136的帶隙132a、133a、134a以及136a比較， 具有較大的能帶構造。第三絕緣膜133以及間隔絕緣膜136的帶隙133a以及136a，比第一 絕緣膜131以及第五絕緣膜135的帶隙131a以及135a小，比第二絕緣膜132以及第四絕 緣膜134的帶隙132a以及134a大。此外，在與第一絕緣膜131以及第五絕緣膜135相接 的位置，設有帶隙最小的第二絕緣膜132以及第四絕緣膜134。通過具有這樣的能帶構造， 在數(shù)據(jù)寫入時易于引起經由第一絕緣膜131的基于隧道現(xiàn)象的電荷的移動，能夠使寫入動 作速度高速化，且能夠減小為了向絕緣膜層疊體102c注入電荷而需要的寫入電壓。在絕緣膜層疊體102c中，在第三絕緣膜133和具有較小的帶隙的第二絕緣膜132 以及第四絕緣膜134的界面附近，大部分易于蓄積電荷。此外，一旦在以第三絕緣膜133的 界面附近為中心的區(qū)域保持有電荷的狀態(tài)下，由于第二絕緣膜132以及第四絕緣膜134的 存在，能量壘變大，能夠防止電荷經由第一絕緣膜131或第五絕緣膜135脫離。因而，即使 不增加第一絕緣膜131、第五絕緣膜135的膜厚，也能夠在絕緣膜層疊體102c穩(wěn)定地保持電 荷，能夠得到優(yōu)異的數(shù)據(jù)保持特性。因而，MOS型半導體存儲裝置603，與現(xiàn)有的MOS型半導體存儲裝置相比，是能夠同 時實現(xiàn)數(shù)據(jù)保持特性的提高、寫入動作速度的高速化、低消耗電力化和信賴性提高的優(yōu)異 的半導體存儲裝置。MOS型半導體存儲裝置603，除了按照以下的順序進行絕緣膜層疊體102c的形成 這一點以外，能夠與第一實施方式同樣地制造。在本實施方式中，利用使用等離子體處理裝 置100的等離子體CVD法形成主要作為電荷蓄積區(qū)域起到中心的作用的第二絕緣膜132、第 三絕緣膜133、第四絕緣膜134以及間隔絕緣膜136。即，在第一絕緣膜131上，使用等離子 體處理裝置100，通過等離子體CVD法依次形成第二絕緣膜132、第三絕緣膜133以及第四絕緣膜134。在形成第二絕緣膜132的情況下，在與第一絕緣膜131相比帶隙變小條件下進 行等離子體CVD。當形成第三絕緣膜133時，在帶隙比第一絕緣膜131小且?guī)侗鹊诙^緣 膜132大的條件下進行等離子體CVD。在形成第四絕緣膜134的情況下，在帶隙比第三絕緣 膜133小的條件下進行等離子體CVD。在形成間隔絕緣膜136的情況下，在帶隙比第一絕緣 膜131小且?guī)侗鹊谒慕^緣膜134大的條件下進行等離子體CVD。另外，在本實施方式中， 以第二絕緣膜132和第四絕緣膜134，此外，第三絕緣膜133和間隔絕緣膜136的帶隙的大 小分別相同的方式，在相同的等離子體CVD條件下進行絕緣膜的成膜。不過，帶隙132a和 134a，或者帶隙133a和帶隙136a的大小，分別可以相同，也可以不同。如上所述，能夠通過 僅使等離子體CVD處理的壓力條件變化對帶隙的大小進行控制。將這樣形成的第二絕緣膜 132、第三絕緣膜133以及第四絕緣膜134的層疊體設為1單位，在其間隔著間隔絕緣膜136 并反復層疊，由此能夠形成絕緣膜層疊體102c。另外，在圖11所示的MOS型半導體存儲裝置603中，將第二絕緣膜132、第三絕緣 膜133以及第四絕緣膜134的層疊體作為1單位而反復重疊3單位，但反復次數(shù)也可以為 2單位或4單位以上。此外，在本實施方式中，將第二絕緣膜132、第三絕緣膜133以及第四 絕緣膜134的層疊體，隔著間隔絕緣膜136反復層疊，但也可以不設置間隔絕緣膜136。此外，在圖11所示的MOS型半導體存儲裝置603中，也可以將對第二絕緣膜132、 第三絕緣膜133、第四絕緣膜134以及間隔絕緣膜136進行成膜時的壓力的高低反過來，使 帶隙的大小反過來。在圖13中表示此時的能帶構造的一例。通過具有這樣的能帶構造，在 數(shù)據(jù)寫入時易于引起經由第一絕緣膜131的基于隧道現(xiàn)象的電荷的移動，能夠使寫入動作 速度高速化，且能夠減小為了向絕緣膜層疊體102c注入電荷而需要的寫入電壓。此外，在 以第三絕緣膜133為中心的區(qū)域，主要易于蓄積電荷，即使不增加第一絕緣膜131、第五絕 緣膜135的膜厚，也能夠在絕緣膜層疊體102c穩(wěn)定地保持電荷，能夠得到優(yōu)異的數(shù)據(jù)保持 特性。本實施方式涉及的MOS型半導體存儲裝置603的寫入、讀出以及消除的動作，能夠 與第一實施方式同樣地進行。此外，在使用等離子體處理裝置100進行等離子體CVD時，在形成1層的絕緣膜的 途中，也能夠使等離子體CVD的處理壓力逐漸地變化。例如，在制造第一實施方式涉及的圖 6的MOS型半導體存儲裝置601的過程中，在形成第三絕緣膜113時，例如圖4所示，通過 將硅烷類氣體的流量設為一定而使處理壓力一點點地階段性地上升或下降，或者，例如圖5 所示，將處理壓力設為一定而使硅烷類氣體的流量逐漸增加減少，從而例如能夠形成具有 圖14所示的能帶構造的MOS型半導體存儲裝置。在該情況下，優(yōu)選在各處理壓力階段或者 各氣體流量階段成膜的氮化硅膜的膜厚相同。在圖14中，表示在形成第三絕緣膜113的過 程中，以一點點地增大帶隙113a的方式，使處理壓力變化的例子。另外，與圖14相反，在形 成第三絕緣膜113的過程中，也能夠使帶隙113a —點點地減小。以上，對本發(fā)明的實施方式進行了闡述，但本發(fā)明并不受上述實施方式制約，能夠 進行各種變形。例如，在以上所舉的各實施方式中，舉出η溝道型的MOS型半導體存儲裝置 的例子，但在為P溝道型的半導體存儲裝置的情況下，只要使雜質導電型相反即可。此外，在上述實施方式中，通過改變等離子體CVD處理的處理壓力，使氮化硅膜的 帶隙變化，但本發(fā)明方法，并不限定于對作為絕緣膜具有氮化硅膜的層疊體的MOS型半導體存儲裝置進行制造的情況，例如，也能夠適用于對具有金屬氧化物膜特別是高介電常數(shù) 金屬氧化物膜等的絕緣膜層疊體的MOS型半導體存儲裝置進行制造的情況。另外，作為高 介電常數(shù)金屬氧化物，例如能夠使用 Hf02、Hf-Si-0、Hf-Al-0、&02、Al203、PZT [Pb (Zr，Ti) O3 ； 鋯鈦酸鉛]、BST [ (Ba、Sr) TiO3]、SRO (SrRuO3)、SBT (SrBi2Ta2O9 ；鉭酸鍶鉍)、Ta2O5 (五氧化二 鉭)、BaTiO3 (鈦酸鋇)、TiO2、YSZ (釔穩(wěn)定氧化鋯)、BIT (Bi4Ti3O12)、STO (SrTiO3)、鋯·硅復 合氧化物、La2O3、CeO2、Na2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Yb2O3、Lu2O3、 La2O3、Pr2O3、Pr6O11, &0N (氮氧化鋯)等。
權利要求
一種MOS型半導體存儲裝置的制造方法，其是在半導體層和柵極電極之間作為蓄積電荷的區(qū)域設置有層疊多個絕緣膜而成的絕緣膜層疊體的MOS型半導體存儲裝置的制造方法，其特征在于，具備如下工序，即使用通過具有多個孔的平面天線向處理室內導入微波的等離子體處理裝置，將原料氣體至少以與形成鄰接的絕緣膜時的壓力條件不同的壓力條件等離子體化來進行等離子體CVD，從而改變構成所述絕緣膜層疊體的相鄰絕緣膜的帶隙的大小來依次對絕緣膜進行成膜，形成所述絕緣膜層疊體。
2.根據(jù)權利要求1所述的MOS型半導體存儲裝置的制造方法，其特征在于，形成所述絕緣膜層疊體的工序，作為所述原料氣體使用氨氣氣體和含硅化合物氣體， 形成所述絕緣膜層疊體的工序具有以處理壓力在IPa以上1333Pa以下的范圍內的第一壓力進行等離子體CVD，形成具有 第一帶隙的氮化硅膜的工序；和以處理壓力在IPa以上1333Pa以下的范圍內且與所述第一壓力不同的第二壓力進行 等離子體CVD，形成比所述第一帶隙大或小的第二帶隙的氮化硅膜的工序。
3.根據(jù)權利要求1所述的MOS型半導體存儲裝置的制造方法，其特征在于， 形成所述絕緣膜層疊體的工序，作為所述原料氣體使用氮氣和含硅化合物氣體， 形成所述絕緣膜層疊體的工序具有以處理壓力在IPa以上1333Pa以下的范圍內的第一壓力進行等離子體CVD，形成具有 第一帶隙的氮化硅膜的工序；和以處理壓力在IPa以上1333Pa以下的范圍內且與所述第一壓力不同的第二壓力進行 等離子體CVD，形成比所述第一帶隙大或小的第二帶隙的氮化硅膜的工序。
4.根據(jù)權利要求1所述的MOS型半導體存儲裝置的制造方法，其特征在于， 形成所述絕緣膜層疊體的工序，具有形成在距所述半導體層最近的位置設置的第一絕緣膜的工序； 形成具有比所述第一絕緣膜的帶隙小的帶隙的第二絕緣膜的工序； 形成具有比所述第二絕緣膜的帶隙大的帶隙的第三絕緣膜的工序； 形成具有比所述第三絕緣膜的帶隙小的帶隙的第四絕緣膜的工序；和 形成在距所述柵極電極最近的位置設置的具有比所述第四絕緣膜的帶隙大的帶隙的 第五絕緣膜的工序。
5.根據(jù)權利要求4所述的MOS型半導體存儲裝置的制造方法，其特征在于，作為所述第一絕緣膜和所述第五絕緣膜形成氧化硅膜，作為所述第二絕緣膜、所述第 三絕緣膜和所述第四絕緣膜形成氮化硅膜。
6.根據(jù)權利要求4所述的MOS型半導體存儲裝置的制造方法，其特征在于，在所述第一絕緣膜和所述第五絕緣膜之間反復形成包含所述第二絕緣膜、所述第三絕 緣膜和所述第四絕緣膜的中間層疊體。
7.根據(jù)權利要求1所述的MOS型半導體存儲裝置的制造方法，其特征在于， 形成所述絕緣膜層疊體的工序，具有形成在距所述半導體層最近的位置設置的第一絕緣膜的工序； 形成具有比所述第一絕緣膜的帶隙小的帶隙的第二絕緣膜的工序；形成具有比所述第二絕緣膜的帶隙小的帶隙的第三絕緣膜的工序； 形成具有比所述第三絕緣膜的帶隙大的帶隙的第四絕緣膜的工序；和 形成在距所述柵極電極最近的位置設置的具有比所述第四絕緣膜的帶隙大的帶隙的 第五絕緣膜的工序。
8.根據(jù)權利要求7所述的MOS型半導體存儲裝置的制造方法，其特征在于，在形成所述第三絕緣膜的工序中，具有如下的能帶構造在從所述半導體層側朝向所 述柵極電極側的膜的厚度方向上，從與所述第二絕緣膜的界面附近朝向與所述第四絕緣膜 的界面附近，帶隙傾斜地變大或變小。
9.根據(jù)權利要求7所述的MOS型半導體存儲裝置的制造方法，其特征在于，在所述第一絕緣膜和所述第五絕緣膜之間反復形成包含所述第二絕緣膜、所述第三絕 緣膜和所述第四絕緣膜的中間層疊體。
10.根據(jù)權利要求7所述的MOS型半導體存儲裝置的制造方法，其特征在于， 作為所述第一絕緣膜和所述第五絕緣膜形成氧化硅膜，作為所述第二絕緣膜、所述第三絕緣膜和所述第四絕緣膜形成氮化硅膜。
11.一種等離子體CVD裝置，其通過等離子體CVD法在被處理體上形成絕緣膜，其特征 在于，具備處理室，其將被處理體載置在載置臺上并進行收納；電介質部件，其用于堵塞所述處理室的所述開口部；天線，其設置在所述電介質部件的外側，用于向所述處理室內導入微波；氣體供給機構，其用于向所述處理室內供給原料氣體；排氣機構，其用于對所述處理室內進行減壓排氣；和控制部，其進行控制以進行如下工序，即制造在半導體層和柵極電極之間作為蓄積電 荷的區(qū)域設置有層疊多個絕緣膜而成的絕緣膜層疊體的MOS型半導體存儲裝置時，在所述 處理室內，將所述原料氣體至少以與形成鄰接的絕緣膜時的壓力條件不同的壓力條件通過 所述微波等離子體化來進行等離子體CVD，從而改變構成所述絕緣膜層疊體的相鄰的絕緣 膜的帶隙的大小來依次對絕緣膜進行成膜，形成所述絕緣膜層疊體。
全文摘要
本發(fā)明提供一種MOS型半導體存儲裝置的制造方法和等離子體CVD裝置。為了制造具有相鄰的絕緣膜的帶隙大小不同的絕緣膜層疊體的MOS型半導體存儲裝置，使用通過具有多個孔的平面天線(31)向腔室(1)導入微波的等離子體處理裝置(100)，至少以與形成鄰接的絕緣膜時的壓力條件不同的壓力條件進行等離子體CVD，改變構成絕緣膜層疊體的相鄰的絕緣膜的帶隙大小來依次進行成膜。
文檔編號H01L27/115GK101981690SQ20098011117
公開日2011年2月23日 申請日期2009年3月30日 優(yōu)先權日2008年3月31日
發(fā)明者中西敏雄, 大田尾修一郎, 本多稔, 遠藤哲郎, 鴻野真之 申請人:東京毅力科創(chuàng)株式會社;國立大學法人東北大學