專利名稱：一種新型的抗總劑量輻照的cmos集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及CMOS集成電路，尤其涉及一種新型的抗總劑量輻照的CMOS集成電路， 屬于電子技術(shù)領(lǐng)域。
背景技術(shù)：
集成電路技術(shù)正越來越廣泛的被應(yīng)用于航天、軍事、核電和高能物理等與總劑量輻照 相關(guān)的行業(yè)中。而且隨著集成電路集成度的不斷提高，半導(dǎo)體器件的尺寸日益減小，淺槽 隔離技術(shù)正以其優(yōu)良的器件隔離性能成為集成電路中器件之間電學(xué)隔離的主流技術(shù)。但是 由于總劑量輻照粒子對于器件中二氧化硅氧化層的損傷，會在淺槽隔離結(jié)構(gòu)的氧化層內(nèi)產(chǎn) 生大量的固定正電荷。在NMOS器件中，這些固定正電荷會引起淺槽隔離氧化層附近的襯 底反型，并在一定的源漏偏壓下形成寄生管漏電。在器件主管開啟之前，主管處于關(guān)態(tài)， 但是這時(shí)的寄生管已經(jīng)導(dǎo)通，形成較大的關(guān)態(tài)泄漏電流。這種關(guān)態(tài)泄漏電流會大大增加集 成電路的功耗，并對集成電路的可靠性產(chǎn)生較大的負(fù)面影響，成為現(xiàn)階段亟待解決的一個(gè) 總劑量輻照可靠性問題。
因此，如果能夠在不改變淺槽隔離技術(shù)的主流制備工藝的前提下提出一種可以減少 NMOS器件總劑量輻照后關(guān)態(tài)泄漏電流的新型隔離技術(shù)，將會對整個(gè)集成電路的抗輻照加 固具有重大的意義。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種新型的抗總劑量輻照的CMOS集成電路，該集成電路可以減 少其中的NMOS器件的關(guān)態(tài)泄漏電流。
為了實(shí)現(xiàn)上述技術(shù)目的，本發(fā)明采用如下技術(shù)方案
一種新型的抗總劑量輻照的CMOS集成電路，包括NMOS器件和PMOS器件，器件 之間通過溝槽隔離，PMOS器件和PMOS器件之間的溝槽用隔離材料一填充，所述隔離材 料一在總劑量輻照下產(chǎn)生固定正電荷，其特征在于，NMOS器件和NMOS器件之間用隔 離材料二填充，所述隔離材料二在總劑量輻照下產(chǎn)生固定負(fù)電荷。
NMOS器件和PMOS器件之間的溝槽可用所述隔離材料一和所述隔離材料二填充，其 中所述隔離材料一靠近PMOS器件，所述隔離材料二靠近NMOS器件。此外，NMOS器件和PMOS之間可通過兩個(gè)相鄰的溝槽隔離，和PMOS器件相鄰的 溝槽用所述隔離材料一填充，和NMOS器件相鄰的溝槽用所述隔離材料二填充。
本發(fā)明所述隔離材料一優(yōu)選為二氧化硅(Si02);所述隔離材料二優(yōu)選自氮化硅(Si3N4)、
氮化鈦(Ti3N4)、氮化鉭(TaN)或它們的混合物，此處所述的混合物可以是兩種所述材料的混 合物，也可以是三種所述材料的混合物。 下面進(jìn)一步說明本發(fā)明技術(shù)方案。
現(xiàn)有的CMOS集成電路包括大量(比如上萬個(gè))NMOS器件和PMOS器件，器件之 間通過溝槽隔離。NMOS器件相互之間，PMOS器件相互之間，以及NMOS器件和PMOS 器件之間的溝槽均用上述隔離材料一 (二氧化硅)填充。
本發(fā)明則與之不同。本發(fā)明在現(xiàn)有的CMOS集成電路淺槽隔離技術(shù)(shallow-trench isolation: STI)基礎(chǔ)上，引入與傳統(tǒng)工藝完全兼容的上述隔離材料二 (氮化硅、氮化鈦、 氮化鉅等)，并將這種材料用于NMOS器件相互之間以及NMOS和PMOS器件之間的隔 離，在保持原有淺槽隔離技術(shù)優(yōu)勢的基礎(chǔ)上極大幅度的提高了 CMOS集成電路的抗總劑量 性能。上述隔離材料二的主要特征是在總劑量輻照下能夠在其中產(chǎn)生大量的固定負(fù)電荷
(如圖la所示)，這些固定負(fù)電荷會引起與淺槽隔離結(jié)構(gòu)臨近部分的襯底形成空穴積累， 而對于NMOS器件來說源漏均是N型摻雜，必須要在襯底形成電子積累層才能產(chǎn)生源漏 導(dǎo)通電流，造 成寄生晶體管泄漏，因而本發(fā)明CMOS集成電路中的NMOS器件不存在總 劑量輻照引起的寄生晶體管泄漏電流，從根本上消除了寄生晶體管的形成。對于PMOS器 件與PMOS器件之間的隔離槽，本發(fā)明仍采用傳統(tǒng)的二氧化硅填充，二氧化硅材料在總劑 量輻照下會產(chǎn)生大量的固定正電荷(如圖lb所示)，這些固定正電荷會引起與淺槽隔離結(jié) 構(gòu)臨近部分的襯底形成電子積累，而對于PMOS器件來說源漏均是P型摻雜，必須要在襯 底形成空穴積累層才能產(chǎn)生源漏導(dǎo)通電流，造成寄生晶體管泄漏，因而本發(fā)明CMOS集成 電路中的PMOS器件也不存在總劑量輻照引起的寄生晶體管泄漏電流，因此本發(fā)明從根本 上消除了集成電路在總劑量輻照環(huán)境中的漏電效應(yīng)，極大程度的提高了 CMOS集成電路的 抗總劑量輻照特性，極大地減少了CMOS集成電路在總劑量輻照環(huán)境中的靜態(tài)功耗，增加 了CMOS集成電路的可靠性。
圖2給出了分別采用傳統(tǒng)淺槽隔離結(jié)構(gòu)和本發(fā)明淺槽隔離結(jié)構(gòu)的NMOS器件導(dǎo)通電流 比較。從圖中可以看出，在柵壓小于零的時(shí)候釆用傳統(tǒng)淺槽隔離結(jié)構(gòu)的NMOS晶體管就已 經(jīng)存在很大的電流，這種大電流在器件還未進(jìn)入工作狀態(tài)的時(shí)候就已經(jīng)存在，給CMOS集 成電路造成很大的功率損耗，并在很大程度上降低了CMOS集用本發(fā)明淺槽隔離結(jié)構(gòu)的NMOS晶體管在關(guān)態(tài)時(shí)電流非常小，幾乎為零，對電路性能的影 響可以忽略，大大增強(qiáng)了CMOS集成電路的可靠性，降低了 CMOS集成電路的功率損耗。
除此之外，本發(fā)明CMOS集成電路的另一特點(diǎn)是所采用的隔離材料二 (氮化硅、氮化 鈦、氮化鉭等材料)具有與傳統(tǒng)的CMOS工藝完全兼容的特點(diǎn)，并保留了傳統(tǒng)的淺槽隔離 工藝結(jié)構(gòu)在集成電路隔離方面具有的所有技術(shù)優(yōu)勢。
和現(xiàn)有技術(shù)相比，本發(fā)明所提出的抗總劑量輻照的CMOS集成電路可以從根本上消除 CMOS集成電路在總劑量輻照環(huán)境下的寄生漏電，大大的增強(qiáng)了 CMOS集成電路的抗總劑 量輻照性能，對于降低總劑量輻照下集成電路的功耗和增強(qiáng)集成電路的可靠性具有重大意 義，在集成電路抗總劑量輻照加固技術(shù)應(yīng)用中，有著明顯的優(yōu)勢和廣泛的應(yīng)用前景。


圖1顯示總劑量輻照下兩種溝槽填充材料的不同性質(zhì)；
圖2顯示現(xiàn)有淺槽隔離結(jié)構(gòu)和本發(fā)明淺槽隔離結(jié)構(gòu)的NMOS器件導(dǎo)通電流比較； 圖3-8顯示實(shí)施例制備CMOS集成電路的各個(gè)步驟。
具體實(shí)施例方式
下面通過一個(gè)具體的制備實(shí)施例結(jié)合附圖對本發(fā)明作進(jìn)一步描述。 本實(shí)施例制備本發(fā)明的新型抗NMOS器件總劑量輻照的CMOS集成電路，主要包括 如下步驟
1) 二氧化硅和氮化硅的形成。如圖3所示。在體硅襯底1上熱氧化生長一層厚度大 約為100埃米至200埃米的二氧化硅作為氮化硅與硅襯底之間的應(yīng)力緩沖層2，然后再用 低壓化學(xué)氣相淀積(LPCVD)方法淀積一層1000埃米至1500埃米氮化硅，作為阻擋層3。
2) 第一次溝壑光刻和刻蝕。如圖4所示。在用第一個(gè)光刻版光刻定義出所示圖形后， 用反應(yīng)離子刻蝕(RIE)方法刻蝕梯形溝槽4，刻蝕氣體可以是CL2， HBr，和02等。在 NMOS器件相互之間刻蝕大槽，在NMOS器件和PMOS器件之間刻蝕小槽。大槽的槽寬 約為100至250納米，小槽的槽寬約為50-120納米，槽深均約為300納米至500納米，梯 形槽的正梯形邊的傾斜角度約為75°~89°。
3) 淀積隔離材料二。如圖5所示。用高密度等離子體CVD (HDPCVD)的方法淀積 氮化硅(Si3N4)層5至步驟2所刻蝕的溝槽4中。刻蝕與淀積的比例，即所謂的Etch/Depo 比例，通常保持在0.14-0.33之間。4) 第二次溝壑光刻和刻蝕。如圖6所示。用第二個(gè)光刻版定義出圖中其他的溝槽6， 并用RIE刻蝕方法進(jìn)行第二次溝槽刻蝕。所刻蝕的溝槽大小與第一次類同。
5) 淀積隔離材料一。如圖7所示。用HDPCVD的方法淀積二氧化硅層7至步驟4 所刻蝕的溝槽6中。
6) 去除應(yīng)力緩沖層2本身及其上方的各層(包括阻擋層3，氮化硅層5和二氧化硅 層7)。如圖8所示。用化學(xué)機(jī)械拋光(CMP)，濃磷酸煮，漂洗等方法去除應(yīng)力緩沖層2 本身及其上方的各層材料，得到最終的CMOS集成電路。
從圖8可知，在本實(shí)施例的CMOS集成電路中，包括NMOS器件和PMOS器件，器 件之間通過溝槽隔離，PMOS器件和PMOS器件之間的溝槽用隔離材料一 (二氧化硅)填 充，該隔離材料一在總劑量輻照下產(chǎn)生固定正電荷；NMOS器件和NMOS器件之間用隔 離材料二 (在本實(shí)施例中為氮化硅，但也可以是其他材料)填充，該隔離材料二在總劑量 輻照下產(chǎn)生固定負(fù)電荷；NMOS器件和PMOS之間通過兩個(gè)相鄰的溝槽(相對小些)隔離， 其中和PMOS器件相鄰的溝槽用所述隔離材料一填充，和NMOS器件相鄰的溝槽用所述 隔離材料二填充。
需要說明的是，盡管圖3-8中僅以四個(gè)MOS器件為例說明本實(shí)施例中器件之間的隔 離方式，但整個(gè)CMOS集成電路中可以包括眾多MOS器件，器件之間的鄰接方式不外乎 NMOS-NMOS， NMOS-PMOS和PMOS-PMOS，均在圖3-8中得以體現(xiàn)。
權(quán)利要求
1.一種新型的抗總劑量輻照的CMOS集成電路，包括NMOS器件和PMOS器件，器件之間通過溝槽隔離，PMOS器件和PMOS器件之間的溝槽用隔離材料一填充，所述隔離材料一在總劑量輻照下產(chǎn)生固定正電荷，其特征在于，NMOS器件和NMOS器件之間用隔離材料二填充，所述隔離材料二在總劑量輻照下產(chǎn)生固定負(fù)電荷。
2. 如權(quán)利要求1所述的CMOS集成電路，其特征在于，NMOS器件和 PMOS器件之間的溝槽用所述隔離材料一和所述隔離材料二填充，其中所述 隔離材料一靠近PMOS器件，所述隔離材料二靠近NMOS器件。
3. 如權(quán)利要求1所述的CMOS集成電路，其特征在于，NMOS器件和 PMOS器件之間通過兩個(gè)相鄰的溝槽隔離，和PMOS器件相鄰的溝槽用所述 隔離材料一填充，和NMOS器件相鄰的溝槽用所述隔離材料二填充。
4. 如權(quán)利要求1到3任意一項(xiàng)所述的CMOS集成電路，其特征在于，所 述隔離材料一是二氧化硅。
5. 如權(quán)利要求l到3任意一項(xiàng)所述的CMOS集成電路，其特征在于，所 述隔離材料二選自氮化硅、氮化鈦、氮化鉭或它們的混合物。
全文摘要
本發(fā)明公開了一種新型的抗總劑量輻照的CMOS集成電路，屬于電子技術(shù)領(lǐng)域。本發(fā)明CMOS集成電路包括NMOS器件和PMOS器件，器件之間通過溝槽隔離，PMOS和PMOS之間的溝槽用隔離材料一填充，所述隔離材料一在總劑量輻照下產(chǎn)生固定正電荷，NMOS和NMOS之間用隔離材料二填充，所述隔離材料二在總劑量輻照下產(chǎn)生固定負(fù)電荷。此外，NMOS和PMOS之間的溝槽用所述隔離材料一和所述隔離材料二填充，其中所述隔離材料一靠近PMOS，所述隔離材料二靠近NMOS；或者NMOS和PMOS之間通過兩個(gè)相鄰的溝槽隔離，和PMOS相鄰的溝槽用所述隔離材料一填充，和NMOS相鄰的溝槽用所述隔離材料二填充。本發(fā)明可用于航天、軍事、核電和高能物理等與總劑量輻照相關(guān)的行業(yè)。
文檔編號H01L27/092GK101661938SQ20091009274
公開日2010年3月3日 申請日期2009年9月22日 優(yōu)先權(quán)日2009年9月22日
發(fā)明者文 劉, 如 黃 申請人:北京大學(xué)