專利名稱：半導(dǎo)體構(gòu)造、nand單位單元、形成半導(dǎo)體構(gòu)造的方法及形成nand單位單元的方法
技術(shù)領(lǐng)域：
半導(dǎo)體構(gòu)造、NAND單位單元、形成半導(dǎo)體構(gòu)造的方法及形成NAND單位單元的方 法。
背景技術(shù)：
存儲(chǔ)器裝置為電子系統(tǒng)提供數(shù)據(jù)存儲(chǔ)。一種類型的存儲(chǔ)器是稱作快閃存儲(chǔ)器的非 易失性存儲(chǔ)器。快閃存儲(chǔ)器是一種類型的EEPR0M(電可擦除可編程只讀存儲(chǔ)器)，可按塊將 其擦除并重編程。許多現(xiàn)代個(gè)人計(jì)算機(jī)具有存儲(chǔ)于快閃存儲(chǔ)器芯片上的BIOS。此BIOS有 時(shí)稱為快閃BIOS?？扉W存儲(chǔ)器也常用于無線電子裝置中，這是因?yàn)槠涫怪圃焐棠軌蛟谛碌?通信協(xié)議變?yōu)闃?biāo)準(zhǔn)化時(shí)支持所述新的通信協(xié)議，并提供遠(yuǎn)程地使裝置升級(jí)以實(shí)現(xiàn)增強(qiáng)的特 征的能力。典型的快閃存儲(chǔ)器包括存儲(chǔ)器陣列，所述存儲(chǔ)器陣列包含配置成行及列形式的大 量存儲(chǔ)器單元。通常將所述單元分組成若干塊。可通過使電荷存儲(chǔ)材料充電來對一塊內(nèi)的 單元中的每一者進(jìn)行電編程?？赏ㄟ^塊擦除操作從所述電荷存儲(chǔ)材料移除電荷。數(shù)據(jù)作為 所述電荷存儲(chǔ)材料中的電荷存儲(chǔ)于單元中。NAND是快閃存儲(chǔ)器的基本架構(gòu)。NAND單元單位包括至少一個(gè)選擇裝置，所述至少 一個(gè)選擇裝置串聯(lián)耦合到存儲(chǔ)器單元的串聯(lián)組合(其中所述串聯(lián)組合通常稱作NAND串)。半導(dǎo)體制作的持續(xù)目標(biāo)是增加集成度。因此，需要開發(fā)比常規(guī)NAND架構(gòu)消耗更少 半導(dǎo)體底材面的新NAND架構(gòu)，并開發(fā)形成此種新NAND架構(gòu)的方法。


圖1是根據(jù)一實(shí)施例的存儲(chǔ)器系統(tǒng)的簡化框圖。圖2是根據(jù)一實(shí)施例的NAND存儲(chǔ)器陣列的示意圖。圖3到5是半導(dǎo)體襯底處于用于形成存儲(chǔ)器陣列的實(shí)例性實(shí)施例過程的各個(gè)階段 的概略性橫截面圖。圖6到11是圖3到5的半導(dǎo)體襯底處于用于形成存儲(chǔ)器陣列的實(shí)例性實(shí)施例過 程期間的圖5之后的各個(gè)階段的概略性三維視圖。圖6的三維視圖的邊緣圖解說明在圖5 中標(biāo)記為“6”的區(qū)的視圖。圖12是圖3到11的半導(dǎo)體襯底處于用于形成存儲(chǔ)器陣列的實(shí)例性實(shí)施例過程的 圖11之后的階段的沿著圖3到5的橫截面的視圖。圖13是沿著圖12的線13到13的概略性橫截面圖。圖14及15是類似于圖6到11的襯底的半導(dǎo)體襯底處于用于形成存儲(chǔ)器陣列的 另一實(shí)例性實(shí)施例過程期間的各個(gè)階段的概略性三維視圖。圖16是計(jì)算機(jī)實(shí)施例的概略性視圖。圖17是顯示圖14計(jì)算機(jī)實(shí)施例的主板的特定特征的框圖。
圖18是電子系統(tǒng)實(shí)施例的高級(jí)框圖。圖19是存儲(chǔ)器裝置實(shí)施例的簡化框圖。
具體實(shí)施例方式圖1是根據(jù)一實(shí)施例的存儲(chǔ)器系統(tǒng)500的簡化框圖。存儲(chǔ)器系統(tǒng)500包含集成電 路快閃存儲(chǔ)器裝置502(例如，NAND存儲(chǔ)器裝置)，集成電路快閃存儲(chǔ)器裝置502包含存 儲(chǔ)器單元陣列504、地址解碼器506、行存取電路508、列存取電路510、控制電路512、輸入 /輸出(I/O)電路514及地址緩沖器516。存儲(chǔ)器系統(tǒng)500包含作為電子系統(tǒng)的一部分電 連接到存儲(chǔ)器裝置502以進(jìn)行存儲(chǔ)器存取的外部微處理器520或存儲(chǔ)器控制器。存儲(chǔ)器裝 置502經(jīng)由控制鏈路522從處理器520接收控制信號(hào)。所述存儲(chǔ)器單元用于存儲(chǔ)經(jīng)由數(shù)據(jù) (DQ)鏈路524存取的數(shù)據(jù)。地址信號(hào)經(jīng)由地址鏈路526接收，并在地址解碼器506處解碼 以存取存儲(chǔ)器陣列504。地址緩沖器電路516鎖存所述地址信號(hào)。響應(yīng)于所述控制信號(hào)及 所述地址信號(hào)而存取所述存儲(chǔ)器單元。圖2是NAND存儲(chǔ)器陣列200的示意圖。其可以是圖1的存儲(chǔ)器陣列504的一部 分。存儲(chǔ)器陣列200包含字線202i到202n及相交的局部位線20+到204M。字線202的數(shù) 目及位線204的數(shù)目可各自為2的某一冪，例如，256個(gè)字線及4，096個(gè)位線。局部位線204 可以多對一的關(guān)系耦合到全局位線(未顯示)。存儲(chǔ)器陣列200包含NAND串206:到206M。每一 NAND串包含可在本文中稱作NAND 串裝置的電荷陷獲(或快閃)晶體管208i到208n。所述電荷陷獲晶體管(S卩，NAND串裝置)位于字線202與局部位線204的相交處。 電荷陷獲晶體管208表示用于存儲(chǔ)數(shù)據(jù)的非易失性存儲(chǔ)器單元。每一 NAND串206的電荷 陷獲晶體管208源極到漏極地串聯(lián)連接在源極選擇裝置210與漏極選擇裝置212之間。每 一源極選擇裝置210位于局部位線204與源極選擇線214的相交處，而每一漏極選擇裝置 212位于局部位線204與漏極選擇線215的相交處。每一源極選擇裝置210的源極連接到共用源極線216。每一源極選擇裝置210的 漏極連接到對應(yīng)NAND串206的第一電荷陷獲晶體管208的源極。舉例來說，源極選擇裝置 210!的漏極連接到對應(yīng)NAND串206i的電荷陷獲晶體管208i的源極。源極選擇裝置210連 接到源極選擇線214。每一漏極選擇裝置212的漏極在漏極觸點(diǎn)228處連接到對應(yīng)NAND串的局部位線 204。舉例來說，漏極選擇裝置212i的漏極在漏極觸點(diǎn)228i處連接到對應(yīng)NAND串ZOei的 局部位線201。每一漏極選擇裝置212的源極連接到對應(yīng)NAND串206的最后一個(gè)電荷陷 獲晶體管208的漏極。舉例來說，漏極選擇裝置212i的源極連接到對應(yīng)NAND串206i的電 荷陷獲晶體管208,的漏極。電荷陷獲晶體管(即，NAND串裝置)208包含源極230及漏極232、電荷陷獲材料 234 (其也可稱作電荷存儲(chǔ)材料)及控制柵極236。電荷陷獲晶體管208使其控制柵極236 耦合到字線202。一列電荷陷獲晶體管208是耦合到給定局部位線204的那些NAND串206。 一行電荷陷獲晶體管208是共同耦合到給定字線202的那些晶體管。圖2的實(shí)施例的個(gè)別NAND單位單元包括一對選擇裝置(例如，選擇裝置及 212)及串聯(lián)連接在所述選擇裝置之間的串裝置(例如，串裝置206》。所述NAND單位單元在傳統(tǒng)上經(jīng)形成以水平延伸跨越半導(dǎo)體襯底。因此，每一 NAND單位單元可包括大量半導(dǎo) 體底材面。一些實(shí)施例認(rèn)識(shí)到可通過將NAND單位單元形成為相對于支撐半導(dǎo)體襯底垂直 延伸而非水平延伸來節(jié)省半導(dǎo)體底材面。一些實(shí)施例包含形成相對于支撐半導(dǎo)體襯底垂直 延伸的NAND單位單元的方法；且一些實(shí)施例包含包括相對于支撐半導(dǎo)體襯底垂直延伸的 NAND單位單元的結(jié)構(gòu)。下文參照圖3到13描述一種用于形成垂直NAND單位單元的實(shí)例性實(shí)施例過程， 并參照圖14及15描述另一用于形成垂直NAND單位單元的實(shí)例性實(shí)施例過程。圖3到13 的實(shí)施例與圖14及15的實(shí)施例之間的差別在于電荷陷獲層(圖11及15的電荷存儲(chǔ)材料 64的層)在圖3到13的實(shí)施例中沿著選擇裝置延伸(例如，圖11的控制柵極結(jié)構(gòu)78及 82由選擇裝置構(gòu)成)，而在圖14及15的實(shí)施例中不沿著所述選擇裝置延伸(例如，圖15 的控制柵極結(jié)構(gòu)318及334由選擇裝置構(gòu)成)。參照圖3，顯示半導(dǎo)體構(gòu)造10包括半導(dǎo)體基底12。基底12可包括任一適合半導(dǎo) 體組合物或半導(dǎo)體組合物的組合，且可(例如)包括單晶硅，基本上由單晶硅組成，或由單 晶硅組成。在一些實(shí)施例中，基底12可稱作半導(dǎo)體襯底。為幫助解釋上文的權(quán)利要求書， 術(shù)語“半導(dǎo)電襯底”、“半導(dǎo)體構(gòu)造”及“半導(dǎo)體襯底”意指包括半導(dǎo)電材料的任何構(gòu)造，所述 半導(dǎo)電材料包含但不限于例如半導(dǎo)電晶片的體半導(dǎo)電材料(單獨(dú)地或以包括其它材料的 組合件的形式)及半導(dǎo)電材料層(單獨(dú)地或以包括其它材料的組合件的形式)。術(shù)語“襯 底”指代任一支撐結(jié)構(gòu)，包含但不限于上文所描述的半導(dǎo)電襯底。雖然將基底12顯示為同 質(zhì)的，但在一些實(shí)施例中所述基底可包括眾多層。例如，基底12可對應(yīng)于含有與集成電路 制作相關(guān)聯(lián)的一個(gè)或一個(gè)以上層的半導(dǎo)體襯底。在此類實(shí)施例中，此類層可對應(yīng)于金屬互 連層、勢壘層、擴(kuò)散層、絕緣體層等中的一者或一者以上。將所述基底顯示為在存儲(chǔ)器陣列區(qū)域5與環(huán)繞所述存儲(chǔ)器陣列區(qū)域的外圍區(qū)域7 之間劃分。最終，存儲(chǔ)器陣列電路形成于區(qū)域5內(nèi)；且邏輯及/或其它電路可形成于區(qū)域7 內(nèi)。參照圖4，腔14經(jīng)形成以延伸到存儲(chǔ)器陣列區(qū)域5內(nèi)的基底12中?？赏ㄟ^以下步 驟形成所述腔在基底12上方提供經(jīng)圖案化掩模(未顯示)；將來自所述掩模的圖案轉(zhuǎn)移 到基底12中；及以物理方式移除所述掩模以留下圖4的所示構(gòu)造。在一些實(shí)施例中，腔14 具有可對應(yīng)于基底12的單晶硅的最下表面15。參照圖5，在腔14內(nèi)形成半導(dǎo)體材料層20、21、22、23、24、25及26。此類層可包括 由沿著腔14的下表面15暴露的單晶硅外延生長的單晶硅。將層20到26顯示為η型摻雜 半導(dǎo)體材料與P型摻雜半導(dǎo)體材料的交替層(具體來說，層20、22、24及26為η型摻雜半 導(dǎo)體材料；且層21、23及25為ρ型摻雜半導(dǎo)體材料)。層20到26可在所述層的外延生長 期間進(jìn)行原位摻雜，及/或所述層中的至少一者可在所述層的生長之后通過將摻雜劑植入 到所述層中來進(jìn)行摻雜。圖6顯示構(gòu)造10的包括層20到26的一部分的三維視圖；且具體來說顯示在圖5 中標(biāo)記為“6”的一部分的三維視圖。參照圖7，穿過外延生長層20到26形成溝槽30。溝槽30沿著平行于水平軸線31 的水平方向延伸?？赏ㄟ^以下步驟形成所述溝槽在層26上方提供經(jīng)圖案化掩模(未顯示)，例如經(jīng)光刻圖案化光致抗蝕劑的掩模；將來自所述掩模的圖案轉(zhuǎn)移到下伏層20到26 ；及隨后移除所述掩模以留下所示構(gòu)造。溝槽30可表示穿過層20到26同時(shí)形成的若干個(gè)平行溝槽。此類溝槽可沿正交 于軸線31延伸的方向彼此移置，且可各自沿著平行于水平軸線31的水平方向延伸。參照圖8，可用電絕緣隔離材料32填充溝槽30。隔離材料32可包括任一適合組 合物或組合物的組合；且可(例如)包括以下材料中的一者或一者以上，基本上由以下材 料中的一者或一者以上組成，或由以下材料中的一者或一者以上組成二氧化硅及各種低 k電介質(zhì)材料(其中低k電介質(zhì)材料是具有比二氧化硅的介電常數(shù)小的介電常數(shù)的電介質(zhì) 材料)中的任何一者。將材料32顯示為具有與層26的上表面共面的上表面?？赏ㄟ^以下步驟來形成此 構(gòu)造最初形成材料32以過填充溝槽30，且接著利用化學(xué)機(jī)械拋光(CMP)從所述溝槽的外 部移除過量材料32并形成延伸跨越材料32及層26的經(jīng)平面化表面。參照圖9，一對溝槽34及36經(jīng)形成以延伸穿過交替的η型摻雜與ρ型摻雜層20 到26，并穿過隔離材料32。溝槽34及36可稱作第二溝槽，且溝槽30 (圖7)可稱作第一溝 槽以將在圖9的處理階段處形成的溝槽34及36與在圖7的處理階段處形成的溝槽30區(qū) 分開。溝槽34及36沿著正交于溝槽30的水平方向的水平方向延伸。換句話說，溝槽34 及36平行于正交于軸線31的軸線35延伸，溝槽30沿著軸線35平行。溝槽34及36可表示經(jīng)形成以平行于軸線35延伸的眾多個(gè)溝槽。溝槽30 (圖7)、34及36共同將層20到26圖案化成多個(gè)垂直結(jié)構(gòu)40、42、44、46、 48及50。此類垂直結(jié)構(gòu)可稱作垂直柱或立柱。鄰近垂直結(jié)構(gòu)通過對應(yīng)于材料32的電絕緣 分隔物或通過開口(其也可稱作間隙)彼此間隔開。例如，鄰近垂直結(jié)構(gòu)40及46通過對 應(yīng)于材料32的絕緣分隔物52彼此間隔開；鄰近垂直結(jié)構(gòu)42及48通過對應(yīng)于材料32的絕 緣分隔物54彼此間隔開；且鄰近垂直結(jié)構(gòu)44及50通過對應(yīng)于材料32的絕緣分隔物56彼 此間隔開。此外，鄰近垂直結(jié)構(gòu)40及42通過開口 58 (其是溝槽36的在結(jié)構(gòu)40與42之間 的部分)彼此間隔開；且鄰近垂直結(jié)構(gòu)42及44通過開口 60 (其是溝槽34的在結(jié)構(gòu)42與 44之間的部分)彼此間隔開。參照圖10，在溝槽34及36內(nèi)形成材料62、64及66。材料62、64及66可分別對 應(yīng)于隧道電介質(zhì)、電荷存儲(chǔ)材料及電荷阻擋材料。所述隧道電介質(zhì)可包括任一適合組合物或組合物的組合，且可(例如)包括以下 材料中的一者或一者以上二氧化硅、高k電介質(zhì)組合物(其中高k電介質(zhì)組合物是具有比 氧化硅的介電常數(shù)大的介電常數(shù)的電介質(zhì)組合物，例如，氧化鉿、氧化鋯、氧化鋁等)及低k 電介質(zhì)組合物。在一些實(shí)施例中，所述隧道電介質(zhì)可由單一組合物(例如，二氧化硅、SiON、 高k電介質(zhì)材料或低k電介質(zhì)材料)組成。在其它實(shí)施例中，所述隧道電介質(zhì)材料可包括 多組合物堆疊。實(shí)例性堆疊為ONO堆疊(即，氮化硅/ 二氧化硅/氮化硅的堆疊)；及包括 高k材料及/或二氧化硅及/或低k材料的其它多層堆疊。電荷存儲(chǔ)材料可包括一種或一種以上電荷陷獲組合物。實(shí)例性電荷陷獲組合物為 金屬及半導(dǎo)電納米點(diǎn)以及電荷陷獲絕緣材料(例如氮化硅)。如果電荷存儲(chǔ)材料包括納米 點(diǎn)，那么所述納米點(diǎn)可嵌入于其本身可能是或不是電荷陷獲的絕緣材料中。可用于嵌入所 述納米點(diǎn)的實(shí)例性絕緣材料為包括以下材料中的一者或一者以上的材料二氧化硅、各種高k電介質(zhì)材料(例如，氧化鋁、氧化鉿、氧化鋯等)中的任何一者及各種低k電介質(zhì)材料 中的任何一者。電荷阻擋材料可包括一種或多種電絕緣組合物，且可(例如)包括二氧化硅及/ 或各種高k電介質(zhì)組合物(例如，氧化鋁、氧化鉿、氧化鋯等)。材料62、64及66可視為給垂直結(jié)構(gòu)40、42、44、46、48及50加襯；且在所示實(shí)施例 中可視為部分地填充開口 58及60以使此類開口變窄?？衫冒?例如)以下各項(xiàng)中的 一者或一者以上的任一適合處理依序形成材料62、64及66 原子層沉積(ALD)、化學(xué)氣相沉 積(CVD)及物理氣相沉積(PVD)。在所示實(shí)施例中，隧道電介質(zhì)材料62在溝槽36內(nèi)形成對應(yīng)于向上開口的容器70 的層。電荷存儲(chǔ)材料64及電荷阻擋材料66在此向上開口的容器內(nèi)形成部分地填充所述容 器并使所述容器變窄的層。將材料62、64及66的層顯示為包括與半導(dǎo)體材料26及隔離材料32的最上表面 共面的最上表面。此可通過以下步驟來實(shí)現(xiàn)最初形成材料62、64及66的層以延伸于半導(dǎo) 體材料26及隔離材料32的上表面上方，且接著利用平面化(例如，CMP)從半導(dǎo)體材料26 及隔離材料32的上表面上方移除材料62、64及66。參照圖11，在溝槽34內(nèi)形成控制柵極結(jié)構(gòu)72、74及76，且在溝槽36內(nèi)形成控制 柵極結(jié)構(gòu)78、80及82。此外，在溝槽34內(nèi)形成電絕緣結(jié)構(gòu)(其也可稱作間隔件)84、86、88 及90 ；且在溝槽36內(nèi)形成電絕緣結(jié)構(gòu)92、94、96及98。絕緣結(jié)構(gòu)84、86、88及90與控制柵 極結(jié)構(gòu)72、84及86交替于溝槽34內(nèi)；且類似地絕緣結(jié)構(gòu)92、94、96及98與控制柵極結(jié)構(gòu) 78,80及82交替于溝槽36內(nèi)?？衫眉す鉄g及/或其它定向沉積技術(shù)來形成所述交替 的絕緣結(jié)構(gòu)與控制柵極結(jié)構(gòu)；及/或可通過ALD及CVD中的一者或兩者選擇性地沉積金屬。所述控制柵極結(jié)構(gòu)可包括任一適合導(dǎo)電組合物或?qū)щ娊M合物的組合，且可(例 如)包括以下材料中的一者或一者以上各種金屬(例如，鉭、鎢等)、含金屬組合物(例如， 金屬氮化物、金屬硅化物等)及導(dǎo)電摻雜半導(dǎo)體材料(例如，導(dǎo)電摻雜硅等)。所述電絕緣 結(jié)構(gòu)可包括任一適合電絕緣組合物或組合物的組合，且可(例如)包括二氧化硅，基本上由 二氧化硅組成，或由二氧化硅組成。所述控制柵極結(jié)構(gòu)連同隧道電介質(zhì)材料62、電荷存儲(chǔ)材料64、電荷阻擋材料66及 垂直結(jié)構(gòu)40、42、44、46、48及50的摻雜區(qū)域一起形成NAND單位單元的多個(gè)裝置。例如，在 所示實(shí)施例中，溝槽36內(nèi)形成有三個(gè)控制柵極結(jié)構(gòu)(78、80及82)。控制柵極結(jié)構(gòu)78、80及 82可基于其在溝槽36內(nèi)的立面位置而彼此區(qū)分開，且因此控制柵極結(jié)構(gòu)78、80及82可分 別稱作底部控制柵極結(jié)構(gòu)、中間控制柵極結(jié)構(gòu)及頂部控制柵極結(jié)構(gòu)。底部控制柵極結(jié)構(gòu)78 可并入到NAND單位單元110的選擇裝置100中，頂部控制柵極結(jié)構(gòu)82可并入到所述NAND 單位單元的另一選擇裝置102中，且中間控制柵極結(jié)構(gòu)80可并入到所述NAND單位單元的 串裝置104中；而NAND單位單元110因此垂直延伸于垂直立柱40與42之間的溝槽36內(nèi)。參照選擇裝置100，此裝置包括ρ型摻雜層21內(nèi)的通道區(qū)域93、n型摻雜層20及 22內(nèi)的源極/漏極區(qū)域95及97以及控制柵極結(jié)構(gòu)78與通道區(qū)域93之間的隧道電介質(zhì)材 料62、電荷存儲(chǔ)材料64及電荷阻擋材料66的區(qū)域。在所示實(shí)施例中，控制柵極結(jié)構(gòu)78位 于一對通道區(qū)域93之間，其中所述通道區(qū)域位于控制柵極結(jié)構(gòu)78的橫向相對側(cè)上。參照串裝置104，此裝置包括ρ型摻雜層23內(nèi)的通道區(qū)域99，與選擇裝置100共享源極/漏極區(qū)域97，包括η型摻雜層24內(nèi)的源極/漏極區(qū)域101，且包括控制柵極結(jié)構(gòu) 80與通道區(qū)域99之間的隧道電介質(zhì)材料62、電荷存儲(chǔ)材料64及電荷阻擋材料66的區(qū)域。參照選擇裝置102，此裝置包括ρ型摻雜層25內(nèi)的通道區(qū)域103，與串裝置104共 享源極/漏極區(qū)域101，包括η型摻雜層26內(nèi)的源極/漏極區(qū)域105，且包括控制柵極結(jié)構(gòu) 82與通道區(qū)域103之間的隧道電介質(zhì)材料62、電荷存儲(chǔ)材料64及電荷阻擋材料66的區(qū)域。選擇裝置100及102中的一者對應(yīng)于漏極選擇裝置且另一者對應(yīng)于源極選擇裝 置。所述漏極選擇裝置的漏極將連接到局部位線(類似于圖2的位線204中的一者)，且 所述源極選擇裝置的源極將連接到共用源極線(類似于圖2的共用源極線216)。所述位 線及共用源極線未顯示于圖11中。在一些實(shí)施例中，位線或共用源極線可對應(yīng)于伸展于層 20下面且與層20中的源極/漏極區(qū)域電連接的導(dǎo)電線；且位線及共用源極線中的另一者 可對應(yīng)于伸展于層26上面且與層26中的源極/漏極區(qū)域電連接的導(dǎo)電線。例如，共用源 極線可形成為伸展于底部層20下方的η型摻雜通道。此類通道可在層20的外延生長之前 的圖4的處理階段處形成。雖然實(shí)例性NAND單位單元110中顯示一個(gè)串裝置(S卩，電荷陷獲裝置)104，但在 一些實(shí)施例的NAND單位單元中可形成更多的串裝置。例如，可存在16個(gè)串裝置、32個(gè)串裝 置、64個(gè)串裝置等；而NAND單位單元中的串裝置的數(shù)目通常需要為2的冪。在所示實(shí)施例中，控制柵極結(jié)構(gòu)(例如，NAND單位單元110的控制柵極結(jié)構(gòu)78、80 及82)與ρ型摻雜區(qū)域水平對準(zhǔn)(例如，控制柵極結(jié)構(gòu)78與ρ型摻雜區(qū)域21水平對準(zhǔn))； 且因此個(gè)別快閃存儲(chǔ)器單元具有P型摻雜半導(dǎo)體材料中的通道區(qū)域及η型摻雜半導(dǎo)體材料 中的源極/漏極區(qū)域，其類似于NMOS裝置。在其它實(shí)施例中，所述控制柵極結(jié)構(gòu)可與所述 η型摻雜區(qū)域水平對準(zhǔn)，使得所述通道區(qū)域位于η型摻雜半導(dǎo)體材料中，且所述源極/漏極 區(qū)域位于P型摻雜半導(dǎo)體材料中；且因此個(gè)別快閃存儲(chǔ)器單元將類似于PMOS裝置。在所示實(shí)施例中，所述控制柵極結(jié)構(gòu)是與所述控制柵極結(jié)構(gòu)與其水平對準(zhǔn)的ρ型 摻雜區(qū)域相同的垂直厚度。例如，控制柵極結(jié)構(gòu)78與ρ型摻雜區(qū)域21水平對準(zhǔn)；且控制柵 極結(jié)構(gòu)78具有與ρ型摻雜區(qū)域21的垂直厚度113相同的垂直厚度111。包括與圖11的絕緣材料結(jié)構(gòu)92、94、96及98交替的控制柵極結(jié)構(gòu)78、80及82的 立柱(即，形成于溝槽36中的交替的導(dǎo)電與絕緣結(jié)構(gòu)的立柱)可稱作第一垂直立柱112。 交替的η型摻雜半導(dǎo)體材料與ρ型摻雜半導(dǎo)體材料的柱40及42可分別稱作第二及第三垂 直立柱。將第二及第三垂直立柱40及42顯示為位于第一垂直立柱112的彼此相對的側(cè)上。 隧道電介質(zhì)62、電荷存儲(chǔ)材料64及電荷阻擋材料66界定第一垂直立柱112與第二及第三 垂直立柱40及42之間的垂直延伸層。第二垂直立柱40的η型摻雜區(qū)域與第三垂直立柱 42的η型摻雜區(qū)域水平對準(zhǔn)，且第二垂直立柱40的ρ型摻雜區(qū)域與第三垂直立柱42的ρ 型摻雜區(qū)域水平對準(zhǔn)。將控制柵極結(jié)構(gòu)78、80及82顯示為與所述ρ型摻雜區(qū)域水平對準(zhǔn)。第二及第三垂直立柱可包括任一適合半導(dǎo)體材料，且可(例如)由摻雜單晶硅組 成。NAND單位單元110的個(gè)別快閃存儲(chǔ)器單元包括垂直立柱112的控制柵極材料(例 如，控制柵極結(jié)構(gòu)80的控制柵極材料)連同隧道電介質(zhì)材料62、電荷存儲(chǔ)材料64及電荷阻 擋材料66。在一些實(shí)施例中，所述快閃存儲(chǔ)器單元可對應(yīng)于TANOS單元，且因此隧道電介質(zhì) 材料62可包括二氧化硅，基本上由二氧化硅組成，或由二氧化硅組成；電荷存儲(chǔ)材料64可包括氮化硅，基本上由氮化硅組成，或由氮化硅組成；電荷阻擋材料66可包括氧化鋁，基本 上由氧化鋁組成，或由氧化鋁組成；且控制柵極結(jié)構(gòu)80可包括氮化鉭，基本上由氮化鉭組 成，或由氮化鉭組成?？紤]圖11的結(jié)構(gòu)的另一種方式是此結(jié)構(gòu)包括多個(gè)從半導(dǎo)體基底(而此基底為圖 5的基底12)向上延伸的多個(gè)柱40、42、44，其中所述柱中的每一者包括交替的η型摻雜半 導(dǎo)體材料及P型摻雜半導(dǎo)體材料。柱40及42可分別視為第一柱及第二柱，且可視為彼此 鄰近。隧道電介質(zhì)62可視為形成于鄰近柱40與42之間。此外，所述隧道電介質(zhì)可視為 包括沿著且直接抵靠著第一柱40的半導(dǎo)體材料的第一區(qū)域115，且包括沿著且直接抵靠著 第二柱42的半導(dǎo)體材料的第二區(qū)域117。電荷存儲(chǔ)材料64沿著隧道電介質(zhì)62，且可視為包括沿著且直接抵靠著所述隧道 電介質(zhì)的第一區(qū)域的第一區(qū)域119，且包括沿著且直接抵靠著所述隧道電介質(zhì)的第二區(qū)域 的第二區(qū)域121。電荷阻擋材料66沿著所述電荷存儲(chǔ)材料，且可視為包括沿著且直接抵靠著所述 電荷存儲(chǔ)材料的第一區(qū)域的第一區(qū)域123，且包括沿著且直接抵靠著所述電荷存儲(chǔ)材料的 第二區(qū)域的第二區(qū)域125?？刂茤艠O結(jié)構(gòu)78、80及82可視為橫向地位于鄰近柱40與42之間，且橫向地位于 電荷阻擋材料66的第一與第二區(qū)域123與125之間。所述控制柵極結(jié)構(gòu)彼此水平間隔開， 且絕緣材料結(jié)構(gòu)94及96可視為位于所述水平間隔開的控制柵極結(jié)構(gòu)之間的空間內(nèi)。控制柵極結(jié)構(gòu)78、80及82可視為由在溝槽36內(nèi)沿著水平方向延伸的導(dǎo)電線構(gòu) 成，且構(gòu)造10可視為除柱40及42以外還包括其它柱44、46、48及50。電絕緣材料32可視 為形成將所述柱中的一些柱彼此分離的電絕緣分隔物。例如，絕緣材料32形成柱40與46 之間的電絕緣分隔物，且形成柱42與48之間的電絕緣分隔物。所述電絕緣分隔物可視為 沿著所述柱的整個(gè)垂直外圍延伸的垂直立柱。構(gòu)成所述控制柵極結(jié)構(gòu)的導(dǎo)電線位于鄰近電 絕緣分隔物之間的溝槽(例如溝槽36)內(nèi)。水平間隔開的控制柵極結(jié)構(gòu)78、80及82可視為第一組控制柵極結(jié)構(gòu)，且水平間隔 開的控制柵極結(jié)構(gòu)72、74及76可視為第二組控制柵極結(jié)構(gòu)，其位于柱42的與第一組控制 柵極結(jié)構(gòu)相對的側(cè)上。在操作中，第二組控制柵極結(jié)構(gòu)72、74及76并入到類似于NAND單 位單元110的NAND單位單元120中?？刂茤艠O結(jié)構(gòu)72、74及76形成第二組快閃裝置，所 述第二組快閃裝置具有分別位于P型摻雜層21、23及25中的通道區(qū)域131、133及135 ；且 具有分別位于η型摻雜層20、22、24及26中的源極/漏極區(qū)域130、132、134及136。在所示實(shí)施例中，柱42沿著一個(gè)橫向側(cè)包括來自NAND單位單元110的通道區(qū)域， 且沿著相對橫向側(cè)包括來自NAND單位單元120的通道區(qū)域及源極/漏極區(qū)域。所述通道 區(qū)域及源極/漏極區(qū)域沿著所述P型摻雜層及η型摻雜層的表面，且因如果若柱42足夠?qū)?(其可為(例如)至少約1000Α的寬度)，那么來自NAND單位單元110的通道區(qū)域及源極 /漏極區(qū)域?qū)⒉粫?huì)影響(即，交叉耦合)NAND單位單元120的通道區(qū)域及源極/漏極區(qū)域。 如果交叉耦合會(huì)成問題，那么可順著所述柱(例如，柱42)的中心向下形成絕緣材料間隔件 以減輕或消除此交叉耦合。圖12是沿著圖5的橫截面的視圖，其顯示圖11的存儲(chǔ)器陣列區(qū)域連同基底12的剩余部分。控制柵極結(jié)構(gòu)72、74、76、78、80及82是相對于圖12的橫截面延伸到頁面中并從 頁面延伸出的導(dǎo)電線的一部分。圖13顯示正交于圖12的橫截面的橫截面且圖解說明一種 用于將構(gòu)成控制柵極結(jié)構(gòu)78、80及82的線電連接到其它電路的方法。具體來說，圖13顯 示包括絕緣材料92、94、96及98且包括分別構(gòu)成控制柵極結(jié)構(gòu)78、80及82的導(dǎo)電線140、 142及144的片斷。導(dǎo)電線140、142及144延伸超過含有控制柵極結(jié)構(gòu)78、80及82的NAND 單位單元110 (圖12)，且可分別類似于圖2的線214、202及215。多個(gè)互連件150、152及154與層140、142及144成一對一對應(yīng)。層140、142及144 在一個(gè)橫向端處形成一連串臺(tái)階160、162及164，其中所述臺(tái)階在從下層140去往上層142 中逐漸變得更橫向向內(nèi)。臺(tái)階160、162及164分別具有暴露的平臺(tái)161、163及165。在所 示實(shí)施例中，互連件150、152及154在所述暴露的平臺(tái)處電接觸導(dǎo)電層140、142及144以 形成一連串“鯊魚顎”式連接。圖11到13的NAND單位單元可為具有數(shù)百、數(shù)千、數(shù)百萬或更多個(gè)相同的NAND單 位單元的大存儲(chǔ)器陣列的一部分。圖11到13的實(shí)施例有利地形成個(gè)別NAND單位單元以 垂直延伸于一半導(dǎo)體基底上方，從而可相對于其中NAND單位單元相對于半導(dǎo)體基底水平 形成的常規(guī)架構(gòu)節(jié)省半導(dǎo)體底材面(且因此增加存儲(chǔ)器單元集成的密度)。在一些實(shí)施例 中，用于NAND單位單元中的快閃存儲(chǔ)器單元的通道長度及其它特性可至少部分地通過以 下方式來加以控制控制外延生長半導(dǎo)體層的厚度，并控制構(gòu)成控制柵極結(jié)構(gòu)的所沉積導(dǎo) 電材料層的厚度。此類厚度可比已在常規(guī)NAND單位單元中用來控制快閃存儲(chǔ)器單元的通 道長度的參數(shù)中的至少一些參數(shù)更易于控制及按比例縮放。圖11的實(shí)施例顯示電荷存儲(chǔ)材料64位于選擇裝置(例如，包括控制柵極結(jié)構(gòu)78 及82的裝置)與由選擇裝置存取的通道區(qū)域之間。在其它實(shí)施例中，可能需要電荷存儲(chǔ)材 料僅沿著串裝置延伸而不沿著選擇裝置延伸。圖14及15圖解說明一種形成其中電荷存儲(chǔ) 材料僅沿著串裝置延伸而不沿著選擇裝置延伸的實(shí)例性構(gòu)造的方法。參照圖14，其圖解說明處于圖9的處理階段之后的處理階段的半導(dǎo)體構(gòu)造190。構(gòu) 造190類似于圖3到9的構(gòu)造10，且包括類似于圖9的柱40、42、44、46、48及50的柱300、 302、304、306、308及310。柱300、302、304、306、308及310包括類似于上文參照圖1所論 述的半導(dǎo)體12的半導(dǎo)體材料312。構(gòu)造190還包括延伸于所述柱中的一些柱之間的絕緣 材料32，且包括延伸穿過材料312的溝槽34及36。柱300、302、304、306、308及310可包 括交替的η型與ρ型區(qū)域，其類似于圖9中所示的柱40、42、44、46、48及50的那些交替的 η型與ρ型區(qū)域。為了簡化圖式，圖14中未顯示此類交替的η型與ρ型區(qū)域。將隧道電介質(zhì)314顯示為沿著溝槽34及36的底部處的側(cè)壁形成，且將控制柵極 材料316顯示為沿著柵極氧化物形成。隧道電介質(zhì)314可包括與上文所論述的隧道電介質(zhì) 62 (圖10)相同的組合物，且控制柵極材料316可包括與上文所論述的控制柵極結(jié)構(gòu)72、 74、76、78、80及82(圖11)相同的組合物。溝槽36內(nèi)的控制柵極材料316并入到柱300與 302之間的選擇裝置318中，且溝槽34內(nèi)的控制柵極材料316并入到柱302與304之間的 選擇裝置320中。在控制柵極材料316上方形成絕緣材料322。絕緣材料322可包括與上文所述的 絕緣結(jié)構(gòu)84、86、88、90、92、94、96及98(圖11)相同的組合物。參照圖15，用隧道電介質(zhì)材料62、電荷存儲(chǔ)材料64及電荷阻擋材料66給溝槽34及36的保持于絕緣材料322上方的部分加襯。隨后，在溝槽34及36內(nèi)形成交替的控制柵 極材料316與絕緣材料322以填充所述溝槽。所述控制柵極材料形成控制柵極結(jié)構(gòu)330、 332、334、340、342 及 346。控制柵極結(jié)構(gòu)330、332、340及342并入到串裝置中；且控制柵極結(jié)構(gòu)334及344 并入到選擇裝置中。在形成控制柵極結(jié)構(gòu)334及336之前移除電荷存儲(chǔ)材料64及電荷阻擋 材料66的部分，使得選擇裝置的控制柵極僅通過隧道電介質(zhì)62與鄰近柱(300、302及304) 間隔開。圖15的構(gòu)造與圖11的構(gòu)造的不同在于圖15構(gòu)造的選擇裝置(即，包括控制柵極 結(jié)構(gòu)318、320、334及344的裝置)的控制柵極僅通過隧道電介質(zhì)材料(314及62)而非通過 隧道電介質(zhì)材料與電荷存儲(chǔ)材料及電荷阻擋材料的組合與鄰近半導(dǎo)體柱(300、302及304) 間隔開。在一些實(shí)施例中，圖15構(gòu)造的串裝置(例如，包括控制柵極結(jié)構(gòu)330及332的裝 置)可視為垂直地位于一對選擇裝置(例如，包括控制柵極結(jié)構(gòu)318及334的選擇裝置) 之間的立柱的一部分。各實(shí)施例的快閃存儲(chǔ)器單元及NAND單位單元可用于各種電子系統(tǒng)中，例如，汽 車、鐘表、蜂窩電話、計(jì)算機(jī)等。圖16圖解說明計(jì)算機(jī)系統(tǒng)400的實(shí)施例。計(jì)算機(jī)系統(tǒng)400包含監(jiān)視器401或其 它通信輸出裝置、鍵盤402或其它通信輸入裝置及主板404。主板404可攜載微處理器406 或其它數(shù)據(jù)處理單元及至少一個(gè)存儲(chǔ)器裝置408。存儲(chǔ)器裝置408可包括存儲(chǔ)器單元陣列， 且此陣列可與尋址電路耦合以存取所述陣列中的個(gè)別存儲(chǔ)器單元。此外，所述存儲(chǔ)器單元 陣列可耦合到用于從所述存儲(chǔ)器單元讀取數(shù)據(jù)的讀取電路。尋址及讀取電路可用于在存儲(chǔ) 器裝置408與處理器406之間傳送信息。此圖解說明于圖17中所示的主板404的框圖中。 在此框圖中，所述尋址電路圖解說明為410而所述讀取電路圖解說明為412。處理器裝置406可對應(yīng)于處理器模塊，且與所述模塊一起使用的相關(guān)聯(lián)存儲(chǔ)器可 包括NAND。存儲(chǔ)器裝置408可對應(yīng)于存儲(chǔ)器模塊，且可包括配置為NAND的快閃存儲(chǔ)器。圖18圖解說明電子系統(tǒng)700的高級(jí)組織的簡化框圖。系統(tǒng)700可對應(yīng)于(例如) 計(jì)算機(jī)系統(tǒng)、過程控制系統(tǒng)或采用處理器及相關(guān)聯(lián)存儲(chǔ)器的任一其它系統(tǒng)。電子系統(tǒng)700 具有功能元件，包含處理器702、控制單元704、存儲(chǔ)器裝置單元706及輸入/輸出(I/O)裝 置708 (在各實(shí)施例中，所述系統(tǒng)可具有多個(gè)處理器、控制單元、存儲(chǔ)器裝置單元及/或I/O 裝置)。通常，電子系統(tǒng)700將具有本機(jī)指令集，所述本機(jī)指令集規(guī)定處理器702將對數(shù)據(jù) 執(zhí)行的操作及處理器702、存儲(chǔ)器裝置單元706與I/O裝置708之間的其它交互作用?？刂?單元704通過連續(xù)循環(huán)穿過致使從存儲(chǔ)器裝置706提取并執(zhí)行指令的一組操作來協(xié)調(diào)處理 器702、存儲(chǔ)器裝置706及I/O裝置708的所有操作。存儲(chǔ)器裝置706可包含快閃存儲(chǔ)器， 例如快閃卡，且此快閃存儲(chǔ)器的至少某一部分可配置為NAND。圖19是電子系統(tǒng)800的簡化框圖。系統(tǒng)800包含存儲(chǔ)器裝置802，所述存儲(chǔ)器裝 置具有存儲(chǔ)器單元陣列804、地址解碼器806、行存取電路808、列存取電路810、用于控制操 作的讀取/寫入控制電路812及輸入/輸出電路814。存儲(chǔ)器裝置802進(jìn)一步包含電力電 路816及傳感器820，例如，用于確定存儲(chǔ)器單元是處于低閾值傳導(dǎo)狀態(tài)還是處于高閾值傳 導(dǎo)狀態(tài)的電流傳感器。所圖解說明的電力電路816包含電力供應(yīng)電路880、用于提供參考電壓的電路882、給第一字線提供脈沖的電路884、給第二字線提供脈沖的電路886及給位線 提供脈沖的電路888。系統(tǒng)800還包含處理器822或用于存儲(chǔ)器存取的存儲(chǔ)器控制器。存儲(chǔ)器裝置802經(jīng)由布線或金屬化線從處理器822接收控制信號(hào)。存儲(chǔ)器裝置 802用來存儲(chǔ)經(jīng)由I/O線存取的數(shù)據(jù)。處理器822或存儲(chǔ)器裝置802中的至少一者可包含 快閃存儲(chǔ)器，且此快閃存儲(chǔ)器的至少某一部分可配置為NAND。所述各種電子系統(tǒng)可制作于單封裝處理單元中，或甚至制作于單個(gè)半導(dǎo)體芯片 上，以減少所述處理器與所述存儲(chǔ)器裝置之間的通信時(shí)間。所述電子系統(tǒng)可用于存儲(chǔ)器模塊、裝置驅(qū)動(dòng)器、電力模塊、通信模塊、處理器模塊 及專用模塊中，且可包含多層、多芯片模塊。所述電子系統(tǒng)可能是廣泛的系統(tǒng)中的任何一者，例如鐘表、電視、蜂窩電話、個(gè)人 計(jì)算機(jī)、汽車、工業(yè)控制系統(tǒng)、飛機(jī)等。
權(quán)利要求
一種形成NAND單位單元的方法，其包括在襯底上方形成垂直立柱，所述立柱包括n型摻雜半導(dǎo)體材料與p型摻雜半導(dǎo)體材料的交替層；以順序次序用隧道電介質(zhì)層、電荷存儲(chǔ)材料層及電荷阻擋材料層給所述立柱加襯；及在所述經(jīng)加襯立柱之間形成電絕緣材料與導(dǎo)電材料的交替層；所述導(dǎo)電材料層形成多個(gè)水平間隔開的控制柵極結(jié)構(gòu)；將所述控制柵極結(jié)構(gòu)中的至少一些控制柵極結(jié)構(gòu)并入到所述NAND單位單元的串裝置中。
2.根據(jù)權(quán)利要求1所述的方法，其中將所述控制柵極結(jié)構(gòu)中的一些控制柵極結(jié)構(gòu)并入 到所述NAND單位單元的選擇裝置中。
3.根據(jù)權(quán)利要求1所述的方法，其中將所有所述控制柵極結(jié)構(gòu)并入到串裝置中，且所 述方法進(jìn)一步包括形成位于所述串裝置上面及下面的選擇裝置，所述選擇裝置包括僅通過 所述隧道電介質(zhì)而與所述經(jīng)加襯立柱間隔開的控制柵極。
4.根據(jù)權(quán)利要求1所述的方法，其中所述襯底包括單晶硅，且其中所述形成所述垂直 立柱包括在所述襯底上方外延生長η型摻雜半導(dǎo)體材料與P型摻雜半導(dǎo)體材料的交替層，其中 所述交替層中的第一層生長于所述襯底的所述單晶硅上；及 將所述外延生長的層圖案化成所述垂直立柱。
5.根據(jù)權(quán)利要求4所述的方法，其中所述圖案化所述垂直立柱包括在所述外延生長的層中形成至少一個(gè)第一溝槽，其中所述至少一個(gè)第一溝槽沿著第一 水平方向延伸；用電隔離材料填充所述至少一個(gè)第一溝槽；在填充所述至少一個(gè)第一溝槽之后，形成延伸到所述外延生長的層及所述電隔離材 料中的第二溝槽，其中所述第二溝槽沿著大致正交于所述第一水平方向的第二水平方向延 伸；其中所述給所述立柱加襯包括在所述第二溝槽內(nèi)形成所述隧道電介質(zhì)層、所述電荷存 儲(chǔ)材料層及阻擋電介質(zhì)層；且其中在所述第二溝槽內(nèi)形成電絕緣材料與導(dǎo)電材料的所述交替層。
6. 一種形成半導(dǎo)體構(gòu)造的方法，其包括 形成延伸到半導(dǎo)體襯底中的腔；在所述腔內(nèi)外延生長η型摻雜半導(dǎo)體材料與ρ型摻雜半導(dǎo)體材料的交替層； 將所述外延生長的交替層圖案化成多個(gè)垂直立柱；鄰近立柱通過開口而彼此間隔開； 用隧道電介質(zhì)、電荷存儲(chǔ)材料及阻擋電介質(zhì)給所述開口的至少若干部分加襯以使所述 開口的所述部分變窄；及在所述開口的所述變窄部分內(nèi)形成電絕緣材料與導(dǎo)電材料的交替層。
7.根據(jù)權(quán)利要求6所述的方法，其中所述導(dǎo)電材料層在所述開口內(nèi)形成多個(gè)水平間隔 開的控制柵極結(jié)構(gòu)；將所述控制柵極結(jié)構(gòu)并入到NAND單位單元的串裝置中。
8.根據(jù)權(quán)利要求7所述的方法，其進(jìn)一步包括將所述NAND單位單元的選擇裝置形成在 串柵極上面及下面，且其中所述選擇裝置包括僅通過隧道電介質(zhì)而與所述垂直立柱間隔開 的控制柵極。
9.根據(jù)權(quán)利要求6所述的方法，其中所述導(dǎo)電材料層在所述開口內(nèi)形成多個(gè)水平間隔 開的控制柵極結(jié)構(gòu)；個(gè)別開口內(nèi)的所述控制柵極結(jié)構(gòu)包含底部控制柵極結(jié)構(gòu)、頂部控制柵 極結(jié)構(gòu)及位于所述底部控制柵極結(jié)構(gòu)與所述頂部控制柵極結(jié)構(gòu)之間的至少一個(gè)中間控制 柵極結(jié)構(gòu)；將所述頂部及底部控制柵極結(jié)構(gòu)并入到NAND單位單元的選擇裝置中，且將所述 至少一個(gè)中間控制柵極結(jié)構(gòu)并入到所述NAND單位單元的至少一個(gè)串裝置中。
10.根據(jù)權(quán)利要求6所述的方法，其中所述圖案化所述外延生長的交替層包括 在所述外延生長的層中形成第一溝槽，其中所述第一溝槽沿著第一水平方向延伸；及 在所述外延生長的層中形成第二溝槽，其中所述第二溝槽沿著大致正交于所述第一水平方向的第二水平方向延伸。
11.根據(jù)權(quán)利要求10所述的方法，其進(jìn)一步包括在形成所述第二溝槽之前用隔離材料 填充所述第一溝槽，且其中所述第二溝槽延伸到所述隔離材料及所述外延生長的交替層兩者中； 所述給所述開口加襯包括在所述第二溝槽內(nèi)形成隧道電介質(zhì)層、電荷存儲(chǔ)材料層及阻 擋電介質(zhì)層；且在所述第二溝槽內(nèi)形成電絕緣材料與導(dǎo)電材料的所述交替層。
12.—種形成NAND單位單元的方法，其包括在一對垂直結(jié)構(gòu)之間形成隧道電介質(zhì)材料層；所述隧道電介質(zhì)材料層形成向上開口的 容器；所述垂直結(jié)構(gòu)包括η型摻雜半導(dǎo)體材料與ρ型摻雜半導(dǎo)體材料的交替層； 在所述容器內(nèi)形成電荷存儲(chǔ)材料層；在所述容器內(nèi)及在所述電荷存儲(chǔ)材料層上方形成電荷阻擋材料層；所述電荷存儲(chǔ)材料 層及所述電荷阻擋材料層使所述容器變窄且在所述容器內(nèi)留下開口 ；及在所述開口內(nèi)形成電絕緣材料與導(dǎo)電材料的交替層；所述導(dǎo)電材料層形成并入到所述 NAND單位單元的選擇裝置及串裝置中的多個(gè)水平間隔開的控制柵極結(jié)構(gòu)。
13.根據(jù)權(quán)利要求12所述的方法，其中所述形成所述隧道電介質(zhì)材料層包括在所述對的垂直結(jié)構(gòu)上方及在所述垂直結(jié)構(gòu)之間的溝槽內(nèi)沉積所述隧道電介質(zhì)材料；及平面化所述隧道電介質(zhì)材料以從所述對的垂直結(jié)構(gòu)上方移除所述隧道電介質(zhì)材料。
14.根據(jù)權(quán)利要求12所述的方法，其中所述形成所述隧道電介質(zhì)材料層、所述電荷存 儲(chǔ)材料層及所述電荷阻擋材料層包括在所述對的垂直結(jié)構(gòu)上方及在所述垂直結(jié)構(gòu)之間的溝槽內(nèi)沉積所述隧道電介質(zhì)材料；在所述對的垂直結(jié)構(gòu)上方及在所述垂直結(jié)構(gòu)之間的溝槽內(nèi)沉積所述電荷存儲(chǔ)材料； 在所述對的垂直結(jié)構(gòu)上方及在所述垂直結(jié)構(gòu)之間的溝槽內(nèi)沉積所述電荷阻擋材料；及 平面化所述隧道電介質(zhì)材料、電荷存儲(chǔ)材料及電荷阻擋材料以從所述對的垂直結(jié)構(gòu)上 方移除所述隧道電介質(zhì)材料、電荷存儲(chǔ)材料及電荷阻擋材料。
15.根據(jù)權(quán)利要求12所述的方法，其中形成所述水平間隔開的控制柵極結(jié)構(gòu)以僅與所 述P型摻雜半導(dǎo)體材料水平對準(zhǔn)。
16.根據(jù)權(quán)利要求12所述的方法，其中形成所述導(dǎo)電材料層以橫向延伸超過所述NAND單位單元；形成多個(gè)互連件以與所述導(dǎo)電材料層成一對一對應(yīng)；所述導(dǎo)電材料層在一個(gè)橫向端處形成一連串臺(tái)階，其中臺(tái)階在從下部導(dǎo)電材料層去往 上部導(dǎo)電材料層中逐漸變得更橫向向內(nèi)以在所述導(dǎo)電材料層的所述一個(gè)橫向端處留下暴 露的平臺(tái)；及形成所述互連件以在所述暴露的平臺(tái)處電接觸所述導(dǎo)電層。
17.一種NAND單位單元，其包括第一垂直立柱，其包括交替的控制柵極結(jié)構(gòu)與絕緣材料結(jié)構(gòu)；第二及第三垂直立柱，其位于所述第一垂直立柱的彼此相對的側(cè)上，所述第二及第三 垂直立柱包括含有交替的η型摻雜區(qū)域與P型摻雜區(qū)域的半導(dǎo)體材料；所述第二垂直立柱 的所述η型摻雜區(qū)域與所述第三垂直立柱的所述η型摻雜區(qū)域水平對準(zhǔn)，且所述第二垂直 立柱的所述P型摻雜區(qū)域與所述第三垂直立柱的所述P型摻雜區(qū)域水平對準(zhǔn)；所述控制柵 極結(jié)構(gòu)與所述η型摻雜區(qū)域或所述ρ型摻雜區(qū)域水平對準(zhǔn)；隧道電介質(zhì)、電荷存儲(chǔ)材料及電荷阻擋材料的垂直延伸層，其位于所述第一立柱與所 述第二及第三立柱中的每一者之間；且其中所述控制柵極結(jié)構(gòu)中的至少一者連同所述第二及第三垂直立柱的η型及ρ型摻雜 區(qū)域一起被并入到所述NAND單位單元的串裝置中。
18.根據(jù)權(quán)利要求17所述的NAND單位單元，其中所述第一垂直立柱垂直地位于所述 NAND單位單元的一對選擇裝置之間。
19.根據(jù)權(quán)利要求17所述的NAND單位單元，其中所述第一垂直立柱包括底部控制柵極 結(jié)構(gòu)、頂部控制柵極結(jié)構(gòu)及位于所述底部控制柵極結(jié)構(gòu)與所述頂部控制柵極結(jié)構(gòu)之間的至 少一個(gè)中間控制柵極結(jié)構(gòu)；所述頂部及底部控制柵極結(jié)構(gòu)連同所述第二及第三垂直立柱的 η型及ρ型摻雜區(qū)域一起被并入到所述NAND單位單元的選擇裝置中；且所述至少一個(gè)中間 控制柵極結(jié)構(gòu)連同所述第二及第三垂直立柱的η型及ρ型摻雜區(qū)域一起被并入到所述NAND 單位單元的至少一個(gè)串裝置中。
20.根據(jù)權(quán)利要求17所述的NAND單位單元，其中所述第二及第三垂直立柱由摻雜單晶 硅組成。
21.根據(jù)權(quán)利要求17所述的NAND單位單元，其中所述控制柵極結(jié)構(gòu)與所述ρ型摻雜區(qū) 域水平對準(zhǔn)。
22.—種半導(dǎo)體構(gòu)造，其包括半導(dǎo)體基底；多個(gè)柱，其從所述基底向上延伸，所述柱包括交替的η型摻雜半導(dǎo)體材料與P型摻雜半 導(dǎo)體材料；一對所述柱彼此鄰近，所述鄰近柱為第一柱及第二柱；隧道電介質(zhì)，其位于所述鄰近柱之間；所述隧道電介質(zhì)包含沿著且直接抵靠著所述第 一柱的所述P型及η型摻雜半導(dǎo)體材料的第一區(qū)域，且包含沿著且直接抵靠著所述第二柱 的所述P型及η型摻雜半導(dǎo)體材料的第二區(qū)域；電荷存儲(chǔ)材料，其沿著所述隧道電介質(zhì)；所述電荷存儲(chǔ)材料包含沿著且直接抵靠著所 述隧道電介質(zhì)的所述第一區(qū)域的第一區(qū)域，且包含沿著且直接抵靠著所述隧道電介質(zhì)的所 述第二區(qū)域的第二區(qū)域；電荷阻擋材料，其沿著所述電荷存儲(chǔ)材料；所述電荷阻擋材料包含沿著且直接抵靠著所述電荷存儲(chǔ)材料的所述第一區(qū)域的第一區(qū)域，且包含沿著且直接抵靠著所述電荷存儲(chǔ)材 料的所述第二區(qū)域的第二區(qū)域；多個(gè)控制柵極結(jié)構(gòu)，其彼此水平間隔開；所述控制柵極結(jié)構(gòu)橫向地位于所述鄰近柱之 間，且橫向地位于所述電荷阻擋材料的所述第一與第二區(qū)域之間；及絕緣間隔件，其位于所述水平間隔開的控制柵極結(jié)構(gòu)之間的空間內(nèi)。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體構(gòu)造，其中所述控制柵極結(jié)構(gòu)由沿著水平方向延伸 的導(dǎo)電線構(gòu)成；所述半導(dǎo)體構(gòu)造進(jìn)一步包括位于所述多個(gè)柱的所述柱中的一些柱之間的電 絕緣分隔物，其中所述電絕緣分隔物為沿著所述柱的整個(gè)垂直外圍延伸的垂直立柱；且其 中所述導(dǎo)電線位于鄰近電絕緣分隔物之間。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體構(gòu)造，其中所述水平間隔開的控制柵極結(jié)構(gòu)包含底 部控制柵極結(jié)構(gòu)、頂部控制柵極結(jié)構(gòu)及位于所述底部控制柵極結(jié)構(gòu)與所述頂部控制柵極結(jié) 構(gòu)之間的至少一個(gè)中間控制柵極結(jié)構(gòu)；所述頂部及底部控制柵極結(jié)構(gòu)被并入到NAND單位 單元的選擇裝置中，且所述至少一個(gè)中間控制柵極結(jié)構(gòu)被并入到所述NAND單位單元的至 少一個(gè)串裝置中。
25.根據(jù)權(quán)利要求22所述的半導(dǎo)體構(gòu)造，其中所述水平間隔開的控制柵極結(jié)構(gòu)為第一 組水平間隔開的控制柵極結(jié)構(gòu)，且所述半導(dǎo)體構(gòu)造進(jìn)一步包括第二組水平間隔開的控制柵 極結(jié)構(gòu)，所述第二組水平間隔開的控制柵極結(jié)構(gòu)位于所述鄰近柱中的一者的與所述第一組 水平間隔開的控制柵極結(jié)構(gòu)相對的側(cè)上；所述鄰近柱中的所述一者的所述交替P型摻雜區(qū) 域與η型摻雜區(qū)域形成包括所述第一組水平間隔開的控制柵極結(jié)構(gòu)的第一組快閃存儲(chǔ)器 單元及包括所述第二組水平間隔開的控制柵極結(jié)構(gòu)的第二組快閃存儲(chǔ)器單元的通道區(qū)域 及源極/漏極區(qū)域。
全文摘要
一些實(shí)施例包含形成半導(dǎo)體構(gòu)造的方法?？尚纬蒼型摻雜材料與p型摻雜材料的交替層?？蓪⑺鼋惶鎸訄D案化成通過開口而彼此間隔開的多個(gè)垂直立柱。可用隧道電介質(zhì)、電荷存儲(chǔ)材料及阻擋電介質(zhì)給所述開口加襯?？稍谒鼋?jīng)加襯開口內(nèi)形成絕緣材料與導(dǎo)電控制柵極材料的交替層。一些實(shí)施例包含形成NAND單位單元的方法?？尚纬山惶娴膎型材料與p型材料的立柱?？捎盟淼离娊橘|(zhì)層、電荷存儲(chǔ)材料層及阻擋電介質(zhì)層給所述立柱加襯?？稍谒鼋?jīng)加襯立柱之間形成絕緣材料與導(dǎo)電控制柵極材料的交替層。一些實(shí)施例包含半導(dǎo)體構(gòu)造，且一些實(shí)施例包含NAND單位單元。
文檔編號(hào)H01L27/115GK101911297SQ200880124715
公開日2010年12月8日 申請日期2008年11月25日 優(yōu)先權(quán)日2008年1月15日
發(fā)明者D·V.·尼馬爾·拉馬斯瓦米, 古爾特杰·S·桑胡 申請人:美光科技公司