專利名稱：存在電荷損耗的eeprom單元的制作方法
技術領域：
本發(fā)明一般涉及電子電路，更具體地說，涉及使得能夠為時間測量而可控地保持 電荷的電路的構成。
背景技術：
在許多應用中，期望具有代表兩個事件之間所經(jīng)過的時間的信息，無論是精確測 量還是近似測量。一個應用示例涉及訪問權限的時間管理，特別是對媒體的訪問權限的時
間管理。這種代表所經(jīng)過的時間的信息的獲得通常需要通過電子電路進行時間測量，該電 子電路例如由電池供電以避免在該電路未使用時放任該信息變化。期望即使在電子測量電路未被供電時也能進行時間測量。國際專利申請W0-A-03/083769描述了一種通過時間測量以保安全的交易電子實 體，其中，通過測量電容元件(其隔離體存在泄漏)的電荷來確定兩次連續(xù)交易之間所經(jīng)過 的時間。當電路被供電時該電容元件被充電，在電源中斷之后，當電路再次被供電時，測量 該電容元件的剩余電荷。認為該剩余電荷代表兩次電路供電時間之間所經(jīng)過的時間。電子實體基于MOS晶體管，該MOS晶體管的柵極連接到電容元件的第一電極，該電 容元件的另一電極與該晶體管的源極接地。該晶體管的漏極通過電流-電壓變換電阻器連 接到電源電壓。在該電阻器兩端測得的電壓是該晶體管中漏電流的函數(shù)，因而是該晶體管 的柵極-源極電壓的函數(shù)，因而是電容元件兩端的電壓的函數(shù)。通過在電容元件中與晶體 管柵極共接的電極上施加電源來對電容元件充電，從而將時間間隔初始化。該文獻提供的方案有多個缺點。首先，可測量的時間范圍受電容元件的可插入的電介質限制。其次，電容元件的電荷在其電介質上產(chǎn)生電應力，從而測量隨著時間漂移。另外，所提供的結構需要特殊元件構成。在某些應用中，期望將時間測量元件與存 儲器相關聯(lián)，以控制對包含在該存儲器中的數(shù)據(jù)或程序的訪問。上面提及的文獻中的方案 幾乎不能與存儲器制造步驟兼容。此外，電容元件中剩余電荷的判讀需要校準步驟來產(chǎn)生電荷-時間變換表。

發(fā)明內容
一實施例的目的在于克服已知方案的所有或部分缺點，以提供代表兩個事件之間 所經(jīng)過的時間的信息，而不必對包含實現(xiàn)此目的的裝置的電路持續(xù)供電。一實施例的目的在于用于時間測量的電荷保持電路。一實施例的目的在于形成這樣的與在形成存儲器單元中使用的工藝兼容的電路。一實施例的目的在于用于形成具有可控電荷損耗的EEPROM存儲器單元的方法。為了實現(xiàn)這些目的中的全部或部分以及其它目的，本發(fā)明提供了一種EEPROM存 儲器單元，該單元包括雙柵MOS晶體管，該雙柵MOS晶體管的兩個柵由絕緣層分隔開，所述絕緣層由第一部分和絕緣性比該第一部分弱的第二部分形成，該第二部分至少局部地位于 該晶體管的溝道區(qū)之上。根據(jù)一實施例，絕緣層的第一部分由第一氧化硅層、氮化硅層以及第二氧化硅層 的層疊形成，絕緣層的第二部分由第三氧化硅層形成。一實施例提供了一種用于時間測量的電荷保持電路，插接在EEPROM類型的存儲 器單元的網(wǎng)絡中，每個所述EEPROM類型的存儲器單元包括與雙柵晶體管串聯(lián)的選擇晶體 管，在同一行存儲器單元上，所述電荷保持電路包括由至少一個如前面限定的單元形成的 第一子集；以及至少一個第二單元的第二子集，該第二單元使其雙柵晶體管的隧道窗口受 到抑制，所述兩個子集的單元的雙柵晶體管的浮置柵極被連接到浮置節(jié)點。根據(jù)一實施例，電荷保持電路還包括至少一個第三單元的第三子集，所述第三單 元的雙柵晶體管的浮置柵極被連接到浮置節(jié)點，所述第三子集用于在編程或重置階段將電 荷注入到所述浮置節(jié)點中或從所述浮置節(jié)點抽取電荷。根據(jù)一實施例，通過基于第二子集中的雙柵晶體管中的電流估計浮置節(jié)點中的剩 余電荷來實現(xiàn)對時間信息的測量。一實施例提供了一種用于形成包括雙柵多晶硅晶體管的EEPROM存儲器單元的方 法，在形成第一柵極的步驟之后并且在形成第二柵極的步驟之前，包括下列步驟在所述第 一柵極上形成第一絕緣材料層；在所述第一絕緣材料層中形成開口 ；在所述開口中并且在 所述第一柵極上形成第二絕緣材料層，該第二層的絕緣性比第一絕緣層弱。根據(jù)一實施例，第一絕緣材料層由第一氧化硅層、氮化硅層以及第二氧化硅層的 層疊形成，第二絕緣材料層由第三氧化硅層形成。


在下面結合附圖對具體實施例進行的非限制性描述中，詳細地討論本發(fā)明的上述 和其它目的、特征和優(yōu)點，其中圖1是EEI3ROM單元的電路圖；圖2A和圖2B沿著兩個縱截面示出了圖1中的EEPROM單元的結構；圖3以框圖形式非常示意性地示出根據(jù)一實施例的配備有電荷保持電路的電子 實體；圖4是電荷保持電路的一實施例的功能圖；圖5是電荷保持電路的另一實施例的功能圖；圖6是電荷保持電路的實施例的電路圖；圖7A、7B和7C分別是圖6的電路中的第一元件的俯視圖、截面圖和等效電路圖；圖8A、8B和8C分別是圖6的電路中的第二元件的俯視圖、截面圖和等效電路圖；圖9A、9B和9C分別是圖6的電路中的第三元件的俯視圖、截面圖和等效電路圖；圖IOA至圖IOJ以及圖IlA至圖IlJ分別以沿著第一方向和第二方向的截面圖示 出用于制造圖9A至圖9C所示結構的方法的各步驟的結果；圖12示出用于從電荷保持電路讀數(shù)的電路的一實施例；圖13局部示出用于從電荷保持電路讀數(shù)的電路的另一實施例；圖14示出在用于從電荷保持電路讀數(shù)的電路中可使用的非線性數(shù)-模轉換器的
4示例；圖15A和圖15B是示出電荷保持電路的讀取電路的操作模式的時序圖；圖16A和圖16B是示出用于從電荷保持電路讀數(shù)的電路的操作模式的變型的時序 圖；圖17A和圖17B是示出用于使讀取電路特征化的電路的一實施例的時序圖；圖18A和圖18B是示出用于使讀取電路特征化的電路的另一實施例的時序圖；以 及圖19局部地并示意性地示出與圖17A、17B、18A和18B中的特征化方法兼容的讀 取電路的變型。在不同的附圖(未按比例繪制)中，以相同的參考標號表示相同的元件。為了清 晰起見，只示出和描述那些對理解本發(fā)明有用的元件和步驟。特別地，沒有詳述所獲得的時 間信息的用途，本發(fā)明與這樣的時間信息的任何通常的利用兼容。類似地，沒有詳述使得對 時間倒計時進行編程或初始化的這樣的方法和元件，本發(fā)明這里還與對觸發(fā)時間倒計時的 任何需求兼容。
具體實施例方式圖1是構成EEPROM的存儲器單元1的電路圖。存儲器單元1由讀取晶體管Tl和 存儲器點(memory point) T2構成。晶體管Tl是包括漏極D1、源極Sl和絕緣柵極Gl的MOS 晶體管。存儲器點T2是雙柵極類型。其包括漏極D2、源極S2和兩個絕緣柵極，即浮置柵極 3和控制柵極5。于是考慮到存儲器點T2的浮置柵極絕緣體包括足夠薄的至少一部分，以 使得在下面的溝道與浮置柵極之間的載流子能夠通過隧道效應而穿過。浮置柵極絕緣體3 稱為“隧道絕緣體”或“隧道氧化物”。晶體管Tl的源極Sl連接到存儲器點T2的漏極D2。圖2A和圖2B沿著兩個縱截面示出圖1所示類型的存儲器單元1的結構。單元1形成于側方由場絕緣區(qū)12(STI，圖2B)定界的半導體襯底10 (通常為單晶 硅)的有源區(qū)中。在半導體襯底10上形成晶體管Tl和存儲器點T2的柵極結構。晶體管Tl的柵極 由第一絕緣部分13、第一導電部分14、第二絕緣部分15以及第二導電部分16的層疊而形 成?？赡芷谕w管Tl的操作類似于傳統(tǒng)的單柵MOS晶體管的操作。為了這個目的，可在 絕緣部15中設置開口，使得第一導電部分14和第二導電部分16短路。存儲器點T2的柵 極由13’-14-15-16的層疊而形成，其中各部分14、15和16類似于晶體管Tl的第一導電部 分14、第二絕緣部分15和第二導電部分16。導電層14形成存儲器點T2的浮置柵極，導電 層16形成該存儲器點的控制柵極。絕緣部分13’包括較厚部分17’ (形成浮置柵極14的 絕緣體的非隧道部分)和較薄部分17 (形成隧道氧化物部分)。比部分17’厚的氧化物部 分17在有源區(qū)的整個寬度上延伸，以到達場絕緣區(qū)12上面的區(qū)域。隔離體20形成于晶體 管Tl的兩側和存儲器點T2的兩側。導電層14和16例如由厚度分別為大約IOOnm和大約200nm的多晶硅制成，絕緣 部分17和17’由氧化物例如氧化硅(SiO2)制成。絕緣層14通常由總厚度為大約ISOnm的 氧化物-氮化物-氧化物層疊(“0N0”層疊)形成。舉例而言，在ONO層疊中，氧化物可以 為氧化硅，氮化物可以為氮化硅。
在晶體管Tl的兩側和存儲器點T2的兩側，在硅襯底10中形成晶體管Tl的漏注 入?yún)^(qū)22和源注入?yún)^(qū)22以及存儲器點T2的漏注入?yún)^(qū)22和源注入?yún)^(qū)22 (晶體管Tl的源區(qū) 與存儲器點T2的漏區(qū)接合)。在襯底10的表面，在存儲器點T2的兩側形成另外兩個注入 區(qū)24，其局部地在絕緣部分13’的下面。圖3以框圖形式非常示意性地示出包括電荷保持電路41的電子裝置40。裝置40是能夠利用代表兩個事件之間所經(jīng)過的時間的信息的任何電子裝置。其 配備有用于時間測量的可控電荷保持電路41 (At)。電路41可被提供有施加于兩個端子43 和44之間的電源電壓Valim，端子43連接到基準電壓(例如為地)。電壓Valim用來初始 化電荷保持階段。電路41的兩個端子45和46用于連接到測量電路42 (MES)，該測量電路 42能夠將關于電路41的元件的剩余電荷的信息轉換成關于在保持階段的初始化時間與測 量時間之間所經(jīng)過的時間的信息。端子46可用作測量基準并接地。電路41優(yōu)選為集成于 半導體襯底例如硅。圖4示出了電荷保持電路41的一實施例。電路41包括第一電容元件Cl，其第一電極46連接到浮置節(jié)點F，其隔離體47被 設計成具有隨時間的不可忽略的泄漏。浮置節(jié)點F用于表示不直接連接到半導體襯底的任 何擴散區(qū)并且更具體而言通過隔離體與所有施加電壓的端子分隔開的節(jié)點。電容元件Cl 的第二電極48連接到端子49，該端子49連接到基準電壓或者被浮置。優(yōu)選地，第二電容元件C2的第一電極50連接到節(jié)點F，第二電極51連接到電路的 端子52，該端子52用于在電荷保持階段初始化時被連接到電源(例如，電壓Valim)。電容元件Cl具有存儲電荷然后由于通過其分隔體的泄漏而導致較慢放電的功 能。電容元件C2具有使得能夠通過Fowler-Nordheim效應或通過熱電子注入現(xiàn)象將電荷 注入到電容元件Cl中的功能。元件C2使得能夠避免在對元件Cl充電時在元件Cl上形成 應力。節(jié)點F連接到具有絕緣柵端子的晶體管(例如，MOS晶體管53)的柵極G，該晶體 管的導電端子(漏極D和源極S)分別連接到輸出端子55和56，以測量元件Cl中含有的剩 余電荷。例如，端子56接地，端子55連接到電流源，該電流源使得能夠對晶體管53中的漏 電流I53進行電流-電壓變換。圖5示出可控電荷保持電路41’的另一實施例。與圖4中的實施例相比，用雙柵 晶體管54代替晶體管53，該雙柵晶體管54的浮置柵極TO連接到節(jié)點F。晶體管54的控 制柵極連接到用于控制從電路讀取剩余電荷的端子57。如圖4所示電路中那樣，端子56可 以接地，端子55可以連接到電流源，該電流源使得能夠對晶體管54中的漏電流I54進行電 流-電壓變換。通過將端子49和56保持在相同的電壓(例如為地)并通過在端子55上施加直 流電壓可以執(zhí)行對漏電流154(代表電容元件Cl兩端的電壓)的估計。也可在端子49和56 上施加不同的基準電壓，如下文中所述。在電壓Valim停止施加在端子52上時的時刻與節(jié)點F處的電荷消失時的時刻之 間的時間間隔不僅取決于元件Cl的電介質的泄漏電容，而且取決于其存儲容量，該存儲容 量決定當Valim停止施加在端子52上時節(jié)點F處存在的電荷。因而可限定剩余電荷(相 對于初始電荷)與電路重置狀態(tài)之后所經(jīng)過的時間之間的相互關系。
假設端子49和56處于基準電壓，端子55被偏置在確定的電平，使得電流變化I54 僅由節(jié)點F處的電壓的變化引起，而該變化僅取決于自停止向端子52上供給電源時所經(jīng)過 的時間。此后，采取通過Fowler-Nordheim效應抽取電子(在端子52上施加相對于端子49 的正重置電壓)，但是將描述的操作容易調換成例如通過所謂的熱載流子現(xiàn)象在節(jié)點F處 注入電子?？煽紤]任何用于讀取節(jié)點F的電壓的電路。例如，可通過轉換表或者在數(shù)字化之 后基于根據(jù)電路的特征化建立的轉換規(guī)則來將晶體管54中的電流的測量值或者代表該電 流的電壓的測量值轉換成時間。下面結合圖12至圖19來描述用于解釋時間放電的讀取電 路及其操作的優(yōu)選示例。雖然參照了單個電源電壓Valim，但是只要在剩余電荷和測量值之間具有可利用 的基準值，在編程和讀取中可使用不同電壓。圖6示出從EEPROM架構中得出的為集成結構的諸如圖5所示電路的電路的實施 例。每個元件或單元C2、C1或54源自與選擇晶體管T4、T5或Τ6串聯(lián)連接的浮柵晶體 管，選擇晶體管Τ4、Τ5或Τ6用于例如從EEPROM單元的陣列網(wǎng)絡中選擇電荷保持電路。形成元件C2、C1和54的不同晶體管的浮置柵極相互連接(導線60)，以形成浮置 節(jié)點F。它們的控制柵極被一起連接到施加讀取控制信號CG的導線61。它們各自的源極 被相互連接到端子49 (地)，它們各自的漏極被連接到選擇晶體管T4、T5和Τ6的相應的源 極。晶體管Τ4至Τ6的柵極被一起連接到施加電路選擇信號SEL的導線62。它們各自 的漏極D4、D5和D6被連接到各可控位線BL4、BL5和BL6。圖6中位線的次序任意地示出 為BL4、BL5和BL6，而不同元件C2、C1和54在橫排方向(按照附圖的方位)上的次序是無 關緊要的。圖7A、8A和9A分別是元件C2、元件54和元件Cl的俯視圖。圖7B、8B和9B分別 是沿著圖7A、8A和9A中的線B-B’的截面圖。圖7C、8C和9C分別是元件C2、元件54和元 件Cl的等效電路圖。在所述示例中，采取在P型硅襯底中具有N溝道晶體管的實施方式。當然，相反的 情形是可能的。在該實施例中，采取通過絕緣區(qū)將N型源區(qū)和漏區(qū)沿著直線彼此分隔開。浮置柵 極形成在通過絕緣層與有源區(qū)分隔開的第一導電層中，控制柵極形成在通過第二絕緣層與 第一導電層分隔開的第二導電層中。與通常的EPROM單元網(wǎng)絡的區(qū)別在于浮置柵極通過成組的三個晶體管而相互連 接以形成浮置節(jié)點F。另一區(qū)別在于構成不同電路元件的浮柵晶體管在漏源連接上彼此不 同。圖7A至圖7C示出編程電容元件C2的構成。其為在隧道窗口 66 (圖7B)下面具 有N摻雜區(qū)的延伸部65 (其使得能夠在電荷注入?yún)^(qū)中獲得穩(wěn)定的狀態(tài))的標準EEPROM單 元。就標準EEPROM單元而言，元件C2的漏區(qū)連接到選擇晶體管T4的源極S4。元件C2的 源區(qū)Sc2連接到端子49(圖6)。
圖8A、8B和8C示出讀取晶體管54的構成，其中隧道窗口以及優(yōu)選地還有EEPROM 單元的通常注入?yún)^(qū)(圖7B，65)已被抑制。因而，元件54的由其源S54和其漏S6限定的有 源區(qū)類似于普通MOS晶體管的有源區(qū)。圖9A、9B和9C示出電容元件Cl的構成，該電容元件Cl既形成電荷保持元件又形 成電荷保持電路的泄漏元件。其為在隧道窗口 71 (圖9B)下面具有N摻雜區(qū)域的延伸部 82(其使得能夠在電荷注入?yún)^(qū)中獲得穩(wěn)定的狀態(tài))的標準EEPROM單元。此外，元件Cl的 漏區(qū)連接到選擇晶體管T5的源極S5。元件Cl的源區(qū)Sa連接到端子49 (圖6)。與標準 EEPROM單元相比，區(qū)別是改變了位于浮置柵極61和控制柵極60之間的絕緣層。該絕緣層 由絕緣材料與標準EEPROM單元相同的部分89以及至少局部位于晶體管溝道區(qū)之上的比部 分89絕緣性能弱的部分96形成。例如，部分89可由ONO層疊形成，部分96可由簡單氧化 層(如氧化硅)形成。絕緣性比通常用于EEPROM點的兩個柵極之間的絕緣體弱的部分96的存在使得存 儲在浮置柵極61中的電荷能夠泄漏。因此，部分96的大小限定浮置柵極61的放電速度。 因此，一旦部分96的大小(因而浮置柵極61的放電速度)已被適當?shù)卮_定，時間測量可通 過用于測量浮置柵極61中剩余電荷的電路而易于實施。圖7A至圖9C中的示圖被簡化并且可適用于所使用的工藝。特別地，柵極已示出 為與漏區(qū)和源區(qū)的界限對齊，但通常稍有重疊。使用EEPROM單元工藝的該實施例的優(yōu)點在于通過施加與擦除或寫入EEPROM單 元所用的電壓電平相同的電壓電平以及應用與擦除或寫入EEPROM單元所用的時間窗口相 同的時間窗口，電荷保持電路可被編程和重置。位線BL4至BL6的相應連接取決于電路操作階段，并且尤其取決于編程(重置) 或讀取階段。下面的表I示出對如圖6至圖9C中所示的電荷保持電路重置(SET)和讀取(READ) 的實施例。表 I
權利要求
一種EEPROM存儲器單元，包括雙柵MOS晶體管，該雙柵MOS晶體管的兩個柵極(87、98)由絕緣層分隔開，其中所述絕緣層由第一部分(89)和絕緣性比該第一部分弱的第二部分(96)形成，該第二部分至少局部地位于所述晶體管的溝道區(qū)之上。
2.如權利要求1所述的存儲器單元，其中所述絕緣層的所述第一部分(89)由第一氧 化硅層(90)、氮化硅層(91)以及第二氧化硅層(92)的層疊形成，所述絕緣層的所述第二部 分(96)由第三氧化硅層形成。
3.一種用于時間測量的電荷保持電路，插接在EEPROM類型的存儲器單元的網(wǎng)絡中，每 個所述EEPROM類型的存儲器單元包括與雙柵晶體管串聯(lián)的選擇晶體管，在同一行存儲器 單元上，所述電荷保持電路包括由至少一個如權利要求1或2中任一項所述的單元形成的第一子集(Cl)；和至少一個第二單元的第二子集，所述第二單元使得其雙柵晶體管(54)的隧道窗口受 到抑制，所述兩個子集的單元的雙柵晶體管的浮置柵極被連接到浮置節(jié)點(F)。
4.如權利要求3所述的電路，還包括至少一個第三單元的第三子集，所述第三單元的 雙柵晶體管(C2)的浮置柵極被連接到浮置節(jié)點(F)，所述第三子集用于在編程或重置階段 將電荷注入到所述浮置節(jié)點中或從所述浮置節(jié)點抽取電荷。
5.一種用于測量時間信息的方法，其中，基于所述第二子集的雙柵晶體管中的電流，對 根據(jù)權利要求3或4所述電路的浮置節(jié)點的剩余電荷進行估計。
6.一種用于形成包括雙柵多晶硅晶體管的EEPROM存儲器單元的方法，在形成第一柵 極的步驟之后并且在形成第二柵極的步驟之前，包括下列步驟在所述第一柵極上形成第一絕緣材料層(90、91、92)；在所述第一絕緣材料層中形成開口(94)；在所述開口(94)中并且在所述第一柵極上形成第二絕緣材料層(96)，該第二層的絕 緣性比第一絕緣層弱。
7.如權利要求6所述的方法，其中，所述第一絕緣材料層由第一氧化硅層(90)、氮化硅 層(91)以及第二氧化硅層(92)的層疊形成，所述第二絕緣材料層由第三氧化硅層形成。
全文摘要
本發(fā)明涉及一種EEPROM存儲器單元，包括雙柵MOS晶體管，其中兩個柵極(87、98)由絕緣層分隔開，其特征在于，絕緣層包括第一部分(89)和絕緣性比該第一部分弱的第二部分(96)，該第二部分至少局部地位于該晶體管的溝道區(qū)之上。
文檔編號H01L21/8247GK101939824SQ200880124549
公開日2011年1月5日 申請日期2008年12月31日 優(yōu)先權日2008年1月11日
發(fā)明者帕斯卡爾·弗那拉 申請人:意法半導體(魯塞)公司