專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件技術(shù)，尤其涉及適用于EEPROM(Electrically Erasable Programmable Read Only Memory: 電可4察寫只讀存儲(chǔ)器)、閃速存儲(chǔ)器等那樣的電可寫入、電可擦除非易失性存儲(chǔ)器中的具有在柵極絕緣膜中包含電荷存儲(chǔ)部的非易失性存儲(chǔ)單元的 半導(dǎo)體器件的有效技術(shù)。
背景技術(shù)：
EEPROM、閃速存儲(chǔ)器等那樣的電可寫入、電可擦除非易失性存 儲(chǔ)器能以在電路板上的狀態(tài)進(jìn)行程序的重寫，可縮短開發(fā)周期、提高 開發(fā)效率。因此，可適用于少量多品種生產(chǎn)、針對(duì)不同客戶的調(diào)整、 出廠后的程序修改等各種要求。特別是近年來，對(duì)內(nèi)置有非易失性存儲(chǔ)器和MPU ( Micro Processing Unit)等那樣的邏輯電路的微型計(jì)算機(jī)的需求變大。這是 因?yàn)橥ㄟ^將非易失性存儲(chǔ)器和邏輯電路混裝在同一半導(dǎo)體襯底上，可 實(shí)現(xiàn)高性能的微型計(jì)算機(jī)。這樣的混裝式半導(dǎo)體器件作為嵌入式微型 計(jì)算機(jī)而被廣泛應(yīng)用于工業(yè)機(jī)械、家電產(chǎn)品、車載裝置等。 一般在混裝的非易失性存儲(chǔ)器中存儲(chǔ)其微型計(jì)算機(jī)所需要的程序，可隨時(shí)讀出 該程序。另外，非易失性存儲(chǔ)器的便攜性、耐沖擊性等優(yōu)異，可一并電擦 除，因此近年來作為便攜式個(gè)人計(jì)算機(jī)、數(shù)字照相機(jī)等小型便攜信息 設(shè)備的存儲(chǔ)器件，其需求急劇增大。為此，縮小存儲(chǔ)單元面積而降低 比特成本成為重要要素，為實(shí)現(xiàn)該要素提出了各種存儲(chǔ)單元結(jié)構(gòu)?，F(xiàn)在，已實(shí)用化的非易失性存儲(chǔ)單元使用通過存儲(chǔ)電荷而改變閾 值電壓的存儲(chǔ)用MOS ( Metal Oxide Semiconductor)型晶體管。存儲(chǔ)用MOS型晶體管的電荷保持方式包括在電孤立的導(dǎo)電性多晶硅中存 儲(chǔ)電荷的浮置柵極方式、在氮化硅膜那樣的具有存儲(chǔ)電荷性質(zhì)的絕緣 膜中存4諸電荷的MONOS方式。浮置柵極方式被廣泛用于面向移動(dòng)電話的程序存儲(chǔ)用閃速存儲(chǔ) 器、數(shù)據(jù)存儲(chǔ)用大容量閃速存儲(chǔ)器等，電荷保持特性良好。但是，伴 隨著微細(xì)化，難以確保浮置柵極的電位控制所需要的電容耦合率，結(jié) 構(gòu)變得復(fù)雜。為了抑制保持電荷的泄漏，包圍浮置柵極的氧化膜的厚 度需要為8nm左右以上，接近以高速化和高集成化為目的的微細(xì)化的 極限。另外，由于是在半導(dǎo)體中存儲(chǔ)電荷，因此當(dāng)在浮置柵極周圍的 氧化膜上即使有1處成為漏電路徑的缺陷時(shí)，電荷保持壽命也會(huì)急劇 下降。而MONOS方式與浮置柵極相比， 一般其電荷保持特性較差，閾 值電壓具有以時(shí)間的對(duì)數(shù)下降的趨勢。因此，在已知的方式中，雖然 有實(shí)用化但停留在僅在一部分產(chǎn)品中實(shí)用化。但是，因?yàn)槭窃诮^緣體 中存儲(chǔ)電荷的離散性存儲(chǔ)方式，因此即使存在幾處漏電路徑，也不會(huì) 失去全部保持電荷，抗氧化膜缺陷能力強(qiáng)。因此，由于也可使用8nm 以下的較薄的氧化膜而更加微細(xì)化、不會(huì)由以低概率發(fā)生的缺陷引起 保持壽命急劇下降從而易于進(jìn)行可靠性預(yù)測、存儲(chǔ)單元結(jié)構(gòu)簡單而易 于與邏輯電路部進(jìn)行混裝等，所以近年來隨著微細(xì)化的進(jìn)展而被再度 關(guān)注。專利文獻(xiàn)l:美國專利第5768192號(hào) 專利文獻(xiàn)2:日本特開2004- 186452號(hào)^H艮 專利文獻(xiàn)3:日本特開2004- 111749號(hào)公報(bào) 專利文獻(xiàn)4:美國專利第6940757號(hào)公報(bào)發(fā)明內(nèi)容在上述MONOS方式的存儲(chǔ)單元中作為最簡單的方案 國專利第5768192號(hào)(專利文獻(xiàn)1 )中公開有NROM結(jié)構(gòu) 本發(fā)明人研究的NROM的剖視圖。，例如在美 。圖1示出NROM結(jié)構(gòu)是將在半導(dǎo)體襯底1的主面上形成的MOS型晶體管 的柵極絕緣膜2a替換為絕緣膜2al、 2a2、 2a3(例如氧化硅膜、氮化 硅膜和氧化硅膜)的ONO膜結(jié)構(gòu)的結(jié)構(gòu)，寫入時(shí)^f吏用溝道熱電子注 入(CHE),擦除時(shí)使用基于帶間隧穿的熱空穴注入方式(BTBT: band - to - band tunneling)。在柵極絕緣膜2a上形成柵電極3。柵電極3例如由多晶硅膜形成， 在其上層形成硅化物層4。在柵電極3的側(cè)面形成有側(cè)壁隔離物5。 另外，在半導(dǎo)體襯底l的主面中，在柵電極3的短方向兩側(cè)形成有擴(kuò) 散層6、 7。在該擴(kuò)散層6、 7的上層形成有硅化物層4。該NROM結(jié) 構(gòu)的形成工藝簡單，因此適于微細(xì)化和與邏輯電路的混裝。作為其他的適于與邏輯用電路混裝的結(jié)構(gòu)，列舉具有選擇用MOS型晶體管和存儲(chǔ)用MOS型晶體管的分裂柵極型存儲(chǔ)單元。在該結(jié)構(gòu) 中，可采用注入效率較高的源極側(cè)注入(SSI: Source Side Injection) 方式，因此可謀求寫入高速化和電源部面積的降低，能夠以元件面積 較小的低電壓類晶體管構(gòu)成存儲(chǔ)單元選擇晶體管和與之連接的晶體 管，因此能夠降低外圍電路的面積，因此適于混裝用途。特別是作為適于微細(xì)化的分裂柵極結(jié)構(gòu)，包括利用自對(duì)準(zhǔn)來用側(cè) 壁形成一側(cè)的MOS型晶體管的結(jié)構(gòu)。此時(shí)，不需要光刻的位置對(duì)準(zhǔn) 容限，通過自對(duì)準(zhǔn)形成的晶體管的柵極長度可為光刻最小析像度尺寸 以下，因此與以光致抗蝕劑分別形成2種晶體管的結(jié)構(gòu)相比，可實(shí)現(xiàn) 更微細(xì)的存儲(chǔ)單元。其中，例如日本特開2004- 186452號(hào)公報(bào)(曰 本特愿2002- 352040號(hào)，專利文獻(xiàn)2)中/>開的以MONOS結(jié)構(gòu)形 成自對(duì)準(zhǔn)柵極一側(cè)的存儲(chǔ)單元適用于與高速邏輯電路的混裝。圖2是 發(fā)明人研究的存儲(chǔ)單元，示出將自對(duì)準(zhǔn)柵極一側(cè)取為MONOS結(jié)構(gòu)的 存儲(chǔ)單元的剖視圖。在半導(dǎo)體襯底i的主面上以相鄰的狀態(tài)配置有選擇晶體管和存儲(chǔ)晶體管。選擇晶體管具有在半導(dǎo)體襯底1的主面上形成的柵極絕緣膜 2b和在其上形成的選擇柵電極IOA。柵極絕緣膜2b由氧化膜的單體 膜形成，選擇柵電極10A由多晶硅膜形成。7在該選擇柵電極10A的側(cè)壁一側(cè)，在半導(dǎo)體襯底1的主面上隔著 柵極絕緣膜2a形成有側(cè)壁結(jié)構(gòu)的存儲(chǔ)柵電極11。存儲(chǔ)柵電極11由多 晶硅膜形成。這樣的存儲(chǔ)單元在結(jié)構(gòu)上首先形成選擇柵電極IOA—側(cè)，因此可 在半導(dǎo)體襯底界面的品質(zhì)較好的狀態(tài)下，形成選擇晶體管和同時(shí)形成的邏輯電路部的晶體管的柵極絕緣膜。先制作對(duì)界面品質(zhì)敏感的高速 動(dòng)工用薄膜柵極的晶體管，因此混裝的邏輯電路部的晶體管和選擇晶 體管的性能提高?？蓛H以高性能的選擇晶體管的工作進(jìn)行存儲(chǔ)的信息 的讀出，與之連接的晶體管也可全部由薄膜低耐壓類構(gòu)成，因此能謀 求讀出的高速化和電3各面積的降低。構(gòu)。各存儲(chǔ)單元MC具有存儲(chǔ)柵電極IIA和選擇柵電極IOA，配置為 彼此相鄰的存儲(chǔ)單元MC的各個(gè)存儲(chǔ)柵電極11A共用與之相鄰的擴(kuò)散 層6 (以下也稱為源極線SL ( SL1、 SL2))。上述源極線SL以與字線CG (CG1、 CG2) 、 MG(MG1、 MG2 ) 平行地延伸的狀態(tài)形成。字線CG與多個(gè)選擇柵電極10A電連接，字 線MG與多個(gè)存儲(chǔ)柵電極UA電連接。與這些字線CG、 MG正交的 位線BL (BL1、 BL2)電連接在與各存儲(chǔ)單元MC的選擇柵電極10A 相鄰的擴(kuò)散層7(以下也稱為漏極)上。圖4示出圖3的存儲(chǔ)陣列結(jié)構(gòu)的布局俯視圖。在存儲(chǔ)陣列中，沿 圖4的左右方向每隔所期望的間隔配置有在圖4的上下方向上延伸的 多條字線CG、 MG。字線CG、 MG以彼此相鄰的狀態(tài)進(jìn)行配置。存 儲(chǔ)單元MC在以虛線包圍的區(qū)域內(nèi)形成。陰影表示元件分離部12。然后，根據(jù)圖5~圖7說明圖3的存儲(chǔ)器的工作。圖5示出存儲(chǔ) 器工作時(shí)典型的電壓條件。圖6示出寫入工作時(shí)的存儲(chǔ)單元的剖視圖， 圖7示出擦除工作時(shí)的存儲(chǔ)單元的剖視圖。寫入如圖5和圖6所示那樣，利用源^L側(cè)注入方式(SSI方式)， 在分別在存儲(chǔ)柵電極IIA和源極線SL施加例如9V、 5V左右的狀態(tài) 下使選擇柵極弱反轉(zhuǎn)，利用在選擇柵電極10A和存儲(chǔ)柵電極11A之間產(chǎn)生的較強(qiáng)的電場使之產(chǎn)生熱電子，并注入到存儲(chǔ)晶體管的柵極絕緣膜2a ( ONO膜)。擦除如圖5和圖7所示那樣，使用基于帶間隧穿的熱空穴注入方 式(BTBT方式)。在存儲(chǔ)柵電極11A施加例如-6V的電壓、在源 極線SL施加例如6V左右的成為反相偏壓的電壓，來利用在源4 l側(cè) 的擴(kuò)散層6的端部產(chǎn)生的較強(qiáng)電場使之產(chǎn)生基于帶間隧穿的熱空穴， 并注入到存儲(chǔ)晶體管的柵極絕緣膜2a ( ONO膜)。在將寫入的信息讀出時(shí)，在存儲(chǔ)柵電極11A施加例如0V，在選 擇柵電極IOA施加例如1.5V，在漏極施加例如IV，根據(jù)在漏極流過 的電流的大小進(jìn)行判斷。另外，作為分裂柵極型MONOS存儲(chǔ)器的擦除方法，除上述的 BTBT方式之外，還有在存儲(chǔ)柵電才及施加例如15V左右的高正電壓來 從整個(gè)面抽出電子的方法。由于是在存儲(chǔ)柵電極側(cè)抽出電子的方式， 因此膜結(jié)構(gòu)為沒有頂層氧化膜的MNOS結(jié)構(gòu)或頂層氧化膜較薄的 MONOS結(jié)構(gòu)。整個(gè)面抽出方式需要較高電壓，并且難以抽出存儲(chǔ)柵 電極IIA和相鄰的選擇柵電極IOA之間的電子，因此例如日本特開 2004- 111749號(hào)公報(bào)(專利文獻(xiàn)3)中公開的那樣，具有在側(cè)壁形成 錐形來控制電場的情況。另外，作為通過形成錐形來控制電場的方式 還有從底層氧化膜側(cè)注入電荷的美國專利第6940757號(hào)(專利文獻(xiàn)4 ) 所公開的方法，但存在對(duì)特性影響較大的底層氧化膜劣化的問題，此 外還存在存儲(chǔ)單元結(jié)構(gòu)、存儲(chǔ)陣列結(jié)構(gòu)與標(biāo)準(zhǔn)的分裂柵極方式具有較 大不同、難以高速化的問題。分裂柵極型MONOS存儲(chǔ)單元的制造工藝與標(biāo)準(zhǔn)CMOS工藝的兼 容性良好，適于向微型計(jì)算機(jī)等混裝。圖8~圖16示出混裝本發(fā)明人 研究的分裂柵極型MONOS存儲(chǔ)單元和CMOS邏輯處理器的半導(dǎo)體 器件的制造工藝流程。各個(gè)圖的左側(cè)表示存儲(chǔ)區(qū)域(存儲(chǔ)陣列)的要 部剖面，右側(cè)表示形成CMOS的邏輯區(qū)域的要部剖面。圖8是在由單晶硅(Si)構(gòu)成的半導(dǎo)體村底1的主面上形成由氧 化硅膜構(gòu)成的柵極絕緣膜2b、由多晶硅膜構(gòu)成的柵電極材料10的階段。存儲(chǔ)區(qū)域的選擇晶體管和邏輯部的晶體管共用柵極絕緣膜2b。在 圖中雖然省略，但作為該前階段使用通常的方法來形成元件分離結(jié)構(gòu)。圖9是接著通過光刻和干法蝕刻形成存儲(chǔ)區(qū)域的選擇晶體管的柵電極10A的階段。在該階段，邏輯區(qū)域的柵電極材料10不進(jìn)行圖形 化。接著，圖IO是淀積SiOJ莫、SigN4膜、SiOJ莫的3層結(jié)構(gòu)的ONO 膜(柵極絕緣膜2a)的階段。接著，圖11是為了形成存儲(chǔ)柵電極材 料，作為第二電極材料淀積摻雜了雜質(zhì)的無定形硅，以干法蝕刻對(duì)其 進(jìn)行蝕刻后僅在選擇柵電極10A的兩側(cè)壁作為側(cè)壁殘留無定形硅膜 來形成存儲(chǔ)柵電極11A的階段。接著，圖12通過干法蝕刻除去選擇 柵電極10A的兩側(cè)壁的存儲(chǔ)柵電極11A中的一側(cè)不需要的存儲(chǔ)柵電 極11A，進(jìn)一步通過除去其下層的柵極絕緣膜2a，來僅在選擇柵電極 10A的一側(cè)的側(cè)壁形成存儲(chǔ)柵電才及IIA。接著，通過使用光刻和干法蝕刻對(duì)邏輯區(qū)域的柵電極材料10進(jìn) 行圖形化，來如圖13所示那樣在邏輯區(qū)域形成柵電極IOB。接著， 通過在存儲(chǔ)區(qū)域?qū)腚s質(zhì)，來形成低雜質(zhì)濃度的n型擴(kuò)散層6a、 7a， 通過在邏輯區(qū)域?qū)腚s質(zhì)，來形成低雜質(zhì)濃度的擴(kuò)散層15a、 Ua。接 著，在半導(dǎo)體襯底1的主面上淀積由Si02形成的絕緣膜之后，通過對(duì) 其進(jìn)行蝕刻，如圖14所示那樣，在存儲(chǔ)區(qū)域的選擇柵電極IOA、存 儲(chǔ)柵電極IIA和邏輯區(qū)域的柵電極10B的側(cè)壁形成側(cè)壁5。接著，通 過在存儲(chǔ)區(qū)域?qū)腚s質(zhì)，來形成高雜質(zhì)濃度的n型擴(kuò)散層6b、 7b,形 成源極、漏極用擴(kuò)散層6、 7。另外，通過在邏輯區(qū)域?qū)腚s質(zhì)，來形 成高雜質(zhì)濃度的擴(kuò)散層15b、 15b，形成源極、漏極用擴(kuò)散層15。接著，如圖15所示那樣，在選擇柵電極IOA、柵電極10B、存儲(chǔ) 柵電極11A和擴(kuò)散層6b、 7b、 15b的上面形成例如由鈷石圭化物構(gòu)成的 硅化物層4，謀求各部分的低電阻化。然后，如圖16所示那樣，在半 導(dǎo)體襯底1的主面上淀積了第一層的絕緣膜16后，使其上表面平坦 化，形成接觸孔17。然后，經(jīng)過標(biāo)準(zhǔn)的3~6層左右的金屬布線形成工序，對(duì)其的說明從略。可是，本發(fā)明人發(fā)現(xiàn)上述那樣的NROM結(jié)構(gòu)的MONOS存儲(chǔ)單 元、分裂柵極結(jié)構(gòu)的MONOS存儲(chǔ)單元都在適于微細(xì)化、與標(biāo)準(zhǔn)CMOS 工藝的兼容性良好的同時(shí)，具有如下問題。第 一 ，可列舉出由于在擦除工作中使用基于帶間隧穿的熱空穴注 入方式(BTBT方式)而使擦除時(shí)的消耗電流容易變大的例子。以圖 7為例，在擴(kuò)散層6和存儲(chǔ)4冊電極11分別施加例如6V和-6V的電 壓，由帶間隧穿產(chǎn)生的空穴的一部分被加速而向存儲(chǔ)柵電極方向注 入，但大部分流向半導(dǎo)體襯底1而成為無用電流。其值竟達(dá)到數(shù)uA/ 單元，雖然同時(shí)還與擦除比特?cái)?shù)相關(guān)，但構(gòu)成為了擦除而需要大型電 源的原因。另外，用于提高電荷保持特性的寫入電平上升、用于提高 擦除速度的擦除電壓增加也使擦除電流增加。因此，系統(tǒng)的高性能化 也會(huì)導(dǎo)致電源的充電泵電路的大型化，存儲(chǔ)模塊的電路面積增加。第二，具有由于來自擴(kuò)散結(jié)的泄漏電流較多而導(dǎo)致耐干擾性差的 問題。NROM結(jié)構(gòu)、分裂柵極結(jié)構(gòu)MONOS的寫入都使用分別基于 CHE或SSI的空穴載流子。當(dāng)來自擴(kuò)散結(jié)的泄漏電流混合注入其中 時(shí)，成為誤寫入的干擾模式。擴(kuò)散結(jié)的緩和對(duì)降低泄漏電流有效，但BTBT方式的擦除就難以二者兼顧。結(jié)果為了彌補(bǔ)抗干擾性的不足， 需要采用將存儲(chǔ)陣列的分割單位設(shè)計(jì)得較細(xì)來縮短干擾時(shí)間的對(duì)策， 存儲(chǔ)模塊的電路面積增加。本發(fā)明的目的是提供一種可在具有在柵極絕緣膜中含有電荷存 儲(chǔ)部的非易失性存儲(chǔ)單元的半導(dǎo)體器件中，縮小非易失性存儲(chǔ)區(qū)域的 面積的技術(shù)。本發(fā)明的上述以及其他目的和新的特征根據(jù)本說明書的記載和 附圖來明確。簡單說明本申請所公開的發(fā)明中代表性技術(shù)方案的概要如下。 即，本發(fā)明在具有在柵極絕緣膜中含有電荷存儲(chǔ)部的非易失性存 儲(chǔ)單元的半導(dǎo)體器件中，通過在上述柵極絕緣膜上的柵電極上設(shè)置局部的物理形狀的變化部，在該變化部施加適當(dāng)?shù)碾娢?，以^吏通過FN
隧穿從上述柵電極向上述電荷存儲(chǔ)部注入電荷，擦除數(shù)據(jù)。
簡單說明本申請所公開的發(fā)明中由代表性技術(shù)方案得到的效果如下。
即，在具有在柵極絕緣膜中含有電荷存儲(chǔ)部的非易失性存儲(chǔ)單元 的半導(dǎo)體器件中，通過在上述柵極絕緣膜上的柵電極上設(shè)置局部的物
理形狀的變化部，在該變化部施加適當(dāng)?shù)碾娢?，?吏通過FN隧穿/人 上述柵電極向上述電荷存儲(chǔ)部注入電荷，擦除數(shù)據(jù)，從而可使在擦除 工作時(shí)流過的電流減小為可忽略的程度，并且由于其特性不依賴于擴(kuò) 散結(jié)，所以可緩和擴(kuò)散結(jié)，因此可以縮小非易失性存儲(chǔ)區(qū)域的面積。
圖1是本發(fā)明人研究的NROM的剖一見圖。
圖2是本發(fā)明人研究的存儲(chǔ)單元，是將自對(duì)準(zhǔn)柵極一側(cè)取為 MONOS結(jié)構(gòu)的存儲(chǔ)單元的剖視圖。
圖3是使用了分裂柵極型MONOS存儲(chǔ)單元的存儲(chǔ)陣列結(jié)構(gòu)的電路圖。
圖4是圖3的存儲(chǔ)陣列結(jié)構(gòu)的布局俯視圖。 圖5是圖3的存儲(chǔ)器的工作時(shí)的典型電壓條件的說明圖。 圖6是圖3的存儲(chǔ)器的寫入工作時(shí)的存儲(chǔ)單元的剖視圖。 圖7是圖3的存儲(chǔ)器的擦除工作時(shí)的存儲(chǔ)單元的剖視圖。 圖8是混裝本發(fā)明人研究的分裂柵極型MONOS存儲(chǔ)單元和 CMOS邏輯處理器的半導(dǎo)體器件制造步驟中的要部剖視圖。
圖9是接著圖8的半導(dǎo)體器件的制造步驟中的要部剖視圖。 圖IO是接著圖9的半導(dǎo)體器件制造步驟中的要部剖視圖。 圖ll是接著圖10的半導(dǎo)體器件制造步驟中的要部剖視圖。 圖12是接著圖11的半導(dǎo)體器件制造步驟中的要部剖視圖。 圖13是接著圖12的半導(dǎo)體器件制造步驟中的要部剖視圖。 圖14是接著圖13的半導(dǎo)體器件制造步驟中的要部剖視圖。圖15是接著圖14的半導(dǎo)體器件制造步驟中的要部剖視圖。 圖16是接著圖15的半導(dǎo)體器件制造步驟中的要部剖視圖。 圖17是本發(fā)明一個(gè)實(shí)施方式的半導(dǎo)體器件制造步驟中的要部剖 視圖。
圖18是接著圖17的半導(dǎo)體器件制造步驟中的要部剖視圖。 圖19是接著圖18的半導(dǎo)體器件制造步驟中的要部剖視圖。 圖20是接著圖19的半導(dǎo)體器件制造步驟中的要部剖視圖。 圖21是接著圖20的半導(dǎo)體器件制造步驟中的要部剖視圖。 圖22是接著圖21的半導(dǎo)體器件制造步驟中的要部剖視圖。 圖23是表示本發(fā)明一個(gè)實(shí)施方式的半導(dǎo)體器件的讀出時(shí)的工作
狀態(tài)的半導(dǎo)體襯底的要部剖視圖。
圖24是表示本發(fā)明一個(gè)實(shí)施方式的半導(dǎo)體器件的寫入時(shí)的工作
狀態(tài)的半導(dǎo)體襯底的要部剖視圖。
圖25是表示本發(fā)明一個(gè)實(shí)施方式的半導(dǎo)體器件的擦除時(shí)的工作
狀態(tài)的半導(dǎo)體村底的要部剖視圖。
圖2 6是表示電場和FN隧穿電流的關(guān)系的曲線圖。
圖27是表示將存儲(chǔ)柵極電壓作為參數(shù)來測量半導(dǎo)體器件的擦除
特性(閾值電壓-擦除時(shí)間)的結(jié)果的曲線圖。
圖28是匯總表示本發(fā)明一個(gè)實(shí)施方式的半導(dǎo)體器件的讀出、寫
入和擦除狀態(tài)的電壓的說明圖。
圖29是本發(fā)明其他實(shí)施方式(實(shí)施方式2)的半導(dǎo)體器件的存儲(chǔ)
單元的剖視圖。
圖30是匯總表示實(shí)施方式2的半導(dǎo)體器件的讀出、寫入和擦除 狀態(tài)的電壓的說明圖。
圖31是本發(fā)明其他實(shí)施方式(實(shí)施方式3 )的半導(dǎo)體器件制造步 驟中的存儲(chǔ)單元的剖視圖。
圖32是接著圖31的半導(dǎo)體器件制造步驟中的存儲(chǔ)單元的剖視圖。
圖33是本發(fā)明其他實(shí)施方式(實(shí)施方式4)的半導(dǎo)體器件的存儲(chǔ)單元的剖視圖。
圖34是本發(fā)明其他實(shí)施方式(實(shí)施方式5)的半導(dǎo)體器件制造步
驟中的存儲(chǔ)單元的剖視圖。
圖35是接著圖34的半導(dǎo)體器件制造步驟中的存儲(chǔ)單元的剖視圖。
圖36是本發(fā)明其他實(shí)施方式(實(shí)施方式6)的半導(dǎo)體器件制造步 驟中的存儲(chǔ)單元的剖視圖。
圖37是接著圖36的半導(dǎo)體器件制造步驟中的存儲(chǔ)單元的剖視圖。
圖38是接著圖37的半導(dǎo)體器件制造步驟中的存儲(chǔ)單元的剖視圖。
圖39是本發(fā)明其他實(shí)施方式(實(shí)施方式7)的半導(dǎo)體器件制造步 驟中的存儲(chǔ)單元的剖視圖。
圖40是接著圖39的半導(dǎo)體器件制造步驟中的存儲(chǔ)單元的剖視圖。
圖41是接著圖40的半導(dǎo)體器件制造步驟中的存儲(chǔ)單元的剖視圖。
圖42是表示實(shí)施方式7的半導(dǎo)體器件的寫入時(shí)的工作狀態(tài)的半 導(dǎo)體襯底的要部剖視圖。
圖43是表示實(shí)施方式7的半導(dǎo)體器件的擦除時(shí)的工作狀態(tài)的半 導(dǎo)體村底的要部剖視圖。
圖44是本發(fā)明其他實(shí)施方式(實(shí)施方式10)的半導(dǎo)體器件的存 儲(chǔ)單元的剖視圖。
圖45是本發(fā)明其他實(shí)施方式(實(shí)施方式11 )的半導(dǎo)體器件的存 儲(chǔ)單元的剖視圖。
圖46是匯總表示本發(fā)明其他實(shí)施方式(實(shí)施方式12)的半導(dǎo)體 器件的讀出、寫入和擦除狀態(tài)的電壓的說明圖。
圖47是匯總表示本發(fā)明其他實(shí)施方式(實(shí)施方式15)的半導(dǎo)體 器件的讀出、寫入和擦除狀態(tài)的電壓的說明圖。電路圖。
圖49是表示本發(fā)明一個(gè)實(shí)施方式的半導(dǎo)體器件的存儲(chǔ)陣列的結(jié) 構(gòu)例的電^各圖。
具體實(shí)施例方式
上述問題是由于在擦除工作中使用基于帶間隧穿的熱空穴注入
方式(BTBT方式)。為了解決上述問題，替換成擦除電流較小、且 不需要陡峭的擴(kuò)散結(jié)的擦除方式即可。
作為解決方案有在擦除時(shí)使用FN隧穿工作的方法。若采用FN 隧穿方式，則在擦除工作時(shí)流過的電流可減小為可忽略的程度，并且 由于其特性不依賴于擴(kuò)散結(jié)，所以可緩和擴(kuò)散結(jié)。另一方面，為了引 起FN隧穿工作，需要高電場，當(dāng)從平坦膜結(jié)構(gòu)和電荷保持特性出發(fā) 考慮必要的膜厚時(shí)，需要15 20V這樣的高電壓。這反倒有可能增加 電源電路面積。為了低電壓也能引起FN隧穿工作，利用以局部物理 形狀的變化部集中電場的性質(zhì)來形成產(chǎn)生高電場的形狀即可。作為其 方法可4吏用在柵電才及形成凸部的結(jié)構(gòu)和制造工序。
具體而言，首先在分裂柵極結(jié)構(gòu)的情況下，利用存儲(chǔ)柵電極的角
部。當(dāng)在存儲(chǔ)柵電極的與相鄰的控制柵電極的絕緣膜靠近的角部分提 供適當(dāng)?shù)碾娢粫r(shí)，可由FN隧穿注入電荷。為增加電荷的注入量也可 將上述角部形成為銳角。抵消在上述角部注入的電荷的相反極性的電 荷注入使用源極側(cè)注入(SSI)即可。因此，可實(shí)現(xiàn)寫入和擦除工作。
在NROM結(jié)構(gòu)的情況下，不均勻地氧化存儲(chǔ)柵電極的側(cè)面，將存 儲(chǔ)柵電極的角部形成為銳角，從而可引起FN隧穿工作。
存儲(chǔ)柵電極的角部的銳角形成工藝和電荷注入所需的電位的關(guān) 系具有多個(gè)技術(shù)選擇項(xiàng)，以下描述可能的組合和效果。
另外，在以下的實(shí)施方式中，為了便于說明根據(jù)需要分為多個(gè)實(shí) 施方式進(jìn)行說明，但除了特別明示的情況外， 一實(shí)施方式與其他實(shí)施 方式的一部分或全部變形例、細(xì)節(jié)、補(bǔ)充說明等存在關(guān)系。另外，在用于說明本實(shí)施方式的所有附圖中，具有相同功能的部件標(biāo)記相同的 符號(hào)，其重復(fù)說明盡可能省略。以下根據(jù)附圖詳細(xì)說明本發(fā)明的實(shí)施 方式
本發(fā)明實(shí)施方式1的半導(dǎo)體器件為在同一半導(dǎo)體襯底上具有例如 以微型計(jì)算機(jī)為代表的邏輯運(yùn)算電路和非易失性存儲(chǔ)電路的半導(dǎo)體 器件。本實(shí)施方式1的半導(dǎo)體器件的非易失性存儲(chǔ)電路的存儲(chǔ)單元(非
易失性存儲(chǔ)單元)為自對(duì)準(zhǔn)分裂柵極結(jié)構(gòu)的MONOS存儲(chǔ)器。存儲(chǔ)單 元的基本結(jié)構(gòu)如上述圖2等說明的那樣。存儲(chǔ)器陣列結(jié)構(gòu)如在圖3示 出的那樣，存儲(chǔ)單元MC的布局如在圖4示出的那樣。圖4中的虛線 所包圍的部分相當(dāng)于一個(gè)存儲(chǔ)單元MC。彼此相鄰的存儲(chǔ)單元MC彼 此的選擇柵電極10A和存儲(chǔ)柵電極11A的配置通常為左右對(duì)稱。雖 然為上述的術(shù)語，但這里存儲(chǔ)柵電極指使捕獲電荷的膜(ONO膜、 電荷存儲(chǔ)部)為絕緣膜并進(jìn)行保持的一側(cè)的MOS晶體管的柵電極。 另外，選擇柵電極指讀出時(shí)發(fā)揮對(duì)其選擇的作用的一側(cè)的MOS晶體 管的柵電極。
首先，根據(jù)圖17 ~圖22說明本實(shí)施方式的半導(dǎo)體器件的制造方 法。圖17~圖22示出本實(shí)施方式的半導(dǎo)體器件制造步驟中的要部剖 視圖。在圖17~圖22中，左側(cè)示出存儲(chǔ)區(qū)域(存儲(chǔ)陣列)的要部剖 面，右側(cè)示出形成CMOS ( Complementary MOS )的邏輯區(qū)域的要部 剖面。本實(shí)施方式的半導(dǎo)體器件的制造方法以使用上述圖8~圖16 說明的半導(dǎo)體器件制造流程為基準(zhǔn)，因此以不同部分為主進(jìn)行說明。 在半導(dǎo)體器件的制造中采用例如90nm節(jié)點(diǎn)的工藝規(guī)則。
如圖17所示，使用通常的方法在半導(dǎo)體襯底1的主面上形成了 例如溝型分離部那樣的元件分離部12后，在例如由p型單晶硅(Si) 形成的半導(dǎo)體襯底1中，在nMOS部Qn離子注入例如p型雜質(zhì)硼(B) 來形成p型阱PW,在pMOS部Qp和存儲(chǔ)區(qū)域離子注入例如n型雜 質(zhì)磷(P)來形成n型阱NW。然后，在進(jìn)行厚膜的高耐壓MOS部的 溝道離子注入和柵極氧化膜形成之后，還進(jìn)行邏輯區(qū)域和存儲(chǔ)區(qū)域的閾值電壓調(diào)整用溝道離子注入。
接著，如圖18所示，例如以800。C形成厚度2nm的成為選擇晶 體管和邏輯區(qū)域的晶體管的公共柵極絕緣膜2b的熱氧化膜，淀積厚 度220nm的例如由多晶硅膜構(gòu)成的柵電極材料10。該柵電極材料10 的成膜例如無雜質(zhì)摻雜以成膜溫度640。C進(jìn)行。接著通過離子注入進(jìn) 行向柵電極材料10的雜質(zhì)摻雜，分別在pMOS部Qp的柵電極部分 注入例如1 x 1015atoms/cm2的硼(B ),在nMOS部Qn注入例如6 x 10"atoms/cm2的磷(P),分開制作p +型柵電極部和n +型柵電極部。 成為存儲(chǔ)區(qū)域的選擇晶體管的柵電極部分以與pMOS部Qp相同的條 件注入例如硼，以成為p +型4冊電才及。
接著，通過使用光刻和干法蝕刻對(duì)柵電極材料10進(jìn)行圖形化， 如圖19所示，形成柵電極IOA、 10Bn、 10Bp的圖形。接著，將半導(dǎo) 體襯底1犧牲氧化例如3nm之后，作為用于〗又對(duì)存儲(chǔ)區(qū)域進(jìn)行存儲(chǔ)晶 體管的閾值電壓調(diào)整的計(jì)數(shù)離子注入，在半導(dǎo)體襯底1的表層注入例 如硼(BF2+ )。
接著，如圖20所示，作為電荷存儲(chǔ)部淀積例如由Si02膜/Si3N4 膜/SiOJ莫(膜厚分別為例如4nm/8nm/5nm)的3層構(gòu)成的柵極絕緣 膜2a ( ONO膜、存儲(chǔ)柵極絕緣膜)。柵極絕緣膜2a的SiOJ莫在襯 底側(cè)和柵電極側(cè)都使用例如ISSG氧化法(In Situ Steam Generation ) 以900。C成膜。此時(shí)，在半導(dǎo)體村底1側(cè)的Si02膜形成之后，還例如 通過一氧化氮(NO)處理進(jìn)行界面強(qiáng)化。柵極絕緣膜2a的SisN4膜 通過CVD ( Chemical Vapor Deposition )法成膜。
此處，柵極絕緣膜2a中的上述絕緣膜2a2為主要存儲(chǔ)電荷的主電 荷存儲(chǔ)部。此處，絕緣膜2a2的構(gòu)成材料為Si3N4M (氮化硅膜)，
但Si3N4膜的化學(xué)計(jì)量比依賴于成膜條件，因此表達(dá)并不嚴(yán)密,即使
是表達(dá)為Si3NJ莫的情況下，也包括表達(dá)為SixNy的情況。作為電荷捕 獲膜，可以為各種材料，但從與半導(dǎo)體工藝的兼容性出發(fā)，作為標(biāo)準(zhǔn) 使用Si美膜。
接著，在柵極絕緣膜2a上，為了成為存儲(chǔ)柵電極材料而作為第二
17電極材料淀積摻雜了雜質(zhì)的無定形硅膜之后，通過以各向異性干法蝕
刻對(duì)其進(jìn)^"蝕刻，如圖20所示那樣，分別在選擇4冊電才及10A和^f電 極10Bn、 10Bp的兩側(cè)壁以側(cè)壁形狀殘留無定形硅膜，形成存儲(chǔ)柵電 極IIA。存儲(chǔ)柵電極11A的雜質(zhì)為例如摻雜4x 10"atoms/cmS以上的 磷，成為n +型柵電極。
然后，使用光刻和干法蝕刻，如圖21所示那樣，在存儲(chǔ)區(qū)域中 除去選擇柵電極IOA—側(cè)的不需要的存儲(chǔ)柵電極11A。在邏輯區(qū)域中 除去柵電極10Bn、 10Bp兩側(cè)的不需要的存儲(chǔ)柵電極IIA。進(jìn)而通過 干法蝕刻和濕法蝕刻除去露出的剩余的柵極絕緣膜2a (ONO膜)。 在存儲(chǔ)柵電極11A上，在與選擇柵電才及10A相鄰的一側(cè)(與柵極絕 緣膜2a相鄰的一側(cè))形成角部(角)llcn。
然后，形成外延區(qū)域，因此在存儲(chǔ)區(qū)域離子注入例如7keV、 6x 10"atoms/cm2的硼(BF2+ )，在邏輯區(qū)域的pMOS部Qp離子注入例 如5keV、 1 x 1014atoms/cm2的硼(BF2+ ),在邏輯區(qū)域的nMOS部 Qn離子注入例如5keV、 6 x 10i4atoms/cm2的砷(As )。在存儲(chǔ)區(qū)域 中，為了保護(hù)存儲(chǔ)柵電極IIA和防止來自側(cè)壁端部的雜質(zhì)穿透，使雜 質(zhì)劑量小于邏輯區(qū)域側(cè)的雜質(zhì)劑量。
由此，如圖22所示那樣，在存儲(chǔ)區(qū)域形成外延用低雜質(zhì)濃度的n 型擴(kuò)散層6a、 7a,在邏輯區(qū)域的nMOS部Qn形成外延用低雜質(zhì)濃度 擴(kuò)散層15na、 15na，在邏輯區(qū)域的pMOS部Qp形成外延用低雜質(zhì)濃 度擴(kuò)散層15pa、 15pa。
接著，在半導(dǎo)體襯底1的主面上淀積由Si02形成的絕緣膜之后，
通過對(duì)其進(jìn)行蝕刻，在存儲(chǔ)區(qū)域的柵電極10A、 11A、邏輯區(qū)域的柵 電極10Bn、 10Bp的側(cè)壁形成側(cè)壁5。
然后，為了形成高濃度擴(kuò)散層，在存儲(chǔ)區(qū)域和邏輯區(qū)域的pMOS 部Qp都例如以15keV、 1 x 1()i3atoms/cm2的條件注入硼(B+)。進(jìn) 一步，在邏輯區(qū)域中，例如以20keV、 2x 1015atoms/cm2的條件注入 硼(BF2+),在存儲(chǔ)區(qū)域中，例如以15keV、 1 x I015atoms/cm2的條 件注入硼(BF")。在存儲(chǔ)區(qū)域中，為了保護(hù)存儲(chǔ)柵電極IIA和防止來自側(cè)壁端部的雜質(zhì)穿透，使雜質(zhì)的注入能量和劑量小于邏輯區(qū)域側(cè)
的雜質(zhì)的注入能量和劑量。由此，在存儲(chǔ)區(qū)域形成高雜質(zhì)濃度的n型 擴(kuò)散層6b、 7b,形成源極、漏極用擴(kuò)散層6、 7。另外，在邏輯區(qū)域 的pMOS部Qp形成高雜質(zhì)濃度的擴(kuò)散層15pb、 15pb，形成源極、漏 極用擴(kuò)散層15p。
另外，在邏輯區(qū)域的nMOS部Qn例如以50keV、2x 1015atoms/cm2 的條件注入砷元素，例如以40keV、 1 x 10^atoms/cm2的條件注入磷。 由此，在邏輯區(qū)域的nMOS部Qn形成高雜質(zhì)濃度的擴(kuò)散層15nb、 15nb，形成源極、漏極用擴(kuò)散層15n。
當(dāng)形成上述外延和高濃度擴(kuò)散層時(shí)，分別改變存儲(chǔ)區(qū)域和邏輯區(qū) 域的pMOS部Qp的離子注入條件導(dǎo)致步驟增加。但是，考慮到為了 使存儲(chǔ)柵電極11A的n +型柵電極不會(huì)因在其上自對(duì)準(zhǔn)地進(jìn)行離子注 入的外延和高濃度擴(kuò)散層的p型雜質(zhì)而極性發(fā)生反轉(zhuǎn)，需要注意緩和 注入能量和劑量的注入條件。在此，完成了存儲(chǔ)區(qū)域的基本結(jié)構(gòu)。這 以下與使用上述圖15和圖16來說明的情況同樣地，進(jìn)行經(jīng)由熱處理、 硅化物化來重復(fù)3~6層的布線步驟(形成絕緣膜、形成接觸部、形 成布線材料)的標(biāo)準(zhǔn)工藝。另外，在上述步驟之間以通常使用的方法 隨時(shí)插入清洗步驟或檢測步驟。
接著，說明在柵極絕緣膜中具有電荷存儲(chǔ)部的本實(shí)施方式的半導(dǎo) 體器件的非易失性存儲(chǔ)單元MC的工作方法。
本實(shí)施方式的存儲(chǔ)單元的作為MOS晶體管來看的載流子的導(dǎo)電 類型使用與nMOS相反的pMOS。圖23示出讀出時(shí)的工作狀態(tài)。因 為是pMOS型，因此當(dāng)基本上將半導(dǎo)體襯底1和源極(擴(kuò)散層6)取 為相同電位并在柵電極施加負(fù)電壓時(shí)，流過導(dǎo)通電流。在此與此不同， 采用如下方式在半導(dǎo)體村底1和源極(擴(kuò)散層6)施加例如1.5V的 電源電壓，選擇柵電極IOA和存儲(chǔ)柵電極IIA相對(duì)地為例如負(fù)方向 的0V的情況下，流過導(dǎo)通電流。這是為了與邏輯區(qū)域同樣地不使用 負(fù)電壓而進(jìn)行控制。當(dāng)在該存儲(chǔ)單元MC的柵極絕緣膜2a (ONO) 的絕緣膜2a2 (氮化硅膜、主電荷存儲(chǔ)部)注入電子或空穴時(shí)，存儲(chǔ)晶體管側(cè)的閾值電壓變化，進(jìn)行非易失性的信息存儲(chǔ)。
讀出時(shí)的截止?fàn)顟B(tài)的判斷的條件是存儲(chǔ)單元MC的截止泄漏電流 是否為一定值以下，注入閾值電壓成為基準(zhǔn)以下的程度的空穴。導(dǎo)通 狀態(tài)的判斷的條件是相反地是否流過一定以上的導(dǎo)通電流，注入所需 的量的電子。導(dǎo)通電流的絕對(duì)值由讀出工作頻率決定，例如若為通常
的20MHz左右的工作，例如可以為5ju A/bit。例如，以高速的50~ 80MHz進(jìn)行讀出時(shí)，例如要求10 ~ 30 ju A/bit。存儲(chǔ)單元MC的晶體 管為pMOS型的本方式與使用以相同尺寸得到翻倍的讀出電流的 nMOS型的方式相比，原理上在導(dǎo)通電流方面不好，但由于是存儲(chǔ)斥冊 極長度極度縮短為例如50nm左右溝道電阻較小的側(cè)壁柵極，電子比 空穴易于注入因此可更大地提升閾值電壓(在pMOS的電流增加的方 向)，由于以上原因等，可獲得例如20ju A/bit左右的電流值，適于 大部分用途。
圖24示出寫入時(shí)的工作狀態(tài)。在寫入中使用與上述相同的源極 側(cè)注入(SSI),但不是電子而是將空穴注入到柵極絕緣膜2a (主要 為絕緣膜2a2)。在對(duì)存儲(chǔ)柵電極11A施加例如-9V、對(duì)源極(擴(kuò)散 層6)施加例如-5V的狀態(tài)下，分別在選擇柵電極10A和漏極(擴(kuò) 散層7)施加例如-IV和-0.5V來在選擇柵電極10A下產(chǎn)生弱反轉(zhuǎn) 狀態(tài)，在存儲(chǔ)柵電極IIA下的反轉(zhuǎn)狀態(tài)部產(chǎn)生源極電壓，利用在與該 源極電壓之間產(chǎn)生的高電場產(chǎn)生熱空穴，利用存儲(chǔ)柵電極11A的較大 的負(fù)電壓，可在柵極絕緣膜2a ( ONO膜的主要為絕緣膜2a2 (氮化硅 膜、主電荷存儲(chǔ)部))高效地注入空穴。與上述研究例中使用的通過 帶間隧穿的空穴注入相比，SSI的注入效率較高，因此即使是相同的 注入空穴的情況下，也能夠降低給柵極絕緣膜2a (ONO膜)帶來的 損傷。這里，將通過空穴注入而閾值電壓的絕對(duì)值下降的狀態(tài)定義為 該存儲(chǔ)單元MC的寫入狀態(tài)。是否對(duì)各存儲(chǔ)單元MC進(jìn)行寫入，可通 過利用連接至位線的漏極電壓的大小控制在選擇柵電極10A下流過 的電流來確定。
圖25示出擦除時(shí)的工作狀態(tài)。擦除時(shí)的工作僅在存儲(chǔ)柵電極11A施加例如-llV的負(fù)電壓，另一端子為例如0V或開5^ (OPEN)。此 處，根據(jù)電路上的情況，將源極(擴(kuò)散層6)和漏極(擴(kuò)散層7)取 為例如開路，將選擇柵電極10A和半導(dǎo)體襯底1取為例如0V(接地)。 由存儲(chǔ)柵電極11A和半導(dǎo)體襯底1的電位差在柵極絕緣膜2a (ONO 膜)"平均地"產(chǎn)生的電場例如為8MV/cm。雖然該值絕對(duì)不小，但 對(duì)于在擦除時(shí)間內(nèi)通過FN隧穿工作注入電荷來說是不充分的。但是， 在存儲(chǔ)柵電極11A中，在形成在靠近選擇柵電極10A的側(cè)面的柵極 絕緣膜2a的側(cè)面與靠近半導(dǎo)體襯底1的主面上的柵極絕緣膜2a的面 交叉的部分的角部llcn中，等電位面急劇變化，因此電場局部集中， 例如得到高速FN隧穿工作所需要的10MV/cm以上的電場。因此， 從存儲(chǔ)柵電極11A的角部1 lcn向柵極絕緣膜2a ( ONO膜)的絕緣膜 2a2 (主電荷存儲(chǔ)部)注入電子，閾值電壓的絕對(duì)值上升，進(jìn)行擦除 工作。
在此，圖26示出電場和FN隧穿電流的關(guān)系。FN隧穿電流以J =AE2exp ( - B/E) (E:電場，A、 B:常數(shù))表示，相對(duì)于電場呈 指數(shù)性變化，因此急劇上升。因此，如上述所示那樣，8MV/cm下的 電荷注入不充分，10MV/cm以上才能引起實(shí)質(zhì)性的注入。在此，當(dāng) 在柵極絕緣膜2a ( ONO膜)的平坦部平均地產(chǎn)生11MV/cm以上的電 場時(shí)將在整個(gè)面產(chǎn)生過剩的電荷注入，因此不優(yōu)選11MV/cm以上的 電場。為了得到本實(shí)施方式的局部電場集中帶來的電荷注入效果，優(yōu) 選設(shè)計(jì)為利用存儲(chǔ)柵電極11A和半導(dǎo)體襯底1的電位差在柵極絕緣膜 2a ( ONO膜)的平坦部產(chǎn)生的電場值平均為7MV/cm以上且為 11MV/cm以下。此時(shí)，抑制整個(gè)面注入的同時(shí)，發(fā)生由局部電場集 中引起的電荷注入。
圖27示出以存儲(chǔ)柵極電壓為參數(shù)測量該器件的擦除特性(閾值 電壓-擦除時(shí)間)的結(jié)果。源極電壓Vs-選擇柵極電壓Vcg=漏極電 壓Vd-襯底電壓Vsub = 0V。
在結(jié)構(gòu)上，共用施加負(fù)電壓的存儲(chǔ)柵電極11A的相同的字線上的 存儲(chǔ)單元MC全部被同時(shí)擦除，但由于閃速存儲(chǔ)器一并地進(jìn)行擦除，因此并沒有不適合。而且，由于FN隧穿的擦除電流幾乎為零，可將 擦除模塊上的存儲(chǔ)柵電極IIA全部同時(shí)擦除。圖28匯總示出以上的讀出、寫入和擦除狀態(tài)的電壓。圖28是通 過將半導(dǎo)體村底1的電位取為電源電壓Vcc而不使用負(fù)電壓來進(jìn)行讀 出的情況，另外，存儲(chǔ)柵電極IIA是取為偏置保持狀態(tài)的情況。[實(shí)施方式2〗作為上述實(shí)施方式1的變形例，根據(jù)圖29說明本實(shí)施方式2的 半導(dǎo)體器件。圖29是本實(shí)施方式2的半導(dǎo)體器件的存儲(chǔ)單元MC的 剖視圖。另外，為了明確不同點(diǎn)，圖30示出工作電壓。圖30是通過 將半導(dǎo)體襯底i的電位取為電源電壓Vcc而不使用負(fù)電壓來進(jìn)行讀出 的情況，另外，存儲(chǔ)柵電極11A是取為不偏置(Vmg-Vsub)的保 持狀態(tài)的情況。將讀出時(shí)施加在存儲(chǔ)柵電極11A上的電壓設(shè)定為例如與半導(dǎo)體村 底1相同的1.5 V的電源電壓。與上述實(shí)施方式1的不同點(diǎn)僅為讀出 時(shí)的存儲(chǔ)柵極電壓Vmg,通過將其取為與襯底側(cè)電壓相同，可減去在 讀出時(shí)的存儲(chǔ)器的柵極絕緣膜2a (ONO膜)中產(chǎn)生的電場(電極電 位-襯底電位)而成為零。該結(jié)果可抑制由電場引起的電荷逃逸，提 高電荷保持特性。缺點(diǎn)是需要使存儲(chǔ)單元MC的閾值電壓進(jìn)一 步上升。 因此，需要允許亞閾值特性的降低來增加計(jì)數(shù)溝道離子注入量，或允 許對(duì)耐重寫性的負(fù)電荷增加來增加擦除時(shí)的離子注入量。無論取哪種 對(duì)策，都能根據(jù)目標(biāo)方式來進(jìn)行適當(dāng)?shù)脑O(shè)計(jì)。[實(shí)施方式3]本實(shí)施方式3是上述實(shí)施方式1的半導(dǎo)體器件的結(jié)構(gòu)的變形例。 根據(jù)圖31和圖32說明本實(shí)施方式3的半導(dǎo)體器件的制造流程中不同 的部分。首先，經(jīng)過與上述實(shí)施方式1的以圖17~圖19說明的步驟相同 的制造工藝。該階段在半導(dǎo)體襯底1的主面上隔著柵極絕緣膜2b形 成選擇柵電極IOA。接著，在本實(shí)施方式3中，通過例如以800。C進(jìn)行6nm的濕法氧化，如圖31所示那樣，在選擇柵電極10A的側(cè)面、上面和半導(dǎo)體襯 底1的主面形成由氧化石圭構(gòu)成的絕緣膜20a、 20b、 20c。此時(shí)，在雜 質(zhì)濃度高的選擇柵電極10A中，側(cè)壁中央部被特別多的氧化，而選擇 柵電極10A的端部(尤其是下端部)因應(yīng)力的影響而抑制氧化速度。 這樣，因雜質(zhì)濃度和應(yīng)力在氧化速度上產(chǎn)生差值，結(jié)果選擇柵電極 10A的絕緣膜20a成為紗錠形。然后，在除去半導(dǎo)體襯底1的主面的絕緣膜20c之后，與上述實(shí) 施方式1相同地，經(jīng)由用于存儲(chǔ)部的閾值電壓調(diào)整的計(jì)數(shù)離子注入、 柵極絕緣膜2a (ONO膜)的成膜、摻雜雜質(zhì)的無定形硅膜淀積和蝕 刻、剩余柵極絕緣膜2a (ONO膜)的除去、外延形成、氧化膜側(cè)壁 形成、高濃度擴(kuò)散層形成、硅化物化等步驟等，形成圖32所示的存 儲(chǔ)單元MC。在本實(shí)施方式3中，由于在選擇柵電才及10A的側(cè)面形成為紗4定形 的絕緣膜20a，存儲(chǔ)柵電極11A的角部llcn (在存儲(chǔ)柵電極11A中， 在靠近選擇柵電極10A的側(cè)面的柵極絕緣膜2a的側(cè)面和靠近半導(dǎo)體 襯底1的主面上的柵極絕緣膜2a的面交叉的部分形成的角部)形成 更尖銳的銳角(小于90度的銳角)。結(jié)果在擦除工作中，與上述實(shí) 施方式1的情況相比，電場進(jìn)一步集中在存儲(chǔ)柵電極11A的角部1 lcn， 因此可進(jìn)行高效的擦除工作。在實(shí)際的產(chǎn)品中，通過利用擦除的高速 化而將該性能提高量應(yīng)用于擦除時(shí)施加電壓的降低，來實(shí)現(xiàn)電路面積 的縮小和可靠性的提高。[實(shí)施方式4]本實(shí)施方式4是上述實(shí)施方式1的半導(dǎo)體器件的結(jié)構(gòu)的變形例。 根據(jù)圖33說明本實(shí)施方式4的半導(dǎo)體器件的制造流程中不同的部分。首先，在經(jīng)過與上述實(shí)施方式1的以圖17~圖19說明的步驟相 同的制造工藝之后，進(jìn)行用于形成存儲(chǔ)區(qū)域的選擇柵電極圖形的光 刻，通過干法蝕刻加工選擇柵電極IOA。此時(shí)，與上述實(shí)施方式l相 比變更干法蝕刻條件，在柵極蝕刻步驟的最后階段，進(jìn)行使選擇柵電 極IOA的下端部(半導(dǎo)體襯底1側(cè))成為倒錐形形狀的加工。用于加工的方法是本領(lǐng)域的技術(shù)人員所公知的。具體而言，在加工的最后階 段，變更氣體種類、溫度和等離子體條件，以成為降低側(cè)壁淀積物這 樣的減少各向異性的條件。結(jié)果，如圖33示出的完成形態(tài)那樣，在選擇柵電極10A的側(cè)壁 形成倒錐形部IOAI。即，選拷，柵電極10A的下端部隨著從半導(dǎo)體襯 底1的主面遠(yuǎn)離，選擇柵電極IOA的寬度(短方向尺寸)逐漸變大。 結(jié)果，隔著柵極絕緣膜2a與選擇柵電極10A的側(cè)壁相鄰的存儲(chǔ)斥冊電 極11A的角部llcn形成為更尖銳的銳角(小于90度的銳角部)。在形成選拷"敗電極10A時(shí)，為了使邏輯區(qū)域MOS晶體管的柵電 極的側(cè)壁也同時(shí)形成為倒錐形形狀來避免發(fā)生不希望的特性變化，以 光刻抗蝕劑遮蓋全部邏輯區(qū)域。邏輯區(qū)域的柵極在其后用與現(xiàn)在相反 的做法以抗蝕劑遮蓋存儲(chǔ)區(qū)域來進(jìn)行加工。結(jié)果獲得與上述實(shí)施方式 3相同的效果。選擇柵電極10A的側(cè)壁的錐形不一定需要僅形成在選擇柵電極 10A的下端部，也可以形成為選擇柵電極10A的整個(gè)側(cè)壁成為倒錐形 形狀。[實(shí)施方式5]本實(shí)施方式5與上述實(shí)施方式1的半導(dǎo)體器件相同地具有分裂柵 極結(jié)構(gòu)的非易失性存儲(chǔ)單元MC，但與上述實(shí)施方式1不同的是使用 非自對(duì)準(zhǔn)的工藝形成存儲(chǔ)柵電極。首先，在經(jīng)過與上述實(shí)施方式1的以圖17~圖19說明的步驟相 同的制造工藝之后，與上述實(shí)施方式1中說明的同樣，進(jìn)行犧牲氧化、 用于對(duì)存儲(chǔ)部進(jìn)行閾值電壓調(diào)整的計(jì)數(shù)離子注入、柵極絕緣膜2a (ONO膜)的成膜，然后如圖34所示，淀積由例如摻雜了雜質(zhì)的無 定形硅形成的柵電才及材料11。接著，在本實(shí)施方式5中，與上述實(shí)施方式l不同，不直接蝕刻 柵電極材料ll,通過光刻形成抗蝕劑的掩膜，將該掩膜作為蝕刻掩膜 對(duì)柵電極材料11實(shí)施干法蝕刻處理，由此如圖35那樣，形成存儲(chǔ)柵 電極11B的圖形。在此，上述掩膜的匹配偏差寬度設(shè)計(jì)為落在選擇柵電極10A的寬度(短方向尺寸)內(nèi)，存儲(chǔ)柵電極11B的一部分以達(dá) 到選擇柵電極IOA之上的形狀來形成。然后，經(jīng)由與上述實(shí)施方式l 相同的步驟形成存儲(chǔ)單元MC。存4諸單元MC的工作方式與上述實(shí)施方式1、 2相同。其中，該 結(jié)構(gòu)的情況下可將存儲(chǔ)柵電極11B的柵極長度Lg設(shè)計(jì)得足夠長，因 此雖然導(dǎo)通電流下降，但短溝道特性提高。結(jié)果，可抑制截止漏電流、 特性偏差，因此適于面向低功耗的器件。[實(shí)施方式6]本實(shí)施方式6的半導(dǎo)體器件也具有分裂柵極結(jié)構(gòu)的非易失性存儲(chǔ) 單元MC。其中，本實(shí)施方式6的情況使存儲(chǔ)柵電極先于選擇柵電極 形成，并且，與上述實(shí)施方式5相同地使用非自對(duì)準(zhǔn)工藝來形成。首先，在對(duì)半導(dǎo)體襯底1例如以80(TC進(jìn)行3nm犧牲氧化，進(jìn)行 對(duì)溝道的離子注入之后，如圖36所示那樣，在半導(dǎo)體襯底1的主面 上形成柵極絕緣膜2a。柵極絕緣膜2a具有從下層開始依次層疊絕緣 膜2al、 2a2、 2a3的結(jié)構(gòu)。絕緣膜2al例如由氧化硅膜(Si02膜)形 成，其厚度例如為4nm左右。絕緣膜2a2例如由氮化硅膜(Si3NJi ) 形成，其厚度例如為8nm左右。絕緣膜2a3例如由氧化石圭膜(Si02 膜)形成，厚度為5nm左右。接著，在柵極絕緣膜2a上淀積存儲(chǔ)柵電極形成用柵電極材料11。 柵電極材料11例如由多晶硅形成，其厚度例如為200nm。柵電極材 料11的成膜，例如作為雜質(zhì)摻雜例如4x 1()20atoms/cm3的磷，將成膜 溫度例如取為61(TC來進(jìn)行。然后，在柵電極材料11的上表面上形成遮蓋膜21。遮蓋膜21例 如由氧化硅膜形成，其厚度例如為50nm。接著，通過對(duì)斥冊電極材料11進(jìn)行用于形成存儲(chǔ)斥冊電才及的光刻和 干法蝕刻，如圖37所示那樣，形成存儲(chǔ)柵電極IIC。接著，在半導(dǎo) 體襯底1的主面上淀積例如由氧化硅膜形成的絕緣膜以覆蓋存儲(chǔ)柵電 極11C之后，通過對(duì)其進(jìn)行凹蝕(etch back)，在存儲(chǔ)柵電極11C的 側(cè)面形成以上述絕緣膜形成的較小的側(cè)壁間隔物22。接著，在對(duì)半導(dǎo)體襯底1實(shí)施犧牲氧化處理之后，例如通過實(shí)施80(TC的熱氧化處理，如圖38所示那樣，形成例如由厚度2nm左右的 氧化硅膜形成的柵極絕緣膜2b。該柵極絕緣膜2b成為存儲(chǔ)區(qū)域的選 擇柵極晶體管和邏輯區(qū)域的晶體管所共用的柵極絕緣膜。接著，在半 導(dǎo)體村底1的主面上淀積例如厚度220nm左右的多晶石圭力莫之后，在該 多晶硅膜中，在存儲(chǔ)區(qū)域和邏輯區(qū)域的PMOS部Qp的柵電極形成部 離子注入例如硼，在邏輯區(qū)域的nMOS部Qn離子注入例如磷。接著，通過光刻和干法蝕刻對(duì)上述多晶硅膜進(jìn)行圖形化，在存儲(chǔ) 區(qū)域形成選擇柵電極10C,在邏輯區(qū)域形成柵電極10Bn、 10Bp (參 照圖22)。接著，與上述同樣地通過進(jìn)行外延形成、氧化膜側(cè)壁形成、 高濃度擴(kuò)散層形成、硅化物化，完成存儲(chǔ)單元MC。本實(shí)施方式6的情況，通過先形成存儲(chǔ)晶體管，可使存儲(chǔ)區(qū)域的 柵極絕緣膜2a ( ONO膜)的氧化膜品質(zhì)提高，因此可獲得如下優(yōu)點(diǎn) 可使電荷保持特性提高，由于不需要向存儲(chǔ)晶體管的溝道部的計(jì)數(shù)離 子注入可使短溝道特性提高。短溝道特性的提高可獲得降低截止泄 漏、適于面向低功耗的器件的特性，并且也可使抗干擾特性提高，因 此可實(shí)現(xiàn)電路面積較小的存儲(chǔ)陣列設(shè)計(jì)。[實(shí)施方式7]本實(shí)施方式7的半導(dǎo)體器件為NROM結(jié)構(gòu)的MONOS存儲(chǔ)器。 首先，與上述實(shí)施方式6同樣地在對(duì)半導(dǎo)體襯底1例如以800°C 進(jìn)行3nm犧牲氧化，進(jìn)行向溝道的離子注入之后，如圖36所示那樣， 在半導(dǎo)體村底i的主面上形成柵極絕緣膜2a。柵極絕緣膜2a具有從 下層依次層疊絕緣膜2al、 2a2、 2a3的結(jié)構(gòu)。絕緣膜2al、 2a2、 2a3 的材料、厚度與上述實(shí)施方式6相同。接著，在柵極絕緣膜2a上與上述實(shí)施方式6同樣地，在淀積存儲(chǔ) 柵電極形成用的柵電極材料11之后，在柵電極材沖牛11的上表面上形 成遮蓋膜21。如上述那樣，在柵電極材料11作為雜質(zhì)摻雜例如4x 10"atoms/cm3的磷。然后，與上述實(shí)施方式6同樣地，對(duì)柵電極材料 11進(jìn)行用于形成柵電極的光刻和干法蝕刻，由此如圖39所示那樣，26形成存儲(chǔ)柵電極11D。然后，通過例如以80(TC實(shí)施6nm的濕法氧化處理，如圖40所 示那樣，在存儲(chǔ)柵電極11D的側(cè)面和半導(dǎo)體襯底1的主面上形成絕緣 膜20a、 20c。此時(shí)，在存儲(chǔ)4冊電極11D中，雜質(zhì)濃度高的側(cè)壁中央 部被特別多地氧化，而存儲(chǔ)沖冊電極11D的端部(尤其是下端部)因應(yīng) 力的影響氧化速度被抑制。這樣，因雜質(zhì)濃度和應(yīng)力在氧化速度上產(chǎn) 生差異，結(jié)果存儲(chǔ)柵電極llD的側(cè)面的絕緣膜20a成為紗錠形狀。結(jié) 果，存儲(chǔ)柵電極11D的寬度方向(短方向)兩下端的角部llcn形成 更尖銳的銳角(小于90度的銳角)。接著，在除去半導(dǎo)體襯底1的主面的絕緣膜20c之后，如圖41 所示那樣，離子注入用于外延形成的硼等，在半導(dǎo)體襯底l的主面上 形成低雜質(zhì)濃度的擴(kuò)散層6a、 7a。接著，在半導(dǎo)體襯底1的主面上淀積80nm的例如氧化石圭膜(Si02 膜)以覆蓋存儲(chǔ)柵電極IID之后，對(duì)其進(jìn)行凹蝕，在存儲(chǔ)柵電極11D 的側(cè)壁隔著絕緣膜20a形成側(cè)壁間隔物5。然后，在半導(dǎo)體襯底1的主面通過離子注入例如硼，形成高雜質(zhì) 濃度的擴(kuò)散層6b、 7b,完成存儲(chǔ)單元MC。本實(shí)施方式7的存儲(chǔ)單元 MC與上述實(shí)施方式1的存儲(chǔ)單元MC同樣地作為pMOS進(jìn)行工作， 但存儲(chǔ)柵電極11D為n+型。然后，進(jìn)行通常的邏輯區(qū)域的晶體管形 成步驟。接著，說明本實(shí)施方式7的半導(dǎo)體器件的存儲(chǔ)單元MC的工作方法。以溝道熱空穴注入進(jìn)^f亍寫入。即，如圖42所示那^=羊，在存i者斥冊 電極11D施加例如-9V，在擴(kuò)散層6(在此，注入電荷一側(cè)稱為源極) 施加例如-5V。根據(jù)該狀態(tài)，在溝道流過例如50|a A/bit左右的電流， 由此在溝道的漏極(擴(kuò)散層7)端被加速的空穴^皮注入到存儲(chǔ)柵極， 閾值電壓下降而進(jìn)行寫入。擦除是如圖43所示那樣，在存儲(chǔ)柵電極IID施加例如-IIV。電 子乂人存儲(chǔ)柵電極11D的寬度方向(短方向)兩端的4兌角的角部llcn被注入到柵極絕緣膜2a ( ONO膜)的絕緣膜2a2 (主電荷存儲(chǔ)部)， 閾值電壓上升而進(jìn)行擦除。
讀出是在存儲(chǔ)柵電極11D施加例如-5V,在漏極(擴(kuò)散層7)施 加例如-3V,以在存儲(chǔ)單元MC流過的電流值進(jìn)行判斷。
該結(jié)構(gòu)的存儲(chǔ)單元MC兩側(cè)的擴(kuò)散層6、 7為對(duì)稱結(jié)構(gòu)，替換寫 入時(shí)的擴(kuò)散層施加電壓的組合則可分別在存儲(chǔ)柵電極11D的相反側(cè) 端部注入空穴。也使讀出時(shí)的擴(kuò)散層施加電壓的組合反轉(zhuǎn)時(shí)，分別獨(dú) 立讀出在存儲(chǔ)柵電極11D的寬度方向(短方向)兩端存儲(chǔ)的電荷信息， 因此可在1個(gè)存儲(chǔ)單元MC存儲(chǔ)2比特的信息。在擦除時(shí)，在存儲(chǔ)柵 電極11D的寬度方向的兩端注入電子e，同時(shí)消除存儲(chǔ)的空穴。
該單柵極結(jié)構(gòu)的優(yōu)點(diǎn)是結(jié)構(gòu)簡單，步驟數(shù)較少，可在1個(gè)單元存 儲(chǔ)2比特的信息，因此可廉價(jià)地提高記錄密度。在該結(jié)構(gòu)中采用本實(shí) 施方式7的半導(dǎo)體器件的局部電場集中的電荷注入方式可獲得如下效 果。
第一，與使用現(xiàn)有的BTBT擦除的方法相比，可降低擦除時(shí)的消 耗電流。
第二，在形成擴(kuò)散層6、 7時(shí)，不需要制作用于高效發(fā)生BTBT 的陡峭的接合，可在電場緩和的接合條件下進(jìn)行最優(yōu)化來抑制干擾。
第三，即使不是BTBT擦除，而與基于FN隧穿的以整個(gè)面注入 進(jìn)行擦除的方法相比，使用局部電場集中的本實(shí)施方式的方法具有降 低在頂側(cè)氧化膜(絕緣膜2a3)平均地產(chǎn)生的電場的優(yōu)點(diǎn)。由此，相 同氧化膜厚度下可對(duì)擦除工作進(jìn)行更低電壓化而降低電路面積，相同 的工作電壓下可使氧化膜厚度更厚而提高電荷保持特性。
本實(shí)施方式8為上述實(shí)施方式1的變形例，是將存儲(chǔ)電荷的柵極 絕緣膜(ONO膜)2a的絕緣膜2a2 (氮化硅膜，S^N4膜)置換為例 如氧化鋁(八1203膜)。此外的結(jié)構(gòu)和工作與上述實(shí)施方式1、 2相同。
該IU匕鋁月莫例如由濺射法或ALD (Atomic Layer Deposition)法 (原子層淀積法)，或ALCVD ( Atomic Layer CVD )法成膜。在此，
28在半導(dǎo)體襯底1的主面上成膜絕緣膜2al之后，例如由ALD法成膜 9nm的氧化鋁膜。然后以與上述實(shí)施方式l相同的順序形成存儲(chǔ)單元 MC。
氧化鋁膜的優(yōu)點(diǎn)是膜中的固定電荷的極性為與氮化硅膜相反的 負(fù)電荷，閾值電壓移位到正側(cè)。在pMOS型存儲(chǔ)單元MC中，閾值電 壓的正向移位為導(dǎo)通電流增加的方向，因此適于高速工作。另外，由 于可降低用于使閾值電壓上升的計(jì)數(shù)離子注入的劑量，因此存儲(chǔ)單元 MC的亞閾值特性提高。特別適于如下情況將以上述實(shí)施方式2中 說明的方法讀出時(shí)的存儲(chǔ)柵極電壓和半導(dǎo)體襯底側(cè)的電壓設(shè)定為相 等，制造實(shí)際效果上在電荷保持膜中不產(chǎn)生外部電場的狀態(tài)，提高電 荷保持特性。此時(shí)，需要使存儲(chǔ)單元MC的閾值電壓相對(duì)于通常而上 升，因此優(yōu)選使用氧化鋁膜。
本實(shí)施方式9是上述實(shí)施方式1的變形例，是將存儲(chǔ)電荷的柵極 絕緣膜(ONO膜)2a的絕緣膜2a2 (氮化硅膜，SisN4膜)置換為例 如氮氧化硅膜(SiON膜)。此外的結(jié)構(gòu)和工作與上述實(shí)施方式1、 2 相同。
在此，在半導(dǎo)體襯底1的主面上形成絕緣膜2al之后，例如由CVD 法形成7nm的氮氧化硅膜。然后以與上述實(shí)施方式1相同的順序形成 存儲(chǔ)單元MC。
氮氧化硅膜的保持電荷的捕獲能級(jí)較深， 一旦被捕獲的電荷難以 逃逸，因此可使電荷保持特性提高。 [實(shí)施方式10]
本實(shí)施方式IO是上述實(shí)施方式1的變形例，是將存儲(chǔ)電荷的柵 極絕緣膜(ONO膜)2a的絕緣膜2a2 (氮化硅膜，S^N4膜)置換為 例如納米晶石圭。
納米晶硅如圖44所示那樣，在柵極絕緣膜2a中，在此尤其是氧 化硅膜(Si02膜)的單體膜中，分布有與其膜厚相比微細(xì)的直徑3~ 6nm的硅顆粒25。其中，納米晶硅的顆粒25的層由氧化硅膜夾持。本實(shí)施方式10的結(jié)構(gòu)如下成為電勢隔離的氧化硅膜(Si02膜) 所包圍的納米晶硅的顆粒25中離散地存儲(chǔ)有電荷，包括多個(gè)微細(xì)的 浮置柵電極。由此，相對(duì)于氧化硅膜(Si02膜)的缺陷具有穩(wěn)定的性 質(zhì)，可克服即使產(chǎn)生1處缺陷也有可能失去全部電荷的現(xiàn)有浮置柵電 極的缺陷。
在本實(shí)施方式10的結(jié)構(gòu)的情況下，與浮置柵電極的情況不同， 為了納米晶硅的顆粒25彼此之間絕緣，需要使在寫入和擦除中使用 的相反極性的電荷的注入分布一致，但采用本實(shí)施方式時(shí)可在同一位 置注入電荷，因此可使耐寫入性提高。
另外，作為本實(shí)施方式10的結(jié)構(gòu)的變形例，也可以如下結(jié)構(gòu) 不是將柵極絕緣膜2a取為氧化硅膜(Si02膜)的單體膜，而是取為 絕緣膜2al、 2a2、 2a3的層疊膜(即ONO膜)，在被上下的絕緣膜 2al、 2a3夾持的絕緣膜2a2 (Si3Nj莫)中分布納米晶硅的顆粒25。 此時(shí)，用于信息存儲(chǔ)的電荷除了納米晶硅的顆粒25,還被存儲(chǔ)在絕緣 膜2a2 ( SisN4膜)中，因此可使電荷保持特性提高。
本實(shí)施方式11是上述實(shí)施方式1的變形例，是將存儲(chǔ)電荷的柵 極絕緣膜(ONO膜)2a從絕緣膜2al、 2a2、 2a3的3層結(jié)構(gòu)置換為 絕緣膜2al 、 2a2的2層結(jié)構(gòu)。
圖45示出本實(shí)施方式11的半導(dǎo)體器件的存儲(chǔ)單元MC的剖視圖 的一個(gè)例子。在此，在柵極絕緣膜2a中，半導(dǎo)體襯底1 一側(cè)的絕緣 膜2al的膜厚與上述實(shí)施方式1相同，例如為4nm,其上層的絕緣膜 2a2的膜厚例如為20nm。
根據(jù)本實(shí)施方式11，沒有存儲(chǔ)柵電極IIA—側(cè)的氧化膜(頂層氧 化膜、絕緣膜2a3)，由此對(duì)于注入電荷的隔離變低，能夠以低電壓 更高速地進(jìn)行擦除時(shí)的電荷注入。
為了補(bǔ)償作為主電荷存儲(chǔ)部的絕緣膜2a2中的電荷容易脫離的影 響，使絕緣膜2a2膜厚成為20nm這樣的厚于上述實(shí)施方式1的膜厚。 盡管如此，也存在高溫時(shí)的電荷保持特性降低的傾向?？紤]到使用溫度范圍、基于擦除工作的高速化、低電壓化的電路面積縮小的優(yōu)點(diǎn)， 根據(jù)目標(biāo)方式而成為選擇項(xiàng)之一。另外，為了提高電荷保持特性，也
可以組合將絕緣膜2a2從氮化硅膜置換為氧化鋁膜(Al203膜)或氮 氧化硅膜(SiON膜)方法。尤其具有易于對(duì)氮氧化硅膜(SiON膜) 注入空穴的優(yōu)點(diǎn)。 [實(shí)施方式12〗
在本實(shí)施方式12中，存儲(chǔ)區(qū)域的各部分(包括存儲(chǔ)柵電極和選 擇柵電極)的導(dǎo)電類型為與上述實(shí)施方式1相反極性的結(jié)構(gòu)。物理形 狀與上述實(shí)施方式1的圖22相同。
在本實(shí)施方式12中，存儲(chǔ)區(qū)域包括在p型半導(dǎo)體襯底1上離子 注入例如p型雜質(zhì)的硼來形成的p型阱、注入例如n型雜質(zhì)的砷元素 的外延用低雜質(zhì)濃度的擴(kuò)散層6a、 7a和高雜質(zhì)濃度的擴(kuò)散層6b、 7b、 離子注入例如n型雜質(zhì)的磷的選擇柵電極IOA、高濃度地?fù)诫s例如p 型雜質(zhì)的硼的p +型存儲(chǔ)柵電極11A。溝道部的閾值電壓調(diào)整用離子注 入在整個(gè)溝道注入計(jì)數(shù)離子注入的砷元素，該計(jì)數(shù)離子注入的砷元素 至少抵消例如將硼注入到存儲(chǔ)柵電極11A部分的硼。其他與上述實(shí)施 方式1相同。
接著，說明本實(shí)施方式12的半導(dǎo)體器件中的存儲(chǔ)單元MC的工 作方法。在寫入時(shí)使用源極側(cè)注入(SSI)來注入電子。由于為nMOS 型的存儲(chǔ)單元MC，因此寫入的工作方式與以往相同。在存儲(chǔ)柵電極 11A和源極(擴(kuò)散層6)分別施加例如9V、 5V,在選擇柵電極10A 柵極例如IV而使之弱反轉(zhuǎn)，控制漏極(擴(kuò)散層7)的電位以使流過 存儲(chǔ)單元MC的電流值成為例如2p A/bit。此時(shí)，漏極電位的絕對(duì)值 成為例如0.4V左右。流過的電子成為^皮選擇4冊電才及10A和存4諸4冊電 極11A之間的電場加速的熱電子，被注入到存儲(chǔ)柵電極11A的柵極 絕緣膜2a(ONO膜)。由此，閾值電壓上升，成為寫入狀態(tài)。
擦除時(shí)的工作是僅在存儲(chǔ)柵電極IIA施加例如12V的正電壓，將 源極(擴(kuò)散層6)和漏極(擴(kuò)散層7)取為開路，將選擇柵電極10A 和半導(dǎo)體襯底l取為例如0V(接地)。在存儲(chǔ)柵電極11A的角部llcn中，電場集中，由于為p+型柵電極，因此空穴被注入到柵極絕緣膜
2a(ONO膜)。由此，閾值電壓的絕對(duì)值降低，進(jìn)行擦除工作。由 于是來自角部llcn的FN隧穿擦除，因此擦除時(shí)的消耗電流較少，可 縮小包括電源電路的存儲(chǔ)模塊的面積。
讀出時(shí)在漏極(擴(kuò)散層7)施加例如IV,在選褲4冊電極IOA施加 例如1.5V,在存儲(chǔ)柵電極IIA施加例如1.5V,以在存儲(chǔ)單元MC中 流過的電流值進(jìn)行判斷。圖46示出工作電壓條件的一覽。在該方式 下，使用nMOS結(jié)構(gòu)，因此可取較大的存儲(chǔ)單元電流值，所以適用于 高速讀出工作用途。
在本實(shí)施方式13中，采用將存儲(chǔ)柵電極的導(dǎo)電類型取為與上述 實(shí)施方式12相反極性的n +型斥冊電極。
在形成存儲(chǔ)柵電極11A下的柵極絕緣膜2a ( ONO膜)之后，例 如形成無雜質(zhì)摻雜的多晶硅膜，通過離子注入，例如注入2x 10"atoms/cn^的磷，形成n+型柵電極(存儲(chǔ)柵電極11A )。其他的存 儲(chǔ)單元MC的形成方法與上述實(shí)施方式12相同。n+型柵電極也可以 形成例如預(yù)先摻雜雜質(zhì)磷的多晶硅膜。
本實(shí)施方式13的半導(dǎo)體器件的存儲(chǔ)單元MC的工作方法如下。
寫入工作和讀出工作與上述實(shí)施方式12相同。
在擦除工作中，在存儲(chǔ)柵電極11A上施加的電壓提高為例如14V。 由此，與存儲(chǔ)柵電極11A (n+型柵電極)的柵極絕緣膜2a(ONO膜) 靠近的部分耗盡化，被耗盡層中產(chǎn)生的電場加速的空穴被注入到柵極 絕緣膜2a(ONO膜)，閾值電壓下降而進(jìn)行擦除。由于雜質(zhì)濃度過 高和難以耗盡化，使n+型柵電極(存儲(chǔ)柵電極11A)的磷等注入量低 于通常而進(jìn)行制造。
在該方式中，對(duì)存儲(chǔ)柵電極11A的施加電壓變高，但與通常的 nMOS相同成為n+型存儲(chǔ)柵電極llA和n型擴(kuò)散層6、 7的組合。因 此，具有不需要降低向擴(kuò)散層6、 7的離子注入條件而使存儲(chǔ)單元MC 微細(xì)化、特性提高的蝕刻自由度增大的優(yōu)點(diǎn)。另外，由于是與上述實(shí)
32施方式12相同的nMOS型，因此讀出電流較大，適于高速化。 [實(shí)施方式14]
在本實(shí)施方式14中，釆用將存儲(chǔ)柵電極的導(dǎo)電類型取為與上述 實(shí)施方式1相反極性的p +型柵電極。
在此，例如形成無雜質(zhì)摻雜的多晶硅膜，通過離子注入，例如注 入5 x 10"atoms/cm2的硼，形成p+型柵電極(存儲(chǔ)柵電極11A)。其 他的存儲(chǔ)單元MC的形成方法與上述實(shí)施方式1相同。p+型柵電極(存 儲(chǔ)柵電極11A)也可以形成預(yù)先摻雜雜質(zhì)磷等的多晶硅膜。
本實(shí)施方式14的半導(dǎo)體器件的存儲(chǔ)單元MC的工作方法如下。
寫入工作和讀出工作與上述實(shí)施方式1相同。
在擦除工作中，在存儲(chǔ)柵電極11A上施加的電壓提高為例如-14V。由此，與存儲(chǔ)柵電極11A(p+型柵電極)的柵極絕緣膜2a(ONO 膜)靠近的部分耗盡化，被耗盡層中產(chǎn)生的電場加速的空穴被注入到 柵極絕緣膜2a ( ONO膜)，閾值電壓上升而進(jìn)行擦除。
該方式對(duì)存儲(chǔ)柵電極11A的施加電壓變高，但與通常的pMOS相 同成為p+型存儲(chǔ)柵電極11A和p型擴(kuò)散層6、 7的組合。因此，具有 不需要降低向擴(kuò)散層6、 7的離子注入條件而使存儲(chǔ)單元MC微細(xì)化、 特性提高的蝕刻自由度增大的優(yōu)點(diǎn)。
在實(shí)施方式15中，相對(duì)于上述實(shí)施方式1,使用在進(jìn)行基于局部 電場集中的FN隧穿擦除之后，進(jìn)行上述帶間隧穿擦除的混合擦除方 式。
圖47示出擦除電壓的組合。作為擦除的第一階段(擦除1 ),與 上述實(shí)施方式1相同地在存儲(chǔ)柵電極IIA施加例如-11V,擦除被寫 入的存儲(chǔ)單元MC的閾值電壓至到達(dá)目標(biāo)擦除電平的閾值電壓的75 %的點(diǎn)為止。然后，切換為帶間隧穿擦除方式(擦除2),在存儲(chǔ)柵 電極11A施加例如6V，在源極(擴(kuò)散層6 )施加-6V，進(jìn)行到目標(biāo) 擦除電平為止的擦除。
在該方式中，由于進(jìn)行帶間隧穿擦除而沒有完全解決擦除電流和抗干擾性的問題，但可某種程度上縮小電源電路的面積?？杉婢呋?FN隧穿的電路面積縮小和實(shí)現(xiàn)基于使用在帶間隧穿中產(chǎn)生的熱載流 子的高能電荷的較深的擦除電平這兩者的優(yōu)點(diǎn)。結(jié)果，讀出電流增加， 適于面向高端的高速工作，并且可以低成本實(shí)現(xiàn)這些效果。另外，由 于擦除電荷的注入分布接近寫入電荷分布，因此也可使耐重寫性提 高。
如以上所示那樣，記述了由通過FN隧穿從存儲(chǔ)4冊電極11A的角 部llcn注入電荷的擦除方式來降低擦除時(shí)消耗的電流、縮小電路面 積的電荷捕獲膜型非易失性存儲(chǔ)器的制造方法和工作方法。另外，不 言而喻由上述的簡單的組合也能獲得所期望的效果。 (實(shí)施方式帶來的代表性的效果)
如以上說明的那樣，根據(jù)本實(shí)施方式，通過使用在擦除中利用局 部電場集中結(jié)構(gòu)的FN隧穿方式，可降低擦除時(shí)的消耗電流，因此可 降低存儲(chǔ)模塊的電源電路面積。
另外，對(duì)于存儲(chǔ)陣列，采用本實(shí)施方式的擦除方式可提高抗寫入 干擾性，因此可采用更簡單的存儲(chǔ)陣列結(jié)構(gòu)來減少存儲(chǔ)陣列面積。因 此，可兼顧存儲(chǔ)陣列面積的減少和電源電i 各面積的減少來大幅度減少 存儲(chǔ)模塊的面積，所以可降低半導(dǎo)體器件的制造成本。
在此，再稍微詳細(xì)地說明本實(shí)施方式的纟察除方式提高抗寫入千擾 性、簡化存儲(chǔ)陣列結(jié)構(gòu)的理由。
所謂寫入干擾是對(duì)正在寫入的存儲(chǔ)單元MC以外的存儲(chǔ)單元MC 的誤寫入的總稱。在寫入中的存儲(chǔ)單元MC附近共用字線、源極線的 存儲(chǔ)單元MC中發(fā)生，依賴于存儲(chǔ)陣列結(jié)構(gòu)、偏置狀態(tài)而具有多種模 式。對(duì)各種模式不進(jìn)行詳細(xì)描述，但溝道附近的電場越強(qiáng)，誤注入的 電荷量增加，越容易發(fā)生誤寫入。因此，作為減弱電場的目的，緩和 擴(kuò)散層輪廓一般是有效的。
但是，如本實(shí)施方式描述的那樣，從在擦除中使用帶間隧穿 (BTBT)考慮，擴(kuò)散層6、 7的雜質(zhì)輪廓要求一定以上的陡峭程度， 關(guān)系到抗干擾性和平衡(trade-off)。因此，不改進(jìn)擴(kuò)散層6、 7地解決干擾問題。具體而言，使存儲(chǔ)陣列結(jié)構(gòu)變得復(fù)雜以減少施加寫入選
擇電壓的存儲(chǔ)單元數(shù)量。圖48示出此時(shí)的存儲(chǔ)陣列的結(jié)構(gòu)例。
縱向上示出字線(存儲(chǔ)柵極線MG(MG1、 MG2、 MG3 、
MG4.......)、選擇柵極線CG (CG1、 CG2、 CG3、 CG4.......)和
源極線SL(SL1、 SL2、 SL3、 SL4.......)延伸的方向，橫向上示出
位線BL(BL1、 BL2、 BL3、……)。作為解決干擾的對(duì)策，實(shí)施將 相鄰的在存儲(chǔ)柵極線MG上不施加相同的偏置的那樣的存儲(chǔ)柵極線 MG每8條進(jìn)行捆束的對(duì)策。另外，對(duì)源極線SL也將一條字線的2k 比特分為4部分，努力降低同時(shí)施加偏置的時(shí)間。作為該結(jié)果，控制 存儲(chǔ)柵極線MG和源極SL的開關(guān)部分的面積增大，導(dǎo)致作為存儲(chǔ)陣 列的面積增大。
對(duì)此，本實(shí)施方式的FN隧穿擦除方式的特性與擴(kuò)散層6、 7的雜 質(zhì)輪廓沒有關(guān)系，因此可將擴(kuò)散層6、 7的雜質(zhì)輪廓最優(yōu)化為提高抗 干擾性的緩和的輪廓。作為其結(jié)果，如圖49所示那樣，也可捆束附
近的存儲(chǔ)柵才及線MG(MG1、 MG2、 MG3.......)和源極線SL( SL1 ),
簡化存儲(chǔ)陣列結(jié)構(gòu)，降低面積。此時(shí)的存儲(chǔ)陣列結(jié)構(gòu)與圖48相比， 存儲(chǔ)斥冊極線MG和源極線SL的結(jié)構(gòu)變得簡單。
另外，可如圖49所示那樣簡化源極線SL的理由還有一個(gè)。在帶
間隧穿擦除中，擦除電流達(dá)到數(shù)ja A/單元，同時(shí)因兼顧電源能力而限
制擦除比特?cái)?shù)。相同的源極線SL上的存儲(chǔ)單元MC原理上同時(shí)地進(jìn)
行擦除，因此，在圖48的例子中，不得不按照最大擦除比特?cái)?shù)而將
源極線SL分為4部分。在本實(shí)施方式中，由于采用上述擦除方式而
沒有擦除電流的限制，因此可實(shí)現(xiàn)不對(duì)源極SL進(jìn)行分割的圖49所示 的單一結(jié)構(gòu)。
在本實(shí)施方式的擦除方式中，使用FN隧穿這樣的沒有溫度依賴 性的電荷注入原理，因此沒有擦除特性的溫度依賴性。因此，不需要 符合溫度的擦除電壓的修正，可使控制電路簡單化，獲得降低設(shè)計(jì)工 時(shí)和控制電路面積的效果。
另外，本實(shí)施方式的擦除為局部注入電荷的方式，但具有其注入
35位置與寫入為相同的位置這樣的優(yōu)點(diǎn)。在圖24說明的分裂柵極結(jié)構(gòu) 的SSI注入中，選擇柵電極10A和存儲(chǔ)柵電極11A之間的縫隙附近 為寫入電荷的注入中心，在圖42說明的NROM結(jié)構(gòu)中，擴(kuò)散層端部 為寫入的電荷的注入中心，但在本方式中，擦除電荷也^皮注入到相同 的位置。因此，使用電荷捕獲膜和局部注入方式的非易失性存儲(chǔ)器具 有不發(fā)生由作為共同問題的注入電荷分布的偏差引起的耐重寫性惡 化這一優(yōu)點(diǎn)，由此可提高耐重寫性。
而且，作為本實(shí)施方式的擦除方式的優(yōu)點(diǎn)，包括使用FN隧穿的 同時(shí)，在寫入和擦除中使用空穴和電子這樣的相反極性的電荷。在使 用如Si3Nj莫那樣的捕獲電荷的膜的MONOS型存儲(chǔ)器中，通常通過 相同極性的電荷的注入和抽出，例如電子的注入和抽出，來實(shí)現(xiàn)寫入 和擦除，但在MONOS型存儲(chǔ)器中，難以充分進(jìn)行基于FN隧穿的抽 出，具有工作寬度變窄的缺陷。對(duì)此，本實(shí)施方式使用相反極性電荷 的注入，因此使工作寬度變大。具體而言，獲得將擦除進(jìn)行至足夠的 深度為止的效果。
以上，匯總描述了基于使用局部電場集中的FN隧穿的"擦除" 的優(yōu)點(diǎn)，但不言而喻即使將FN隧穿工作定義為寫入，也能獲得相同 的效果。另外，在此匯總描述了上述實(shí)施方式共同的效果，但在上述 各實(shí)施方式的個(gè)別說明中記載了各實(shí)施方式固有的效果。
以上，基于實(shí)施方式具體說明了由本發(fā)明人完成的發(fā)明，但本發(fā) 明不限于上述實(shí)施方式，在不脫離其主旨的范圍內(nèi)，當(dāng)然可以進(jìn)行各 種變更。
在以上的說明中，主要說明了將本發(fā)明人完成的發(fā)明適用于作為 其背景的利用領(lǐng)域的在同 一半導(dǎo)體襯底上具有邏輯運(yùn)算電路和非易 失性存儲(chǔ)電路的半導(dǎo)體器件的情況，但本發(fā)明不限于此，也可適用于 各種情況，例如也可適用于僅具有非易失性存儲(chǔ)電路的非易失性半導(dǎo) 體存儲(chǔ)器件。
本發(fā)明可適用于具有在柵極絕緣膜中包含電荷存儲(chǔ)部的非易失 性存儲(chǔ)單元的半導(dǎo)體器件制造業(yè)。
權(quán)利要求
1. 一種半導(dǎo)體器件，其特征在于包括非易失性存儲(chǔ)單元，該非易失性存儲(chǔ)單元具有半導(dǎo)體襯底、 設(shè)在上述半導(dǎo)體襯底的主面上的第 一柵極絕緣膜、設(shè)在上述第 一柵極 絕緣膜中的電荷存儲(chǔ)部、以及設(shè)在上述第 一柵極絕緣膜上的存儲(chǔ)柵電 極，在上述存儲(chǔ)柵電極上，從在靠上述第 一柵極絕緣膜一側(cè)形成的角 部一側(cè)向上迷電荷存儲(chǔ)部注入電荷。
2. 根據(jù)權(quán)利要求1所迷的半導(dǎo)體器件，其特征在于在上述半導(dǎo)體襯底的主面上隔著第二柵極絕緣膜而設(shè)有柵電極， 上述存儲(chǔ)柵電極為i殳在上述柵電極的側(cè)壁一側(cè)的側(cè)壁結(jié)構(gòu)。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于 上述存儲(chǔ)柵電極的上述角部具有小于90度的銳角部。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于 上述存儲(chǔ)柵電極由硅形成，上述存儲(chǔ)柵電極的上述角部通過氧化上述存+者斥冊電極的側(cè)壁而 被形成為具有小于90度的銳角部。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于 上述半導(dǎo)體襯底具有n型半導(dǎo)體區(qū)域， 上述存儲(chǔ)柵電才及由n型硅形成，作為向上述電荷存^者部的電荷注入，具有從上述半導(dǎo)體襯底的上述n型半導(dǎo)體區(qū)域向上述電荷存儲(chǔ)部 注入空穴的結(jié)構(gòu)和乂人上述存儲(chǔ)4冊電才及向上述電荷存^f諸部注入電子的 結(jié)構(gòu)。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其特征在于在從上述存儲(chǔ)柵電極向上述電荷存儲(chǔ)部注入電子的工作中， 在上述存儲(chǔ)柵電極上施加負(fù)電位以使在包括上述電荷存儲(chǔ)部的 上述第一柵極絕緣膜上施加的電場的絕對(duì)值為7MV/cm以上11MV/cm以下。
7，根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于 上述半導(dǎo)體襯底具有p型半導(dǎo)體區(qū)域， 上述存儲(chǔ)柵電極由p型硅形成， 作為向上述電荷存儲(chǔ)部的電荷注入，具有從上述半導(dǎo)體襯底的上述p型半導(dǎo)體區(qū)域向上述電荷存儲(chǔ)部 注入電子的結(jié)構(gòu)和從上述存儲(chǔ)柵電極向上述電荷存儲(chǔ)部注入空穴的 結(jié)構(gòu)。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其特征在于在從上述存儲(chǔ)4冊電才及向上述電荷存儲(chǔ)部注入空穴的工作中， 在上述存儲(chǔ)柵電極上施加正電位以使在包括上述電荷存儲(chǔ)部的上述第一4冊;〖及絕^J莫上施加的電場的絕對(duì)值為7MV/cm以上11MV/cm以下。
9. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于 上述半導(dǎo)體襯底具有p型半導(dǎo)體區(qū)域， 上述存儲(chǔ)柵電極由n型硅形成， 作為向上述電荷存儲(chǔ)部的電荷注入，注入電子的結(jié)構(gòu)和從上述存儲(chǔ)柵電極向上述電荷存儲(chǔ)部注入空穴的 結(jié)構(gòu)。
10. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于 上述半導(dǎo)體襯底具有n型半導(dǎo)體區(qū)域， 上述存儲(chǔ)柵電極由p型硅形成，作為向上述電荷存儲(chǔ)部的電荷注入，具有從上述半導(dǎo)體襯底的上述n型半導(dǎo)體區(qū)域向上述電荷存儲(chǔ)部 注入空穴的結(jié)構(gòu)和從上述存儲(chǔ)柵電極向上述電荷存4諸部注入電子的 結(jié)構(gòu)。
11. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于 上述電荷存儲(chǔ)部由氮化硅膜形成。
12. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于 上述電荷存儲(chǔ)部由氧化鋁膜形成。
13. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于 上述電荷存儲(chǔ)部由氮氧化硅膜形成。
14. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述電荷存儲(chǔ)部由在絕緣膜中含有直徑小于上述絕緣膜的膜厚 的納米晶硅的膜形成。
15. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于 上述第一柵極絕緣膜具有依次層疊氧化硅膜、電荷存儲(chǔ)部和氧化硅膜的層疊結(jié)構(gòu)。
16. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于 上述第一柵極絕緣膜為從上述半導(dǎo)體襯底的主面一側(cè)開始依次層疊氧化硅膜和電荷存儲(chǔ)部的層疊結(jié)構(gòu)。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件。該半導(dǎo)體器件使用在存儲(chǔ)柵電極(11A)設(shè)置局部電場集中的角部(11cn)，通過FN隧穿工作將存儲(chǔ)柵電極(11A)中電荷注入至柵極絕緣膜(2a)中的電荷存儲(chǔ)部的擦除方式。由于利用FN隧穿可降低擦除時(shí)的消耗電流，因此可降低存儲(chǔ)模塊的電源電路面積。另外，為了提高寫入抗干擾性，采用更簡單的存儲(chǔ)陣列結(jié)構(gòu)可降低存儲(chǔ)陣列面積?？杉骖櫠叩男Ч蠓葴p少存儲(chǔ)模塊的面積，降低制造成本。另外，寫入擦除的注入電荷中心一致，因此可提高耐重寫性。由此，本發(fā)明可在具有在柵極絕緣膜中含有電荷存儲(chǔ)部的非易失性存儲(chǔ)單元的半導(dǎo)體器件中，縮小非易失性存儲(chǔ)區(qū)域的面積。
文檔編號(hào)H01L29/423GK101312215SQ20081009932
公開日2008年11月26日 申請日期2008年5月21日 優(yōu)先權(quán)日2007年5月21日
發(fā)明者久本大, 安井感, 島本泰洋, 石丸哲也 申請人:株式會(huì)社瑞薩科技