專利名稱：用于以三維結(jié)構(gòu)在高速緩存分層結(jié)構(gòu)中的層之間實(shí)現(xiàn)非常高的帶寬的方法，以及由此得 ...的制作方法
技術(shù)領(lǐng)域：
本發(fā)明 一般地涉及用于設(shè)計(jì)多內(nèi)核處理系統(tǒng)的方法，并且更具體 地，涉及用于組合兩種新興技術(shù)領(lǐng)域系統(tǒng)級(jí)封裝(SOP)和3D技 術(shù)的方法。
背景技術(shù)：
隨著電路密度根據(jù)莫爾定律攀升，單一芯片已經(jīng)成長(zhǎng)為包含越來(lái) 越多的計(jì)算機(jī)系統(tǒng)。二十年以前，已經(jīng)揭示整個(gè)處理器可以安裝在單 個(gè)芯片上。當(dāng)CMOS節(jié)點(diǎn)達(dá)到180納米水平時(shí)，技術(shù)已經(jīng)進(jìn)展為不 僅處理器的Level-1高速緩存(Ll)被包含在與處理器相同的芯片 上，而且第一次還可以包含下一級(jí)高速緩存，L2。大約十年以前，制
造出了第一個(gè)單芯片多處理器。
在2001年，IBM開(kāi)始裝載(ship)第一個(gè)雙內(nèi)核芯片。當(dāng)前， 隨著芯片處理能力向著65納米節(jié)點(diǎn)發(fā)展，然后向45納米節(jié)點(diǎn)發(fā)展， 大多數(shù)公司傾向于在單一芯片上裝栽4或8內(nèi)核-并且可能裝栽更多 的內(nèi)核。隨著技術(shù)尺寸繼續(xù)縮小，并且隨著更多的內(nèi)核被以多GHz 狀態(tài)設(shè)置在一個(gè)芯片上，發(fā)生了三個(gè)重大事件。
首先，內(nèi)核本身在物理上變得小得多，并且占據(jù)芯片上很少的面
5積。第二，隨著更強(qiáng)大的計(jì)算能力被引入芯片，需要更多的高速緩存 容量以便保持?jǐn)?shù)據(jù)(被計(jì)算的)，從而使得該計(jì)算能力可用。因此， 芯片上高速緩存正在變得更大。最后，在更高的頻率下，為了使芯片
快速運(yùn)行，第一級(jí)(L1)高速緩存變得太小了，所以更多的層被插入 高速緩存分層結(jié)構(gòu)。換言之，在這些分層結(jié)構(gòu)歸入共享的高速緩存層 之前，現(xiàn)在每個(gè)內(nèi)核具有私有的高速緩存分層結(jié)構(gòu)。
圖l示出了上述情形。左邊是"內(nèi)核"IOO，其包括處理器101本 身以及兩個(gè)附加的高速緩存級(jí)103、 104。處理器101是邏輯密集型電 路。由于Ll高速緩存102的通路是處理器流水線的一部分，因此L1 高速緩存102被認(rèn)為是處理器101的一部分。隨著頻率上升到多個(gè) GHz， Ll 102已經(jīng)變得太小而不能提供高命中率。因此，已經(jīng)增加了 L1.5 103高速緩存級(jí)以補(bǔ)充Ll 102。由于L1.5 103必須合理地快以^更 適應(yīng)Ll 102的高未命中率(miss rate) ， L1.5 103的大小也是受限的。 因此，需要L2 104。注意被稱為"內(nèi)核"IOO的大部分實(shí)際上是存儲(chǔ)器。 當(dāng)多個(gè)內(nèi)核100被聚集在單個(gè)"多內(nèi)核芯片"105上時(shí)，芯片很大，但 是其大部分是存儲(chǔ)器。
圖2示出了當(dāng)今多內(nèi)核芯片的現(xiàn)有技術(shù)。多內(nèi)核芯片105安裝在 可以是陶瓷的或有機(jī)的雙芯片模塊(DCM) 200上，這里其被連接到 以L3 201示出的另一個(gè)芯片。實(shí)際上，作為L(zhǎng)3 201示出的通常不僅 包含另一個(gè)高速緩存層，而且還包括便于巢(nest)(未示出)的操 作的其它功能(即，除了處理器、高速緩存、存儲(chǔ)器之外的所有系統(tǒng) 功能；諸如外部存儲(chǔ)器、I/O控制器、布線、PC板等)，以及將DCM200 連接到系統(tǒng)內(nèi)的其它設(shè)備的功能。
為了形成16路處理器系統(tǒng)，如圖所示，以另一層封裝202 (和/ 或其它互連裝置)安裝4個(gè)這種DCM200?？商鎿Q地，可將4個(gè)4內(nèi) 核芯片一起放置在4芯片模塊(未示出)上，并且將其連接到置于模 塊之外的其它層高速緩存。
存在以標(biāo)準(zhǔn)封裝形成這種16路處理器系統(tǒng)203的許多方法。所 有方法需要若干層封裝，并且最后具有相當(dāng)大的覆蓋面積。為了形成
6更大的芯片，則繼續(xù)這種進(jìn)程。例如，可由4個(gè)16路系統(tǒng)203形成 64路系統(tǒng)(例如，可能是一個(gè)底盤(pán)上4個(gè)板)；通過(guò)將4個(gè)底盤(pán)放置 在一個(gè)機(jī)架內(nèi)制成256路系統(tǒng)；在一個(gè)空間內(nèi)放置多個(gè)機(jī)架等。
在近十年來(lái)，作為一種有前途的技術(shù)，已經(jīng)出現(xiàn)了系統(tǒng)級(jí)封裝 (SOP)，用于以使多個(gè)芯片表現(xiàn)為單獨(dú)的單片芯片的方式，將多個(gè) 芯片集成在系統(tǒng)"封裝，，內(nèi)。特別地，當(dāng)封裝實(shí)際上是硅晶片，并且將 組成芯片連接到該封裝的焊球足夠小，并且具有足夠小的節(jié)距(例如， 小于20微米)時(shí)，則出于所有實(shí)際的目的，該聚集體(aggregation) 至少電子地表現(xiàn)為單個(gè)芯片。
出現(xiàn)這種效果是由于硅晶片上的布線，此后稱為硅載體(SC), 可以與組成芯片上的布線是一致的(在材料、節(jié)距和電特性方面)。 由于足夠密集的互連節(jié)距和足夠小的焊球，在SC上傳輸?shù)?芯片到芯 片，，電信號(hào)看上去非常類似于類似距離上的在單個(gè)較大芯片上傳輸任 意其它電信號(hào)。實(shí)際上，由于SC純粹是布線承栽工具(wiring vehicle)，并且不會(huì)有在普通芯片上遇到的障礙，因此可以非常容易 地遮蔽布線，產(chǎn)生了更好的電特性。
當(dāng)互連節(jié)距小于20微米時(shí)，無(wú)數(shù)信號(hào)可以從典型芯片"逃逸"到 該封裝。 一般地，當(dāng)信號(hào)"逃逸"時(shí)，需要特殊的芯片外驅(qū)動(dòng)器、接收 器和若干金屬層，以便執(zhí)行信號(hào)的空間轉(zhuǎn)換。然而，采用SC,由于 SC上的布線與其包含的芯片上的布線相同，因此不需要附加的設(shè)備。 換言之，信號(hào)不受從一個(gè)芯片到另一個(gè)芯片的傳輸?shù)挠绊憽?br> 因此，SC技術(shù)看來(lái)似乎提供了許多優(yōu)點(diǎn)。它允許將若干芯片連 接在一起，以便作為單個(gè)較大的芯片操作。得到的芯片系統(tǒng)比任意實(shí) 際芯片的理論尺寸大，但是由于該芯片被劃分為小塊，因此有效產(chǎn)率 更高。
使用SC技術(shù)，可以更有效并且更密集地實(shí)現(xiàn)圖2的系統(tǒng)。使其 更密集的優(yōu)點(diǎn)是可以在子系統(tǒng)內(nèi)聚集更多的處理器和高速緩存，這允 許在給定的體積中實(shí)現(xiàn)更大的系統(tǒng)(在處理器數(shù)量方面)。另外，使 用這種密集集成的解決方案，與沒(méi)有與芯片堆疊和硅栽體集成相比，由于功率的節(jié)省，諸如電壓降低、減小的RC(由于芯片堆疊內(nèi)以及 硅載體上的芯片之間的減小的線長(zhǎng)度、大小)和較低的噪聲，可以用 低得多的功率操作。
例如，圖3示出了可以使用圖1的4內(nèi)核芯片105和某些L3芯 片201形成16路系統(tǒng)301、 302的兩種方法。如左上角所示，將4個(gè) 這種4路芯片105—起裝配在一個(gè)大SC上，以便形成16路芯片300。 為了形成系統(tǒng)，使用如右邊301所示的標(biāo)準(zhǔn)封裝，組合16路SC"芯 片，，300和某些L3芯片201?？商鎿Q地，在非常大的SC302上組合4 個(gè)4路芯片105和L3芯片201,以便在一個(gè)步驟中實(shí)現(xiàn)整個(gè)系統(tǒng)。
這后一種實(shí)現(xiàn)302需要較少層封裝，元件間的布線更短(因此， 功率更低-并且可能通道更寬)，并且導(dǎo)致更小的覆蓋面積。然而， 在302中SC較大，并且功率密度較高。這些實(shí)現(xiàn)中的哪一個(gè)(301 或302)"更好"取決于將被優(yōu)化的特性。在這個(gè)抽象層次，在整個(gè)系 統(tǒng)被放置在一起前，不能說(shuō)它們中的哪一個(gè)更差。
更近來(lái)，新的發(fā)展已經(jīng)證明了通過(guò)使得兩個(gè)或更多電路平面薄至 幾百微米或更小，在其中蝕刻密集的通路圖案，并且然后采用金屬化 處理使它們互連，來(lái)互連兩個(gè)或更多電路平面是有生存能力的。得到 的結(jié)構(gòu)是由多個(gè)電路平面組成的單片"芯片"。近來(lái)的這種發(fā)展提供了 電路密度放縮的新維度，在下文中將其稱為"3D"。
因此，3D和SC似乎提供了許多相同的優(yōu)點(diǎn)。每種技術(shù)使得多 個(gè)芯片能夠被集成在較大的、單片實(shí)體內(nèi)，該實(shí)體看上去是大得多的 芯片。然而，應(yīng)當(dāng)注意在3D中，如果組成芯片上的電路可被布置為 使得它們之間所需的互連中的大部分直接位于彼此之上(或之下)， 則與SC相比互連布線短得多。大多數(shù)邏輯電路一般不能以這種方式 布置，然而，對(duì)于存儲(chǔ)器電路來(lái)說(shuō)，這種布置可以很好地工作。例如， 提交于2006年6月16日的題目為"用于以三維結(jié)構(gòu)在高速緩存分層 結(jié)構(gòu)中的層之間實(shí)現(xiàn)非常高的帶寬的方法，以及由此得到的三維結(jié) 構(gòu)"的在先美國(guó)專利申請(qǐng)No. 11/453,885教導(dǎo)了 一種利用3D技術(shù)構(gòu)造 以非常低的功率在層之間提供前所未有的帶寬量的高速緩存分層結(jié)構(gòu)的方法，因此通過(guò)引用將其整體結(jié)合在此。
圖4示出了如美國(guó)專利申請(qǐng)No. 11/453,885 (通過(guò)引用其被整體 結(jié)合在此)中所述，僅使用3D堆疊技術(shù)構(gòu)建的系統(tǒng)。該現(xiàn)有技術(shù)利 用在各個(gè)高速緩存內(nèi)的位按照某種方法放置的情況下3D在高速緩存 分層結(jié)構(gòu)的層之間提供的巨大帶寬。因此，為了利用該帶寬機(jī)會(huì)，該 現(xiàn)有技術(shù)將L1.5 103和L2 104分開(kāi)作為堆疊在彼此頂部的單獨(dú)的芯 片。
代替4內(nèi)核芯片105，去除了L2104,并且組裝覆蓋與以前的4 內(nèi)核組件105相同面積的僅包含處理器101和L1.5 103的新芯片401。 在圖4中，新芯片401包含具有其相應(yīng)的L1.5 103的12個(gè)內(nèi)核101。 將L2 102和L3 201的層組裝到新芯片402內(nèi)，新芯片402具有與新 的12內(nèi)核芯片401相同的覆蓋面積，從而創(chuàng)建高速緩存分層結(jié)構(gòu)。 然后堆疊這些芯片401和402以便形成12內(nèi)核系統(tǒng)403。
這種新系統(tǒng)403的優(yōu)點(diǎn)是
1. 整個(gè)12路系統(tǒng)現(xiàn)在具有與僅是子系統(tǒng)的早先的4路芯片相同 的覆蓋面積。即，該單插座(socket) 12路系統(tǒng)不需要任何更多的中 間封裝層。
2. 取決于堆疊的芯片數(shù)目，存在以下潛力，即包括比標(biāo)準(zhǔn)封裝中 的面積將具有的高速緩存多得多的高速緩存。
3. 高速緩存分層結(jié)構(gòu)的層之間的總線可以極寬，并且極短，在低 功率下提供了前所未有的帶寬數(shù)量。
然而，該系統(tǒng)的某些限制可能限制產(chǎn)品解決方案的范圍
1. 高速緩存的總?cè)萘渴芸杀缓侠淼囟询B在芯片內(nèi)的層的數(shù)量限制。
2. 存在比可使用常規(guī)冷卻散除的更大的功率密度的可能。
3. 當(dāng)堆疊高時(shí)熱阻增加，進(jìn)一步使冷卻復(fù)雜化。
4. 為了整個(gè)芯片堆疊能夠發(fā)揮作用，必須對(duì)每層進(jìn)行設(shè)計(jì)和構(gòu) 建，導(dǎo)致較長(zhǎng)的開(kāi)發(fā)時(shí)間和掩蔽層和集成的成本。
SC和3D解決方案都不能完全解決當(dāng)試圖以更大密度制造多內(nèi)
9核處理器時(shí)所遇到的問(wèn)題。因此，需要解決如上所述的現(xiàn)有技術(shù)的問(wèn) 題。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的優(yōu)選實(shí)施例， 一 種計(jì)算機(jī)芯片結(jié)構(gòu)和計(jì)算機(jī)系統(tǒng)具 有至少一個(gè)單層芯片，至少一個(gè)多層芯片堆疊，以及載體封裝，其特
征在于小于100微米直徑的電互連(interconnection),其中該單層 芯片和多層芯片堆疊中的每一個(gè)電耦合到載體封裝的電互連，并且該 單層芯片通過(guò)載體封裝通信地耦合到該多層芯片堆疊，從而電信號(hào)在 該單層芯片和該多層芯片堆疊之間的給定距離上大體上以對(duì)于單層 芯片在該給定距離上的傳輸速度傳輸。
在一個(gè)實(shí)施例中，單層芯片是具有單個(gè)或多個(gè)內(nèi)核的處理器，并 且多層芯片是存儲(chǔ)器高速緩存堆疊。
單層芯片和多層芯片堆疊中的至少一個(gè)通過(guò)互連通路電耦合到 栽體封裝。該互連通路具有每平方厘米至少2500個(gè)互連那么大的密 度(2500互連/cm2)。
在一個(gè)實(shí)施例中，栽體封裝還包含多個(gè)集成去耦電容器，在與所 述單層芯片和多層芯片堆疊所電耦合的側(cè)相對(duì)的栽體封裝的側(cè)上，每 個(gè)去耦電容器物理地直接定位在互連通路(interconnect via )之下。
借助于直接定位在單層芯片的互連通路之下的集成去耦電容器 將功率傳遞到單層芯片，并且借助于直接定位在多層芯片堆疊的互連
通路之下的集成去耦電容器將功率傳遞到多層芯片堆疊。
借助于硅通路、電互連、熱通路、熱互連、或熱分界面材料，創(chuàng) 建互連通路。由硅、具有累積層(build up layer)的有機(jī)材料、沒(méi)有 累積層的有機(jī)材料、具有纖維增強(qiáng)的有機(jī)材料、或沒(méi)有纖維增強(qiáng)的有 機(jī)材料制成栽體封裝。
在一個(gè)實(shí)施例中，載體封裝具有第一表面平面和與第一表面平面 相對(duì)的笫二表面平面，并且單層芯片和多層芯片堆疊被物理地定位在 載體封裝的相同表面平面上。另外，該計(jì)算機(jī)芯片結(jié)構(gòu)具有熱耦合到
10單層芯片的頂側(cè)的第一冷卻結(jié)構(gòu)，和熱耦合到多層芯片堆疊的底側(cè)的 第二冷卻結(jié)構(gòu)，其提供了至少兩條獨(dú)立的熱路徑。借助于電通路、電 互連、熱通路、熱互連、和熱分界面材料中的至少一個(gè)創(chuàng)建每個(gè)熱路 徑。
在另一個(gè)實(shí)施例中，載體封裝包括第一表面平面和與第一表面平 面相對(duì)的第二表面平面，并且單層芯片和多層芯片堆疊被物理地定位 在載體封裝的相對(duì)表面平面上，使得層內(nèi)總線中的水平布線距離最 小。
在另一個(gè)實(shí)施例中，該計(jì)算機(jī)芯片結(jié)構(gòu)包含第二載體封裝，其通 過(guò)互連通路電耦合到至少 一個(gè)多層芯片堆疊。第二栽體封裝被熱耦合 到多層芯片堆疊以便提供第二個(gè)獨(dú)立的散熱路徑。
在另 一個(gè)實(shí)施例中，該計(jì)算機(jī)芯片結(jié)構(gòu)包含多個(gè)多層芯片堆疊和
以小于IOO微米直徑的電互連為特征的載體封裝，其中每個(gè)多層芯片
堆疊電耦合到載體封裝的電互連，并且通過(guò)栽體封裝通信地耦合到至 少一個(gè)其他多層芯片堆疊，從而電信號(hào)在多層芯片堆疊之間的給定距 離上大體上以對(duì)于單層芯片在該給定距離上的傳輸速度傳輸。


在附圖中，在全部單獨(dú)的附圖中以相同的附圖標(biāo)記指示相同或功 能相似的元件，這些附圖和下面的詳細(xì)說(shuō)明一起被結(jié)合在本說(shuō)明書(shū)中 并且形成本說(shuō)明書(shū)的一部分，用于進(jìn)一步說(shuō)明根據(jù)本發(fā)明的各種實(shí)施 例，以及解釋各種原理和優(yōu)點(diǎn)。
圖1是示出了具有其高速緩存分層結(jié)構(gòu)的現(xiàn)有技術(shù)的單核以及
現(xiàn)有技術(shù)的多核芯片的方框圖2是示出了使用圖1的多核芯片的現(xiàn)有技術(shù)的雙芯片模塊以及 由雙芯片模塊構(gòu)成的16處理器系統(tǒng)的方框圖3是示出了現(xiàn)有技術(shù)的硅載體(SC)上的16路多芯片和可由 SC和二級(jí)封裝制成或可單獨(dú)由大SC制成的兩個(gè)可能的現(xiàn)有技術(shù)系 統(tǒng)的方框圖；圖4是示出了使用3D技術(shù)在與多內(nèi)核芯片相同的覆蓋面積上形 成的具有高速緩存分層結(jié)構(gòu)的現(xiàn)有技術(shù)的12路處理器系統(tǒng)的方框圖5是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的使用SC和3D技術(shù)的 組合的示例24路單插座處理器系統(tǒng)的方框圖6是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的，通過(guò)對(duì)系統(tǒng)進(jìn)行劃 分，具有被包含在多個(gè)垂直塔內(nèi)的巨大高速緩存的示例24路處理器 系統(tǒng)的方框圖7是強(qiáng)調(diào)按本發(fā)明的實(shí)施例提出的方式將多處理器插入插座 時(shí)示例系統(tǒng)板的簡(jiǎn)單性的方框圖8是使用SC和3D技術(shù)的組合的根據(jù)本發(fā)明的另一個(gè)實(shí)施例 的示例24路單插座處理器系統(tǒng)的方框圖。
圖9是圖5的24路單插座處理器系統(tǒng)的更詳細(xì)的方框圖，示出 了根據(jù)本發(fā)明的實(shí)施例的示例冷卻技術(shù)。
具體實(shí)施方式
術(shù)語(yǔ)概述
如所要求的，在此處公開(kāi)了本發(fā)明的具體實(shí)施例；然而，應(yīng)當(dāng)理 解公開(kāi)的實(shí)施例僅是本發(fā)明的示例，還可以用各種形式實(shí)現(xiàn)本發(fā)明。 因此，此處公開(kāi)的特定結(jié)構(gòu)和功能的細(xì)節(jié)不應(yīng)被解釋為限制，而僅是 權(quán)利要求的基礎(chǔ)，并且是用于以實(shí)際和適當(dāng)?shù)脑敿?xì)的結(jié)構(gòu)教導(dǎo)本領(lǐng)域 的技術(shù)人員不同地采用本發(fā)明的有代表性的基礎(chǔ)。另外，此處使用的 術(shù)語(yǔ)和短語(yǔ)并非旨在作為限制，而是旨在提供對(duì)本發(fā)明的可理解的描 述。
此處4吏用的術(shù)語(yǔ)"一"("a"或"an")定義為"一個(gè)或多于一個(gè)"。 此處使用的術(shù)語(yǔ)"多個(gè)，，定義為"兩個(gè)或多于兩個(gè)"。此處使用的術(shù)語(yǔ) "另一個(gè)，，定義為"至少第二個(gè)或更多"。此處^f吏用的術(shù)語(yǔ)"包含"和/或 "具有"定義為"包括"(即，開(kāi)放式語(yǔ)言)。此處使用的術(shù)語(yǔ)"耦合"定 義為"連接，，，但是這不必是直接地，并且不必是機(jī)械地。術(shù)語(yǔ)"控件"、 "按鈕"、"旋鈕"和"開(kāi)關(guān)，，被可互換地使用，以便指示用戶用以控制一件裝置、器具或設(shè)備的功能的機(jī)械裝置。此處使用的術(shù)語(yǔ)"程序"、"軟 件應(yīng)用程序"等定義為"設(shè)計(jì)為用于在計(jì)算機(jī)系統(tǒng)上執(zhí)行的指令序 列"。程序、計(jì)算機(jī)程序、或軟件應(yīng)用程序通常包括子例程、函數(shù)、
過(guò)程、對(duì)象方法、對(duì)象實(shí)現(xiàn)、可執(zhí)行應(yīng)用程序、小應(yīng)用程序(applet)、 小服務(wù)程序(servlet)、源代碼、目標(biāo)代碼、共享庫(kù)/動(dòng)態(tài)加栽庫(kù)和/ 或設(shè)計(jì)為在計(jì)算機(jī)上執(zhí)行的其它指令序列。 概述
根據(jù)一個(gè)實(shí)施例，通過(guò)將組合了 3D和SC技術(shù)的新系統(tǒng)結(jié)構(gòu)定 位為相互協(xié)作的技術(shù)，而不是將3D和SC技術(shù)視為互相竟?fàn)幍募夹g(shù)， 本發(fā)明克服了現(xiàn)有技術(shù)的問(wèn)題。利用每種技術(shù)的強(qiáng)項(xiàng)補(bǔ)償另 一種的弱 點(diǎn)。以這種方式，構(gòu)造了遠(yuǎn)遠(yuǎn)超出可由任意一種技術(shù)自身實(shí)現(xiàn)的規(guī)模 的系統(tǒng)。
雖然由于3D和SC為了實(shí)現(xiàn)類似的目標(biāo)采用不同的方法(即， 將多個(gè)芯片聚集為一個(gè))，3D和SC看來(lái)是"竟?fàn)?的技術(shù)，但還是存 在一些細(xì)微的不同。三個(gè)最大的不同是
1. 在電路被布置為所需的互連直接在彼此"之上和之下"的情況 下，得到的3D總線將是毫米尺度上的(即，主要是在垂直堆疊內(nèi))， 因此它們可以非?？?，并且功率相對(duì)低。在SC中，相同的總線將是 厘米尺度上的，并且將不是那么快或那么有效。
2. 采用SC，將被互連的所有芯片必須被布置在平面內(nèi)。因此， 如果有許多芯片(諸如具有存儲(chǔ)器系統(tǒng))，聚集體的覆蓋面積將非常 大。這可能是對(duì)下一級(jí)封裝上的空間的非常低效的使用。另外，對(duì)于 可以以成本有效的方式制造多大的SC存在限制。因此，僅可以合理 地集成數(shù)目落在該限制內(nèi)的組成芯片。
3. 在3D中，當(dāng)很多平面被堆積在堆疊內(nèi)時(shí)，總功率密度可能變 得太高，并且導(dǎo)致向堆疊內(nèi)的功率傳遞和堆疊內(nèi)所有芯片的冷卻兩方 面的挑戰(zhàn)，尤其如果使用低成本的標(biāo)準(zhǔn)冷卻方法則更是如此。同時(shí)， 熱阻隨著堆疊的高度增加，使得這個(gè)問(wèn)題更加復(fù)雜。當(dāng)整個(gè)系統(tǒng)(包 括處理器)在堆疊內(nèi)時(shí)，這尤其成問(wèn)題，其中通常處理器可能是高功
13率密度芯片，并且對(duì)于許多應(yīng)用來(lái)說(shuō)需要有效的冷卻。
本發(fā)明的一個(gè)實(shí)施例提供了優(yōu)于現(xiàn)有技術(shù)的兩個(gè)主要改進(jìn)。首
先，將通常位于處理器之外的所有高速緩存級(jí)(即，高于L1的所有 高速緩存級(jí))移出處理器芯片。這允許包含內(nèi)核的邏輯芯片比以前所 實(shí)現(xiàn)的更加邏輯密集。
關(guān)于制造集成具有大量高速緩存的邏輯電路(處理器)的多芯片 處理器系統(tǒng)一個(gè)永恒的問(wèn)題來(lái)源是將低產(chǎn)率(low-yield)組件與存儲(chǔ) 器組合以便制作大的芯片。該處理器內(nèi)核對(duì)于存儲(chǔ)器可能缺少簡(jiǎn)單冗 余，從而導(dǎo)致了低產(chǎn)率問(wèn)題。處理器和存儲(chǔ)器的組合增加了與產(chǎn)品產(chǎn) 率相關(guān)的風(fēng)險(xiǎn)，并且因此使得系統(tǒng)昂貴。通過(guò)去除所有高速緩存，整 個(gè)芯片區(qū)域完全被內(nèi)核消耗。由于通過(guò)簡(jiǎn)單增加一些額外的內(nèi)核，而 不增加它們的高速緩存可能需要的所有面積，實(shí)現(xiàn)了冗余，故較低了 產(chǎn)率損失。
優(yōu)于現(xiàn)有技術(shù)的第二個(gè)改進(jìn)是既未增加對(duì)最熱組件(處理器芯 片)的功率密度也未增加其熱阻。這允許內(nèi)核操作于更高功率狀態(tài)， 如果需要的話，通過(guò)給處理器提供區(qū)域陣列功率供給，給處理器芯片 的相反側(cè)提供區(qū)域陣列冷卻，而不需要通過(guò)堆疊中的其它芯片將熱從 處理器芯片移到熱沉，實(shí)現(xiàn)了更高的性能。
在現(xiàn)有技術(shù)的通過(guò)使用3D^支術(shù)創(chuàng)建的12內(nèi)核系統(tǒng)403中，通 過(guò)將內(nèi)核處理器101和L1.5級(jí)存儲(chǔ)器高速緩存103與分層結(jié)構(gòu)中的 較高級(jí)高速緩存分離開(kāi)，顯著地增加了邏輯密度。得到的12內(nèi)核芯 片401被設(shè)計(jì)為與每層的高速緩存存儲(chǔ)器102、 201共享相同的覆蓋 面積，使得能夠進(jìn)行層的垂直堆疊。
圖5所示的本發(fā)明的示例實(shí)施例就是基于該概念，通過(guò)進(jìn)一步從 12內(nèi)核芯片401中去除L1.5存儲(chǔ)器，并且以附加的內(nèi)核101填充L1.5 103騰出的區(qū)域而建立的。這得到具有與原始12內(nèi)核芯片401相同面 積的24內(nèi)核全邏輯芯片501。接著，創(chuàng)建僅包含L1.5存儲(chǔ)器103新 的芯片層502。
使用互補(bǔ)的3D和SC技術(shù)組裝附加的L2 104和L3 201芯片。例如，產(chǎn)生所有存儲(chǔ)器高速緩存(L1.5、 L2和L3)的3D堆疊503 并在載體封裝504上與24內(nèi)核邏輯芯片501相鄰地安裝。將組成芯 片501、 503連接到封裝504的互連具有小于100微米的節(jié)距，意味 著大于2500個(gè)互連每平方厘米(2500/cm2)的互連密度。24內(nèi)核層 502和高速緩存堆疊503之間的數(shù)據(jù)總線路線經(jīng)過(guò)載體封裝504。這 得到單插座的24路完整系統(tǒng)505。
注意在常規(guī)的理解中，與全內(nèi)核芯片501相鄰地放置全L1.5芯 片502似乎是不利的，這是由于內(nèi)核101中的某一些將位于遠(yuǎn)離它們 各自的L1.5 103的位置處，需要長(zhǎng)的路線用于數(shù)據(jù)信號(hào)傳輸。然而， 有兩個(gè)緩解因素。首先，取決于所涉及的區(qū)域和所實(shí)現(xiàn)的L1.5層502 的數(shù)目，可以通過(guò)增加L1.5 502的容量(這減少了它們的未命中率) 減輕由于這些潛在的增加的延遲周期引起的性能損失。其次，可將高 速緩存堆疊503分為多個(gè)堆疊，并且沿著處理器芯片的所有邊定位以 便縮短該距離。圖6示出了定位多個(gè)高速緩存堆疊601的一種方式。 此處，24內(nèi)核邏輯芯片501位于載體封裝602的中心，4個(gè)高速緩存 堆疊601圍繞其定位。注意在這個(gè)例子中，每個(gè)高速緩存堆疊601僅 為24個(gè)處理器101中的6個(gè)服務(wù)。如果這些高速緩存堆疊601中的 每一個(gè)具有與原始芯片堆疊503可比的覆蓋面積，由于芯片的覆蓋面 積僅需要容納它們中的6個(gè)，則L1.5 502可以大得多。因此，實(shí)際上， 在多內(nèi)核處理器和多層存儲(chǔ)器高速緩存堆疊之間的給定距離上，電信 號(hào)大體上以對(duì)于單層芯片在該給定距離上的傳輸速度傳輸。(就此而 言，應(yīng)當(dāng)注意，如圖6所示，處理器芯片501和高速緩存堆疊601不 是按比例繪制的，而僅僅被強(qiáng)調(diào)了以便說(shuō)明本發(fā)明的概念。為了易于 制造，每個(gè)高速緩存堆疊601的層實(shí)際上被變薄為使得所得到的高速 緩存堆疊601的高度等同于處理器芯片501的高度。)
因此，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，將L1.5 103從它們相應(yīng)的 處理器101中移出最初看來(lái)是違反直覺(jué)的，但是使用SC允許對(duì)于高 速屏蔽信號(hào)的非常寬的總線，并且3D技術(shù)極大地增加了 Ll，5的容量。 另外，這個(gè)過(guò)程允許將更多的處理器安裝在相同的邏輯芯片上。因此，
15雖然將這兩個(gè)組件分離可能對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)看來(lái)是不合 規(guī)律的，但是這樣做在其它方面得到了更大的回報(bào)。
雖然在上面的實(shí)施例中，高速緩存堆疊是L1之外的整個(gè)分層結(jié) 構(gòu)，需要某些水平布線跨過(guò)SC達(dá)到L1.5,但應(yīng)當(dāng)理解，這不必是劃 分的唯一方式。例如，如果處理器芯片的功率密度不是難以適用的， 則將L1.5層502堆疊在處理器芯片501之上，并且高速緩存塔(tower ) 503從L2級(jí)開(kāi)始。
圖6的一種非常希望的特征是以3種方式實(shí)現(xiàn)附加的高速緩存容 量。首先，由于有4個(gè)高速緩存塔601，而不是圖5中所示的單個(gè)塔 503，高速緩存容量至少變?yōu)?倍。第二，由于最熱的組件(處理器 101)被從塔601中去除，由于存在較小的功率密度，該堆疊可以被 堆疊得更高。因此，由于增加的堆疊高度，容量還可以增加2倍或更 多。第三，應(yīng)當(dāng)注意在圖6中，SC 602的4角是空的?？梢栽赟C602 的角內(nèi)放置附加的塔601 (例如，將高速緩存量加倍)，或可以將其 它功能，諸如I/0通道、光學(xué)收發(fā)器、或任意其它所希望的功能設(shè)置 在這些角內(nèi)。
結(jié)合使用SC和3D創(chuàng)建的單插座系統(tǒng)與將SC和3D放在一起相 比具有更多的處理器和更多的高速緩存存儲(chǔ)器。更令人驚訝地，雖然 由于集成組件的數(shù)目增加，所有增加的處理器和高速緩存的總功率消 耗較大，但是當(dāng)以上面提出的方式劃分時(shí)，功率密度小于較小容量的 現(xiàn)有技術(shù)系統(tǒng)。這是通過(guò)物理地將高功率處理器與低功率存儲(chǔ)器組件 隔離開(kāi)實(shí)現(xiàn)的。低功率存儲(chǔ)器堆疊(SRAM和DRAM)于是被加倍， 并且被建造為甚至高于以前可能的高度。處理器和高速緩存塔之間的 連接非常寬，使得能夠?qū)崿F(xiàn)具有合理小的覆蓋面積的極其強(qiáng)大的插 座。
另外，更大且更強(qiáng)的系統(tǒng)處理器進(jìn)一步簡(jiǎn)化了計(jì)算機(jī)系統(tǒng)的其余 部分，并且改變了主板上的價(jià)值主張。例如，如圖7所示，24處理器 6凈皮放置在單個(gè)板700上。注意，圖6的24路系統(tǒng)600看上去如同是 板700上的單個(gè)組件600。板600上的僅有的其它組件是存儲(chǔ)器系統(tǒng)701，其僅包括兩列DIMM 701。由于板700上僅有單個(gè)組件600 (除 了DIMM之外)，因此板布線將極其簡(jiǎn)單，并且板自身很便宜。
圖8示出了使用用于垂直3D集成的層疊封裝(Package-on-Package)技術(shù)的本發(fā)明的另一個(gè)實(shí)施例。在這個(gè)實(shí)施例中，以與 圖5所示相同的方式組裝僅包含處理器內(nèi)核101和Ll存儲(chǔ)器103的 24內(nèi)核邏輯芯片501。然而，24內(nèi)核邏輯芯片501然后安裝在其自己 的硅載體801上。使用3D技術(shù)組合存儲(chǔ)器高速緩存503和L1.5存儲(chǔ) 器層502，并且將存儲(chǔ)器高速緩存503夾在載有24內(nèi)核邏輯芯片501 的硅載體801和用于路線設(shè)計(jì)目的的附加載體802之間。在這個(gè)層疊 封裝系統(tǒng)800中，集成去耦電容器803直接位于每個(gè)芯片或芯片堆疊 之下，并且被使用互連來(lái)連接。由于它們緊貼芯片電路，集成去耦電 容器803借助于低電感路徑提供去耦合，這提供了以下的優(yōu)點(diǎn)，諸如， 但不限于，減少的噪聲、低電壓電路操作、改進(jìn)的電壓分布(即，較 低的電壓降)、更高頻率操作、以及它們的任意組合。下部載體封裝 802可由各種材料制成，包括陶瓷、硅、和有機(jī)材料，諸如具有累積 層的、沒(méi)有累積層的、具有纖維增強(qiáng)的、沒(méi)有纖維增強(qiáng)的有機(jī)封裝。
在一個(gè)實(shí)施例中，如上所述，在某些應(yīng)用中通過(guò)具有集成去耦電 容器803的附加益處的封裝802向芯片501和芯片堆疊502、 503提 供功率傳遞。通過(guò)保持處理器501與高速緩存芯片堆疊502、 503分 離，從而減少需要通過(guò)硅處理器501和高速緩存芯片堆疊502、 503 的功率傳遞連接數(shù)目，就功率傳遞而言本發(fā)明提供了優(yōu)于現(xiàn)有技術(shù)的 顯著優(yōu)點(diǎn)。這種附加區(qū)域以前應(yīng)當(dāng)被從處理器501和高速緩存芯片堆 疊502、 503中可使用的區(qū)域中去除掉，用于有源電路以及用于信號(hào) 和電源布線。
就冷卻而言，由于現(xiàn)在存在分離的用于冷卻處理器芯片501和高 速緩存芯片堆疊502、 503 二者的多個(gè)獨(dú)立的路徑，因此本發(fā)明提供 了優(yōu)于現(xiàn)有3D技術(shù)的附加優(yōu)點(diǎn)。由于處理器芯片501不再垂直安裝 在高速緩存堆疊502、 503上，在處理器芯片501和高速緩存芯片堆 疊502、 503的頂側(cè)和后側(cè)提供冷卻。另外，芯片堆疊502、 503的冷卻被設(shè)計(jì)為利用高速緩存芯片堆疊502、 503內(nèi)的高速緩存芯片之間 的垂直熱互連805。該熱路徑包括電互連、熱通路、散熱器和/或熱互 連。在一個(gè)實(shí)施例中，熱互連902受益于芯片堆疊內(nèi)的芯片之間的附 加金屬通路，諸如銅通路和金屬互連。熱互連包括對(duì)附加機(jī)械和熱連 接的使用，諸如增加的焊盤(pán)(pad)、焊料連接、熱分界面材料(諸 如填充的粘合劑)或備用裝置(alternate means )。使用廣泛的裝配 模塊選擇，諸如散熱器、熱沉、熱管、熱鰭、空氣冷卻、液體冷卻， 諸如但不限于微通道冷卻或模塊級(jí)的工業(yè)中使用的冷卻方法和結(jié)構(gòu) 的組合，來(lái)增強(qiáng)進(jìn)一步的冷卻。
如圖9所示的一個(gè)例子所示，有兩個(gè)獨(dú)立的冷卻路徑，諸如處理 器芯片501頂側(cè)處的冷卻帽901;以及在芯片堆疊503的底部的另一 個(gè)，其借助于熱沉和在高速緩存堆疊503的底側(cè)處到封裝504的熱連 接。注意在散熱器802的情況下，出于功率、電和機(jī)械完整性，散熱 器還作為封裝802。
如圖9所示，另一個(gè)例子示出了放置在處理器層501的頂部的一 個(gè)傳統(tǒng)冷卻表面901，和放置在高速緩存堆疊503的底部的第二栽體 封裝801。多冷卻路徑允許比僅使用3D技術(shù)所能實(shí)現(xiàn)的更有效的冷 卻。
圖2和3的現(xiàn)有技術(shù)的子系統(tǒng)可能采用非常大的、復(fù)雜的板，或 甚至多個(gè)板，以便實(shí)現(xiàn)24路系統(tǒng)。在這些情況下，復(fù)雜程度可能將 系統(tǒng)限制為最多16路系統(tǒng)。通過(guò)增加集成程度，本發(fā)明使得能夠?qū)?現(xiàn)更簡(jiǎn)單的物理系統(tǒng)。新系統(tǒng)不僅是具有更高能力的系統(tǒng)(在處理器 數(shù)目方面)，而且由于具有短得多的總線，其是更加功率有效的；由 于總線可以較寬，因此其更加性能有效；由于內(nèi)核的冗余使得能夠?qū)?現(xiàn)較低的產(chǎn)率損失，因此更為成本有效；并且能夠具有較低的功率密 度。
雖然對(duì)本發(fā)明的特征的上述討論強(qiáng)調(diào)應(yīng)用SC和3D技術(shù)的組合， 以便創(chuàng)建更大更有效的微處理器，但是應(yīng)當(dāng)注意，本發(fā)明的這些要素 不限于微處理器設(shè)計(jì)。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)清楚，使用SC和3D
18路線設(shè)計(jì)技術(shù)兩者的芯片類型的任意組合(例如，單層芯片與多層芯
片；或全為多層芯片)都落在本發(fā)明的范圍內(nèi)。 非限制硬件和軟件例子
上述電路是集成電路芯片設(shè)計(jì)的一部分。以圖形計(jì)算機(jī)編程語(yǔ)言 創(chuàng)建該芯片設(shè)計(jì)，并且將其存儲(chǔ)在計(jì)算機(jī)存儲(chǔ)介質(zhì)內(nèi)(諸如，盤(pán)、帶、 物理硬盤(pán)驅(qū)動(dòng)器、或諸如存儲(chǔ)訪問(wèn)網(wǎng)絡(luò)內(nèi)的虛擬硬盤(pán)驅(qū)動(dòng)器)。如果 設(shè)計(jì)者不制造芯片或不制造用于制造芯片的光刻掩模，設(shè)計(jì)者可以將 得到的設(shè)計(jì)直接地或間接地通過(guò)物理裝置(例如，通過(guò)提供存儲(chǔ)該設(shè) 計(jì)的存儲(chǔ)介質(zhì)的拷貝)或電子地(例如，通過(guò)Internet)傳遞給這種 實(shí)體。然后將存儲(chǔ)的設(shè)計(jì)轉(zhuǎn)換為用于制造光刻掩模的適當(dāng)形式(例如， GDSII)，其通常包括將在晶片上形成的所涉及的芯片設(shè)計(jì)的多個(gè)拷 貝。利用光刻掩模定義將被蝕刻或另外處理的晶片的區(qū)域(和/或其上 的層)。
上述方法用于集成電路芯片制造?？捎芍圃煺咭栽问?即， 作為具有多個(gè)未封裝芯片的單個(gè)晶片)作為棵芯片、或以封裝形式來(lái) 分發(fā)所得到的集成電路芯片。在后者情況下，芯片被安裝在單個(gè)芯片 封裝內(nèi)(諸如塑料栽體，其具有被固定到主板或另一更高層栽體的導(dǎo) 線)，或安裝在多芯片封裝內(nèi)(諸如，具有表面互連和隱埋互連之一 或兩者的陶瓷載體)。在任意情況下，該芯片然后與其它芯片、分立 電路元件、和/或其它信號(hào)處理設(shè)備集成作為(a)諸如主板的中間產(chǎn) 品，或(b)終端產(chǎn)品的一部分。該終端產(chǎn)品可以是包括集成電路芯 片的任意產(chǎn)品，其范圍從玩具和其它低端應(yīng)用到具有顯示器、鍵盤(pán)或 其它輸入設(shè)備、以及中央處理器的高級(jí)計(jì)算機(jī)產(chǎn)品。
計(jì)算機(jī)系統(tǒng)可以包括，尤其是， 一個(gè)或多個(gè)計(jì)算機(jī)和至少一個(gè)計(jì) 算機(jī)可讀介質(zhì)，允許計(jì)算機(jī)系統(tǒng)從計(jì)算機(jī)可讀介質(zhì)讀取數(shù)據(jù)、指令、 消息或消息包、和其它計(jì)算機(jī)可讀信息。該計(jì)算機(jī)可讀介質(zhì)可以包括 非易失存儲(chǔ)器，諸如ROM、閃存、盤(pán)驅(qū)動(dòng)器存儲(chǔ)器、CD-ROM和 其它永久存儲(chǔ)設(shè)備。另外，該計(jì)算機(jī)可讀介質(zhì)可以包括例如易失存儲(chǔ) 設(shè)備，諸如RAM、緩沖器、高速緩存存儲(chǔ)器和網(wǎng)絡(luò)電路。另外，該計(jì)算機(jī)可讀介質(zhì)可以包括諸如網(wǎng)絡(luò)鏈路和/或網(wǎng)絡(luò)接口的瞬態(tài)介質(zhì)中 的計(jì)算機(jī)可讀信息，包括允許計(jì)算機(jī)系統(tǒng)讀取這種計(jì)算機(jī)可讀信息的 有線網(wǎng)絡(luò)或無(wú)線網(wǎng)絡(luò)。
雖然已經(jīng)公開(kāi)了特定實(shí)施例，但是本領(lǐng)域的普通技術(shù)人員將會(huì)理 解，可以改變這些特定實(shí)施例而不脫離本發(fā)明的精神和范圍。因此本 發(fā)明的范圍不限于這些特定實(shí)施例，并且希望以所附的權(quán)利要求覆蓋 本發(fā)明范圍內(nèi)的任意和所有這些應(yīng)用、修改和實(shí)施例。
權(quán)利要求
1. 一種計(jì)算機(jī)芯片結(jié)構(gòu)，包括至少一個(gè)單層芯片；至少一個(gè)多層芯片堆疊；以及以小于一百(100)微米直徑的電互連為特征的載體封裝，其中所述單層芯片和所述多層芯片堆疊每一個(gè)電耦合到所述載體封裝的電互連，并且所述單層芯片通過(guò)所述載體封裝通信地耦合到所述多層芯片堆疊，使得電信號(hào)在所述單層芯片和所述多層芯片堆疊之間的給定距離上大體上以對(duì)于單層芯片在所述給定距離上的傳輸速度傳輸。
2. 如權(quán)利要求1的計(jì)算機(jī)芯片結(jié)構(gòu)，其中所述至少一個(gè)單層芯片是處理器。
3. 如權(quán)利要求2的計(jì)算機(jī)芯片結(jié)構(gòu)，其中所述處理器包括多個(gè)內(nèi)核。
4. 如權(quán)利要求1的計(jì)算機(jī)芯片結(jié)構(gòu)，其中所述至少一個(gè)多層芯片 包括存儲(chǔ)器高速緩存堆疊。
5. 如權(quán)利要求1的計(jì)算機(jī)芯片結(jié)構(gòu)，其中所述單層芯片和多層芯 片堆疊中的至少一個(gè)通過(guò)互連通路電耦合到所述栽體封裝。
6. 如權(quán)利要求5的計(jì)算機(jī)芯片結(jié)構(gòu)，其中所述互連通路具有至少 每平方厘米2500個(gè)互連那么大的密度(2500互連/cm2)。
7. 如權(quán)利要求5的計(jì)算機(jī)芯片結(jié)構(gòu)，其中所述載體封裝還包含多 個(gè)集成去耦電容器，每個(gè)去耦電容器物理地直接定位在與所述單層芯 片和所述多層芯片堆被電耦合到其上的側(cè)相對(duì)的載體封裝的一側(cè)上 的互連通路之下。
8. 如權(quán)利要求7的計(jì)算機(jī)芯片結(jié)構(gòu)，其中借助于直接定位在所述單層芯片的互連通路之下的集成去耦電 容器，將功率傳遞給所述單層芯片；并且借助于直接定位在多層芯片堆疊的互連通路之下的集成去耦電 容器，將功率傳遞給所述多層芯片堆疊。
9. 如權(quán)利要求8的計(jì)算機(jī)芯片結(jié)構(gòu)，其中借助于硅通路、電互連、 熱通路、熱互連、和熱分界面材料中的至少一個(gè)創(chuàng)建所述互連通路。
10. 如權(quán)利要求1的計(jì)算機(jī)芯片結(jié)構(gòu)，其中所述載體封裝包括珪、 具有累積層的有機(jī)材料、沒(méi)有累積層的有機(jī)材料、具有纖維增強(qiáng)的有 機(jī)材料、和沒(méi)有纖維增強(qiáng)的有機(jī)材料中的至少一個(gè)。
11. 如權(quán)利要求1的計(jì)算機(jī)芯片結(jié)構(gòu)，其中 所述載體封裝包括第一表面平面和與第一表面平面相對(duì)的第二表面平面，并且所述單層芯片和多層芯片堆疊被物理地定位在所述栽體封裝的 相同表面平面上。
12. 如權(quán)利要求11的計(jì)算機(jī)芯片結(jié)構(gòu)，還包括 熱耦合到所述單層芯片的頂側(cè)的第一冷卻結(jié)構(gòu)；和 熱耦合到所述多層芯片堆疊的底側(cè)的第二冷卻結(jié)構(gòu)。
13. 如權(quán)利要求12的計(jì)算機(jī)芯片結(jié)構(gòu)，還包括至少兩條獨(dú)立的熱 路徑，其中借助于電通路、電互連、熱通路、熱互連、和熱分界面材 料中的至少一個(gè)創(chuàng)建每個(gè)熱路徑。
14. 如權(quán)利要求1的計(jì)算機(jī)芯片結(jié)構(gòu)，其中 所述載體封裝包括第一表面平面和與第一表面平面相對(duì)的第二表面平面；并且所述單層芯片和多層芯片堆疊被物理地定位在所述載體封裝的 相對(duì)表面平面上，使得層內(nèi)總線中的水平布線距離最小。
15. 如權(quán)利要求14的計(jì)算機(jī)芯片結(jié)構(gòu)，還包括 第二載體封裝，其通過(guò)互連通路電耦合到至少一個(gè)多層芯片堆疊。
16. 如權(quán)利要求15的計(jì)算機(jī)芯片結(jié)構(gòu)，其中所述第二載體封裝還 包括多個(gè)集成的耦合電容器，每個(gè)耦合電容器物理地直接定位在與所述單層芯片和所述多層芯片堆疊被電耦合到其上的側(cè)相對(duì)的載體封 裝的一側(cè)上的互連通路之下。
17. 如權(quán)利要求16的計(jì)算機(jī)芯片結(jié)構(gòu)，其中所述第二載體封裝熱耦合到所述多層芯片堆疊，以便提供第二個(gè)獨(dú)立的散熱路徑。
18. —種計(jì)算機(jī)芯片結(jié)構(gòu)，包括 多個(gè)多層芯片堆疊；和以小于100微米直徑的電互連為特征的載體封裝，其中所述多層 芯片堆疊每一個(gè)電耦合到所述載體封裝的電互連，并且通過(guò)所述栽體 封裝通信地耦合到至少 一個(gè)其他多層芯片堆疊，使得電信號(hào)在多層芯 片堆疊之間的給定距離上大體上以對(duì)于單層芯片在該給定距離上的 傳輸速度傳輸。
19. 如權(quán)利要求18的計(jì)算機(jī)芯片結(jié)構(gòu)，其中所述多個(gè)多層芯片堆 疊通過(guò)互連通路電耦合到所述栽體封裝。
20. —種計(jì)算機(jī)系統(tǒng)，包括計(jì)算機(jī)芯片結(jié)構(gòu)，包括至少一個(gè)單層芯片、至少一個(gè)多層芯片堆 疊、以及以小于IOO微米直徑的電互連為特征的載體封裝，其中所述 單層芯片和所述多層芯片堆疊每一個(gè)電耦合到所述載體封裝的電互 連，并且所述單層芯片通過(guò)所述載體封裝通信地耦合到所述多層芯片 堆疊，使得電信號(hào)在所述單層芯片和所述多層芯片堆疊之間的給定距 離上大體上以對(duì)于單層芯片在所述給定距離上的傳輸速度傳輸；和電耦合到所述計(jì)算機(jī)芯片結(jié)構(gòu)的巢，用于執(zhí)行計(jì)算機(jī)系統(tǒng)的功
全文摘要
一種計(jì)算機(jī)芯片，其構(gòu)造為具有至少一個(gè)單層芯片、至少一個(gè)多層芯片堆疊、以及以小于100微米直徑的電互連為特征的載體封裝，其中單層芯片和多層芯片堆疊中的每一個(gè)電耦合到載體封裝的電互連，并且單層芯片通過(guò)載體封裝通信地耦合到多層芯片堆疊，使得電信號(hào)在單層芯片和多層芯片堆之間的給定距離上大體上以對(duì)于單層芯片在該給定距離上的傳輸速度傳輸。單層芯片可以是具有多個(gè)內(nèi)核的處理器，而多層芯片堆疊可以是存儲(chǔ)器高速緩存堆疊。具有至少每平方厘米2500個(gè)互連那么大的密度的互連通路將單層芯片和多層芯片堆疊電耦合到載體封裝。
文檔編號(hào)H01L25/065GK101473436SQ200780018885
公開(kāi)日2009年7月1日 申請(qǐng)日期2007年6月15日 優(yōu)先權(quán)日2006年6月16日
發(fā)明者C·S·帕特爾, J·U·克尼克爾伯克爾, P·G·埃馬 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司