專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，更具體地說，涉及一種包括 具有應(yīng)力施加機(jī)制的MOS晶體管的半導(dǎo)體器件及其制造方法。所謂MOS晶 體管是柵電極由形成于半導(dǎo)體有源區(qū)上的柵極絕緣膜與導(dǎo)體膜的疊層構(gòu)成 的場(chǎng)效應(yīng)晶體管。
背景技術(shù)：
為了提高硅半導(dǎo)體集成電路的集成密度和運(yùn)行速度，微圖案化已取得進(jìn) 展。微圖案化縮短了 MOS晶體管的柵極長度。對(duì)于65nm或更短的柵極長 度，通過微圖案化來提高性能是有限度的。
作為提高M(jìn)OS晶體管性能的技術(shù)，除了微圖案化之外，通過應(yīng)變(施 加應(yīng)力)來提高載流子遷移率的應(yīng)力晶體管引起了關(guān)注。應(yīng)變是通過將應(yīng)力 施加到MOS晶體管的溝道區(qū)而產(chǎn)生的，用于增大電子或空穴的遷移率和提 高導(dǎo)通電流。
n溝道(N) MOS晶體管的電子遷移率通過沿柵極長度方向的張應(yīng)力而 提高。p溝道(P) MOS晶體管的空穴遷移率通過沿柵極長度方向的壓應(yīng)力 而提高。
如果NMOS晶體管的源/漏區(qū)是由硅碳(Si-C)混合晶體(摻雜C的Si) 的外延晶體層構(gòu)成，其中該外延晶體層具有比Si襯底的晶格常數(shù)更小的晶格 常數(shù)，則將張應(yīng)力施加到溝道中的Si晶體，由此增大電子遷移率(參考K. Ang 等人的論文IEDM Tech. Dig" 2004， p. 1069)。
如果PMOS晶體管的源/漏區(qū)是由硅鍺(Si-Ge)混合晶體的外延晶體層
構(gòu)成，其中該外延晶體層具有比Si襯底的晶格常數(shù)更大的晶格常數(shù)，則將壓
應(yīng)力施加到溝道中的Si晶體，由此增大空穴遷移率(參考T. Ghani等人的 論文IEDMTech. Dig.， 2003， p. 978和Y.S.Kim等人的論文Proceedings of ESSDERC 2005， P. 305)
隨著柵極長度進(jìn)一步縮短，實(shí)現(xiàn)源/漏區(qū)的淺結(jié)深以抑制短溝道效應(yīng)變得 更難。已經(jīng)提出在Si襯底上選擇性地生長Si外延層，并在外延層中或通過 外延層形成延伸區(qū)和源/漏區(qū)(參考wakabayashi等人的論文IEDM 2005， pp. 151-154)。
通過將應(yīng)力施加到MOS晶體管的溝道，可以增大載流子的遷移率并提 高M(jìn)OS晶體管的性能。通過張應(yīng)力來增大NMOS晶體管的電子遷移率，而 通過壓應(yīng)力來增大PMOS晶體管的空穴遷移率。
如果蝕刻和挖掘(dig) PMOS晶體管的源/漏區(qū)并生長Si-Ge晶體，并且 蝕刻和挖掘NMOS晶體管的源/漏區(qū)并生長Si-C晶體，則可將所需的應(yīng)力施 加到PMOS和NMOS晶體管。然而，制造工藝就會(huì)變得復(fù)雜。因此需要更 簡(jiǎn)單的制造工藝。

發(fā)明內(nèi)容
本發(fā)明的目的是提供能夠通過利用應(yīng)力提高包含NMOS和PMOS晶體
管的半導(dǎo)體器件的性能并簡(jiǎn)化制造工藝的技術(shù)。
根據(jù)本發(fā)明的一個(gè)方案，提供了一種半導(dǎo)體器件，包括
半導(dǎo)體襯底，包括第一導(dǎo)電類型的第一有源區(qū)以及第二導(dǎo)電類型的第二
有源區(qū)；
第一MOS晶體管，包括第一柵電極結(jié)構(gòu)，形成于所述第一有源區(qū)上； 第二導(dǎo)電類型的第一源/漏區(qū)，形成于所述第一柵電極結(jié)構(gòu)兩側(cè)的所述第一有 源區(qū)中；凹部，從所述第一源/漏區(qū)的表面挖掘而成；以及第二導(dǎo)電類型的半 導(dǎo)體掩埋區(qū)，生長成掩埋所述凹部并將應(yīng)力施加到所述第一柵電極結(jié)構(gòu)之下
的溝道；以及
第二 MOS晶體管，不包含凹部，但包括第二柵電極結(jié)構(gòu)，形成于所 述第二有源區(qū)上；第一導(dǎo)電類型的第二源/漏區(qū)，形成于所述第二柵電極結(jié)構(gòu) 兩側(cè)的所述第二有源區(qū)中；以及第一導(dǎo)電類型的半導(dǎo)體外延層，形成于不包
含凹部的所述第二源/漏區(qū)上。
根據(jù)本發(fā)明的另一方案，提供了一種半導(dǎo)體器件的制造方法，包括以下 步驟
(a) 在半導(dǎo)體襯底中形成第一導(dǎo)電類型的第一有源區(qū)和第二導(dǎo)電類型 的第二有源區(qū)；
(b) 在所述第一和第二有源區(qū)上分別形成第一和第二柵電極結(jié)構(gòu)；
(C)在不包含凹部的情況下，在位于所述第一和第二柵電極結(jié)構(gòu)的兩 側(cè)并以預(yù)定距離與所述第一和第二柵電極結(jié)構(gòu)間隔開的所述第一和第二有 源區(qū)上形成第一導(dǎo)電類型的半導(dǎo)體外延層；
(d) 經(jīng)由所述外延層，至少在所述第二有源區(qū)中執(zhí)行離子注入，以形 成源/漏區(qū)；
(e) 以掩模覆蓋所述第二有源區(qū)，除去位于所述第一柵電極結(jié)構(gòu)的兩 側(cè)并以預(yù)定距離與所述第一柵電極結(jié)構(gòu)間隔開的所述半導(dǎo)體外延層，并從所 述第一有源區(qū)的表面挖掘所述第一有源區(qū)以形成凹部；以及
(f) 外延生長第二導(dǎo)電類型的半導(dǎo)體掩埋區(qū)，所述半導(dǎo)體掩埋區(qū)掩埋所 述凹部并將應(yīng)力施加到所述第一柵電極結(jié)構(gòu)之下的溝道。
蝕刻和挖掘NMOS和PMOS晶體管其中之一的源/漏區(qū)并且掩埋應(yīng)力施 加物，并對(duì)未蝕刻的其它晶體管執(zhí)行外延生長，由此簡(jiǎn)化了制造工藝。 由于離子注入是在外延生長之后執(zhí)行，所以能夠調(diào)節(jié)離子注入條件。


圖1A和圖1B是半導(dǎo)體襯底的剖視圖，示意性地示出根據(jù)第一和第二實(shí) 施例的半導(dǎo)體器件的結(jié)構(gòu)。
圖2A至圖2L是半導(dǎo)體襯底的剖視圖，示出圖1A和圖1B中所示結(jié)構(gòu) 的制造方法的主要工藝。
圖3是雜質(zhì)濃度與襯底深度之間關(guān)系的曲線圖，示出源/漏區(qū)中的外延層 對(duì)于離子注入工藝的影響。
圖4A和圖4B是半導(dǎo)體襯底的剖視圖，示意性地示出根據(jù)第三和第四實(shí) 施例的半導(dǎo)體器件的結(jié)構(gòu)。
圖5A至圖51是半導(dǎo)體襯底的剖視圖，示出圖4A和圖4B中所示結(jié)構(gòu) 的制造方法的主要工藝。
具體實(shí)施例方式
以下將參照附圖描述本發(fā)明的各個(gè)實(shí)施例。
圖1A和圖1B是示意性地示出根據(jù)第一和第二實(shí)施例的半導(dǎo)體器件的結(jié) 構(gòu)的剖視圖。
參照?qǐng)D1A， p型阱PW和n型阱NW形成于Si襯底1的由隔離區(qū)2所 界定的有源區(qū)內(nèi)的表面層中。例如，隔離區(qū)2是通過淺溝槽隔離(STI)形 成，并由通過高密度等離子體化學(xué)氣相沉積(HDP-CVD)所沉積而且致密 的氧化硅膜襯墊2a、氮化硅膜襯墊2b和氧化硅膜2c構(gòu)成。NMOS晶體管形 成于p型阱PW中，而PMOS晶體管形成于n型阱NW中。
柵電極跨越各個(gè)有源區(qū)而形成，并由柵極絕緣膜4、多晶硅層5以及硅 化物層16的疊層構(gòu)成。在各個(gè)柵電極的側(cè)壁上形成第一側(cè)壁間隔件，第一 側(cè)壁間隔件由氧化硅膜7和氮化硅膜8的疊層構(gòu)成。第一延伸區(qū)Exnl和Expl 形成于柵電極兩側(cè)的有源區(qū)中，而第二延伸區(qū)Exn2和Exp2形成于第一側(cè)壁 間隔件兩側(cè)的有源區(qū)中。
在NMOS晶體管中，Si-C外延層9生長于第一側(cè)壁間隔件外側(cè)的有源 區(qū)表面上。Si-C外延層9具有比Si的晶格常數(shù)更小的晶格常數(shù)。Si-C外延 層沿柵極長度方向?qū)垜?yīng)力施加到柵電極之下的溝道，并提高了電子遷移 率。第二側(cè)壁間隔件由氧化硅膜11和氮化硅膜14構(gòu)成，形成于NMOS晶體 管的外延層9上以及第一側(cè)壁間隔件的側(cè)壁上，而源/漏區(qū)S/D形成于第二側(cè) 壁間隔件外側(cè)的有源區(qū)中。Ni-Si硅化物層16形成于第二側(cè)壁間隔件外側(cè)的 Si-C外延層9上。
在PMOS晶體管中，源/漏區(qū)S/D形成于第一側(cè)壁間隔件外側(cè)的有源區(qū) 中，且源/漏區(qū)的表面層受到蝕刻和挖掘從而形成凹部12。 Si-Ge混合晶體外 延層13具有比Si的晶格常數(shù)更大的晶格常數(shù)，生長于凹部12上。Si-Ge外 延層13沿柵極長度方向?qū)簯?yīng)力施加到柵電極之下的溝道，并提高了空穴 遷移率。第二側(cè)壁間隔件由氮化硅膜14構(gòu)成，形成于外延層13上和第一側(cè) 壁間隔件的側(cè)壁上。Ni-Si硅化物層16形成于第二側(cè)壁間隔件外側(cè)的Si-Ge 外延層13上。
在圖1A所示的結(jié)構(gòu)中，僅PMOS晶體管的源/漏區(qū)的表面層受到蝕刻從
而形成凹部，并且將Si-Ge晶體埋入凹部中。在NMOS晶體管中，Si-C外延 層生長于Si襯底上，而沒有形成凹部。與PMOS晶體管和NMOS晶體管的 源/漏區(qū)均受到挖掘并且生長Si-Ge晶體和Si-C晶體的情況相比，工藝可更 為簡(jiǎn)單。在NMOS晶體管中，Si-C晶體生長在硅襯底上，因此源/漏區(qū)的表 面增大至高于襯底表面的高度。使得Si襯底中的離子注入深度變淺，變淺的 量對(duì)應(yīng)于外延層的厚度，這樣能夠調(diào)節(jié)離子注入條件。
在圖1B所示的結(jié)構(gòu)中，取代圖1A中所示的Si-C外延層9， Si外延層 10外延生長在形成于Si襯底上的NMOS晶體管的源/漏區(qū)上。其它結(jié)構(gòu)與圖 1A中所示結(jié)構(gòu)相同。離子注入條件的調(diào)節(jié)可通過外延層10增大源/漏區(qū)的表 面來實(shí)現(xiàn)，類似于圖1A中所示結(jié)構(gòu)。由于Si襯底上的外延層IO是硅，因 此沒有實(shí)際應(yīng)力從外延層IO施加到襯底。
圖2A至圖2L是半導(dǎo)體襯底的示意性剖視圖，示出圖1A和圖1B中所 示半導(dǎo)體器件的制造方法的主要工藝。
如圖2A所示，在硅襯底l中形成用于界定有源區(qū)的隔離區(qū)2。隔離區(qū)2 例如是通過淺溝槽隔離(STI)形成。在硅襯底1的表面上形成在隔離區(qū)上 方具有開口的氮化硅膜圖案，并且在氮化硅膜圖案與硅襯底1之間設(shè)置氧化 硅膜。蝕刻開口內(nèi)的硅襯底l以形成溝槽T。將暴露于溝槽T中的硅表面熱 氧化以形成氧化硅膜2a作為第一襯墊。例如通過化學(xué)氣相沉積(CVD)， 形成覆蓋氧化硅膜2a的氮化硅膜2b作為第二襯墊。在兩種類型的襯墊形成 之后，通過高密度等離子體(HDP) CVD，將氧化硅膜2c埋入溝槽中。通 過化學(xué)機(jī)械拋光(CMP)將沉積在襯底表面上的氧化硅膜的多余部分拋光和 除去。在CMP期間，氮化硅圖案起到拋光停止件的作用。在CMP之后，例 如借助熱磷酸來除去氮化硅膜。通過稀釋氫氟酸或類似物來除去氧化硅膜。 通過這種方式，即可通過ST1形成圖2A中所示的隔離區(qū)2。
在形成隔離區(qū)2之后，利用抗蝕掩模來分隔各區(qū)，通過p型雜質(zhì)的離子 注入在NMOS晶體管區(qū)中形成p型阱PW，而通過n型雜質(zhì)的離子注入在 PMOS晶體管區(qū)中形成n型阱NW。
借助稀釋氫氟酸或類似物來除去有源區(qū)表面上的氧化硅膜，并再次將該 表面熱氧化以形成例如1.2nm厚的柵極絕緣膜4。這一氧化硅膜內(nèi)可引入氮。
在該氧化硅膜上可疊置具有高介電常數(shù)的另一絕緣膜。在柵極絕緣膜4上形
成例如100nm厚的多晶硅層5，從而形成柵電極層。
在柵電極層5上形成具有柵電極形狀的光致抗蝕劑圖案PR，并通過各 向異性蝕刻，將光致抗蝕劑圖案之下的多晶硅層5和柵極絕緣膜4圖案化。 此后，通過灰化或類似工藝來除去光致抗蝕劑圖案。
如圖2B所示，形成覆蓋PMOS晶體管區(qū)的光致抗蝕劑圖案PR，并將p 型雜質(zhì)離子注入NMOS晶體管區(qū)內(nèi)。例如在加速能量為50 keV且劑量為 5xl013 cm—2 (以下例如表示為5E13)的條件下，沿著從表面法線傾斜例如28° 的四個(gè)方向注入In離子。借助這種p型雜質(zhì)離子注入，在p型阱PW的表面 區(qū)域中形成NMOSPkn的p型袋狀(或暈狀)區(qū)，該p型袋狀區(qū)具有高p型 雜質(zhì)濃度。注入n型雜質(zhì)離子以形成n型第一延伸區(qū)Exnl。例如，在加速能 量為5 keV且劑量為1E15的條件下沿垂直方向注入As離子。第一延伸區(qū) Exnl的外圍被袋狀區(qū)Pkn覆蓋，從而實(shí)現(xiàn)淺結(jié)深。此后，除去覆蓋PMOS 晶體管區(qū)的光致抗蝕劑圖案PR。
如圖2C所示，形成覆蓋NMOS晶體管區(qū)的光致抗蝕劑圖案PR，并將n 型雜質(zhì)離子傾斜注入PMOS晶體管區(qū)內(nèi)以形成PMOS Pkp的n型袋狀區(qū)，并 注入p型雜質(zhì)離子以形成p型第一延伸區(qū)Expl。例如，以60keV的加速能 量和5E13的劑量，沿四個(gè)方向傾斜注入n型雜質(zhì)離子Sb離子以形成n型袋 狀區(qū)Pkp。以5 keV的加速能量和1E15的劑量注入p型雜質(zhì)離子B離子以 形成p型第一延伸區(qū)Expl。此后，除去覆蓋NMOS晶體管區(qū)的光致抗蝕劑 圖案PR。因?yàn)榇鼱顓^(qū)具有與阱相同的導(dǎo)電類型，故未在以下附圖中示出袋 狀區(qū)。
如圖2D所示，在柵電極的側(cè)壁上形成側(cè)壁間隔件SW1，側(cè)壁間隔件為 氧化硅膜7和氮化硅膜8的疊層。例如，通過利用正硅酸四乙酯(TEOS) 和氧作為源氣體在550 "C至700°C的溫度下進(jìn)行熱CVD，在襯底上沉積5 nm 至30 nm厚的氧化硅膜7，以覆蓋柵電極結(jié)構(gòu)。通過利用二氯硅烷SiH2Cl2 和氨NH3作為源氣體在60(TC至80(TC的溫度下進(jìn)行熱CVD，在氧化硅膜7 上沉積10 nm至60 nm厚的氮化硅膜8。通過利用氫氟烴(hydrofluorocarbon) 作為蝕刻氣體進(jìn)行反應(yīng)離子蝕刻(RIE)，對(duì)氮化硅膜8和氧化硅膜7進(jìn)行 各向異性蝕刻，以在柵電極結(jié)構(gòu)的側(cè)壁上留下第一側(cè)壁間隔件SW1。第一側(cè)
壁間隔件SW1例如具有30 nm的厚度。
如圖2E所示，在有源區(qū)中的硅表面上，選擇性地外延形成將Si-C混合 晶體(或摻雜C的Si)膜9、或Si膜10至約20nm的厚度。在多晶硅柵電 極上生長多晶體。
Si-C外延層9是通過以下方式生長例如在60(TC至90(TC的成膜溫度 (襯底溫度)下，以50 sscm至300 sccm的流速流動(dòng)SiH2Cl2 (Si的源氣體)， 以2 sccm至50 sccm的流速流動(dòng)SiH3 (CH3) (C的源氣體)，以30 sccm 至300 sccm的流速流動(dòng)HC1，以及以適當(dāng)流速流動(dòng)H2。成膜腔室中的壓強(qiáng) 例如為100Pa至5000Pa。通過低壓化學(xué)氣相沉積(LPCVD)進(jìn)行的選擇性 外延生長，在硅表面上生長Si-C晶體9，而不在絕緣膜上生長Si-C晶體。 除了 SiH2Cl2之外，Si的源氣體還可以是SiH4、 Si2H6、 Si3H8、 813(316或類似 物。除了HC1之外，還可以使用Cl2。 SiH3 (CH3)被用來作為C的源氣體。 Si-C中的C成分優(yōu)選設(shè)定為0.1至5.0 at%。
Si外延層10是通過以下方式生長:在例如70(TC至80(TC的成膜溫度下， 分別以20 sscm至100 sccm的流速流動(dòng)SiH2Cl2 (Si的源氣體)，以20 sccm 至100 sccm的流速流動(dòng)HCl，并以20 slm至40 slm的流速流動(dòng)H2。成膜腔 室中的壓強(qiáng)例如為2.666xl03 Pa至1.333xl04 Pa。通過低壓化學(xué)氣相沉積 (LPCVD)進(jìn)行的選擇性外延生長，在硅表面上生長Si晶體10，而不在絕 緣膜上生長Si晶體。
在生長外延層9 (10)的狀態(tài)下，以抗蝕掩模覆蓋NMOS區(qū)，并且注入 p型雜質(zhì)離子例如B離子，以形成p型第二延伸區(qū)Exp2;并以高濃度更深地 注入p型雜質(zhì)離子例如B離子，以形成源/漏區(qū)S/D。以抗蝕掩模覆蓋PMOS 區(qū)，并且將n型雜質(zhì)離子例如P離子，注入NMOS晶體管區(qū)內(nèi)以形成n型 第二延伸區(qū)Exn2。第二延伸區(qū)Ex2是位于第一延伸區(qū)Exl與源/漏區(qū)S/D之 間的雜質(zhì)摻雜區(qū)，用以降低電阻。第二延伸區(qū)可以略去。
如圖2F所示，例如通過高密度等離子體增強(qiáng)化學(xué)氣相沉積(HDP-CVD)， 沉積氧化硅膜ll至大約40nm的厚度。形成覆蓋NMOS區(qū)的抗蝕圖案，并 除去PMOS區(qū)中的氧化硅膜11。此氧化硅膜為硬掩模，其在蝕刻Si-C外延 層9或Si外延層10和Si襯底時(shí)用作掩模，并且可通過HDP之外的其它工 藝形成。
如圖2G所示，利用氧化硅膜11作為蝕刻掩模，蝕刻PMOS區(qū)中生長 的Si-C層9或Si層10以及襯底的Si。通過利用例如HBr作為蝕刻氣體進(jìn) 行RIE，蝕刻至大約35nm的深度。如果外延層9 (10)的厚度為20nm，則 蝕刻Si襯底至大約15 nm的深度。接下來，通過利用HC1進(jìn)行化學(xué)蝕刻來 清潔Si表面。
如圖2H所示，通過低壓熱CVD，在PM0S晶體管區(qū)中暴露的硅表面上， 外延生長Si-Ge混合晶體或Si-Ge-C混合晶體以形成外延層13。例如，該外 延層是通過以下方式生長在例如50(TC至80(TC的成膜溫度下，以50sccm 至300 sccm的流速流動(dòng)SiH2Cl2 (Si的源氣體)，以50 sccm至300 sccm的 流速流動(dòng)GeH4 (Ge的源氣體)，以2 sccm至50 sccm的流速流動(dòng)SiH3 (CH3) (C的源氣體)，以30 sccm至300 sccm的流速流動(dòng)HC1氣體，并流動(dòng)H2。 在生長期間摻雜p型雜質(zhì)B。 CVD成膜腔室中的壓強(qiáng)例如為100Pa至5000 Pa。
Ge成分優(yōu)選設(shè)定為5至40 at%。如果輕摻雜C，則盡管應(yīng)變量減少，但 能提高熱穩(wěn)定性。采用具有良好平衡的成分比的Si-Ge-C是有效的。
外延生長僅發(fā)生于Si表面上，而不發(fā)生在絕緣體表面上。生長最初沿凹 部表面發(fā)展，并且在側(cè)壁間隔件周圍形成具有增大或升高表面的外延層。外 延層的表面突出于襯底表面的上方。
除了 SiH2Cl2之外，Si源氣體還可以是SiH4、 Si2H6、 Si3H8、 Si3Cl6或類 似物。除了 HC1之外，還可以使用Cl2。這類似于Si-C混合晶體的外延生長。 除了GeH4之外，還可以使用GeH2Cl2。
在源/漏區(qū)的蝕刻工藝中，也蝕刻PMOS晶體管的多晶硅柵電極。然而， 在Si-Ge生長工藝中，也在多晶硅上生長多晶Si-Ge，因此空腔一旦形成即為 Si-Ge所掩埋。
如圖2I所示，在襯底上沉積氮化硅膜14。在NMOS區(qū)中，以氮化硅膜 14覆蓋氧化硅膜11。
如圖2J所示，在NMOS區(qū)中，通過RIE進(jìn)行各向異性蝕刻，除去平坦 表面上的氮化硅膜14以及下面的氧化硅膜11，從而僅留下柵電極5的側(cè)壁 上的氮化硅膜和氧化硅膜。在PMOS區(qū)中，留下僅由氮化硅膜14構(gòu)成的第 二側(cè)壁間隔件SW2。
如圖2K所示，對(duì)于NMOS晶體管的源/漏區(qū)執(zhí)行離子注入。以抗蝕掩模 覆蓋PMOS區(qū)，經(jīng)由外延層9 (10)將n型雜質(zhì)離子例如P離子以高濃度注 入第二側(cè)壁間隔件SW2外側(cè)的Si襯底內(nèi)，從而形成源/漏區(qū)S/Dn。
如圖2L所示，在襯底表面上濺射Ni或加入少量Pt的Ni，并執(zhí)行硅化 工藝，以形成NiSi硅化物膜16。例如，通過濺射在襯底上沉積優(yōu)選5 nm厚 或更厚的Ni膜，并執(zhí)行退火以產(chǎn)生硅化反應(yīng)。在除去未反應(yīng)的Ni層之后， 可進(jìn)一步執(zhí)行退火。通過這種方式，在硅表面上形成NiSi層16。除了Ni硅 化物之外，還可以形成其它硅化物，例如Co硅化物。
以上述方式形成CMOS結(jié)構(gòu)。因?yàn)镾i-Ge混合晶體被埋入PMOS晶體管 的源/漏區(qū)中，所以將壓應(yīng)力沿柵極長度方向施加到溝道。因此，提高了 PMOS 晶體管的遷移率。
在NMOS和PMOS晶體管二者的源/漏區(qū)的離子注入期間，外延層9( 10) 存在于Si襯底上，從而升高了襯底表面。因此，能夠調(diào)節(jié)源/漏區(qū)的離子注 入條件。
圖3是以P離子為例示出注入的雜質(zhì)離子沿深度方向的分布的曲線圖。 橫坐標(biāo)以nm為單位表示距硅襯底表面的深度。縱坐標(biāo)以cm—3為單位表示雜 質(zhì)濃度。曲線S6、 S8和S10示出在未形成外延層9 (10)的狀態(tài)下將P離 子分別以6 keV、8 keV和10 keV的加速度能量注入Si襯底內(nèi)時(shí)的雜質(zhì)分布。 為了形成淺結(jié)從而抑制短溝道效應(yīng)，利用了 6 keV的加速能量。曲線E8和 E10示出在形成20 nm厚的外延層9 (10)的狀態(tài)下將P離子分別以8 keV 和10keV的加速度能量注入Si襯底內(nèi)時(shí)的雜質(zhì)分布。可以理解，即使以IO keV注入離子也能獲得類似于在沒有外延層的條件下以6 keV獲得的結(jié)深水 平。
如果外延層是由Si-C制成的，則將張應(yīng)力沿柵極長度方向施加到NMOS 晶體管的溝道。因此，提高了NMOS晶體管的遷移率。
圖4A和圖4B是半導(dǎo)體襯底的剖視圖，示意性地示出根據(jù)本發(fā)明的第三 和第四實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。
在圖4A中，將主要描述與圖1A的差異點(diǎn)。Si-C外延層9形成在與柵 電極結(jié)構(gòu)的側(cè)壁相距微小距離的位置，該柵電極結(jié)構(gòu)由柵極絕緣膜4、多晶 硅層5以及硅化物層16的疊層構(gòu)成。在柵電極結(jié)構(gòu)的側(cè)壁上形成薄氧化硅
膜或類似膜構(gòu)成的絕緣膜21，掩埋柵電極結(jié)構(gòu)與Si-C外延層之間的間隙。
在NMOS晶體管中，在絕緣膜21上形成氧化硅或類似物的另一絕緣膜 22，從而與絕緣膜21 —起構(gòu)成側(cè)壁間隔件SW。在側(cè)壁間隔件SW外側(cè)的 Si-C外延層9上形成硅化物層16。
在PMOS晶體管中，在外延層9外側(cè)的襯底中形成凹部12，而在凹部 12上形成Si-Ge混合晶體外延層13。在絕緣膜21上形成氧化硅或類似物的 另一絕緣膜22，從而與絕緣膜21 —起構(gòu)成側(cè)壁間隔件SW。硅化物層16形 成于側(cè)壁間隔件SW外側(cè)的Si-Ge外延層13上。半導(dǎo)體襯底中的雜質(zhì)濃度分 布不同于第一實(shí)施例中的雜質(zhì)濃度分布。然而，這種不同不是本質(zhì)性的。其 它點(diǎn)則類似于圖1A中所示的實(shí)施例。在圖4B所示的結(jié)構(gòu)中，形成Si外延 層10來取代Si-C外延層9。第三實(shí)施例與第四實(shí)施例之間的差異類似于第 一實(shí)施例與第二實(shí)施例之間的差異。
以下將參照?qǐng)D5A至圖51，對(duì)于第三和第四實(shí)施例的半導(dǎo)體器件的制造 方法的主要工藝進(jìn)行描述。
如圖5A所示，形成柵電極結(jié)構(gòu)，該柵電極結(jié)構(gòu)是由柵極絕緣膜4、多 晶硅層5以及氮化硅覆蓋膜6的疊層構(gòu)成。在圖5A所示的工藝中，通過CVD 在多晶硅層5上形成氮化硅膜6，此后將疊層圖案化成柵電極形狀。其它點(diǎn) 則類似于圖2A中所示的工藝。
如圖5B所示，沉積并各向異性地蝕刻氧化硅膜7和氮化硅膜8的疊層， 從而僅留下柵電極結(jié)構(gòu)的側(cè)壁上的側(cè)壁間隔件。然而在這些實(shí)施例中，在后 面的工藝中除去上述氧化硅膜7和氮化硅膜8。柵電極結(jié)構(gòu)具有氮化硅的覆 蓋膜6。氧化物膜7具有L形截面，其中橫向部分具有暴露的側(cè)端而垂直部
分具有暴露的上端。
如圖5C所示，以稀釋氫氟酸對(duì)氧化硅膜7進(jìn)行控制蝕刻。蝕刻不達(dá)到 柵電極結(jié)構(gòu)，使得在柵電極結(jié)構(gòu)的側(cè)壁上留下預(yù)定厚度的氧化硅膜7，從而 在氮化硅膜8下方和氮化硅膜8內(nèi)側(cè)形成空隙。
如圖5D所示，生長Si-C或Si的外延層9 (10)。這一工藝類似于圖2E 中所示的工藝，但外延層不生長在絕緣膜上，例如氮化硅覆蓋膜6上。外延 層9 (10)進(jìn)入氮化硅膜8下方的空隙。為施加張應(yīng)力而生長的Si-C外延層 9延伸得更為接近溝道，因此能夠更有效地施加張應(yīng)力。
如圖5E所示，以氧化硅膜ll覆蓋NMOS區(qū)，類似于圖2F中所示的工 藝；蝕刻PMOS區(qū)中的外延層9 (10)和硅襯底以形成凹部12，類似于圖 2G中所示的工藝；并生長Si-Ge混合晶體外延層13，類似于圖2H中所示的 工藝。Si-C或Si外延層9 (10)留在Si-Ge外延層13之內(nèi)。
如圖5F所示，以稀釋氫氟酸來蝕刻并除去襯底表面上的氧化物膜，以 熱磷酸來蝕刻并除去氮化物膜，以稀釋氫氟酸來蝕刻并除去氧化物膜7，而 且以熱磷酸來蝕刻并除去留下來的氮化硅膜。因此，除去了氮化硅膜6、氧 化硅膜7和氮化硅膜8。由此，形成柵電極結(jié)構(gòu)與外延層9 (10)之間的間 隙。
如圖5G所示，通過CVD在襯底上沉積大約10 nm厚的薄氧化硅膜21 ， 掩埋柵電極結(jié)構(gòu)與外延層9 (10)之間的間隙。執(zhí)行各向異性蝕刻，從而在 柵電極結(jié)構(gòu)的側(cè)壁上留下類似于側(cè)壁的氧化硅膜。
如圖5H所示，執(zhí)行離子注入以形成袋狀區(qū)和延伸區(qū)。由此，在外延層 9 (10)之下形成延伸區(qū)Ex和袋狀區(qū)Pk。
如圖5I所示，通過CVD在襯底上沉積氧化硅膜22，并執(zhí)行各向異性蝕 刻以除去平坦表面上的氧化硅膜22。氧化硅膜21和氧化硅膜22構(gòu)成側(cè)壁間 隔件SW。除了氧化硅膜22之外，還可以沉積氮化硅膜或氧化硅膜與氮化硅 膜的疊層。此后，對(duì)源/漏區(qū)執(zhí)行離子注入。由于源/漏區(qū)的表面通過外延層9 (10)而增大或升高，所以能夠調(diào)節(jié)離子注入條件。
結(jié)合優(yōu)選實(shí)施例描述了本發(fā)明。但本發(fā)明不僅限于上述實(shí)施例。例如， 將實(shí)施例中的導(dǎo)電類型顛倒，形成NMOS晶體管來取代PMOS晶體管，而 形成PMOS晶體管來取代NMOS晶體管，并蝕刻和挖掘NMOS晶體管的源 /漏區(qū)從而形成凹部，將Si-C晶體埋入凹部中，而且在沒有形成凹部的PMOS 晶體管的源/漏區(qū)上外延生長Si-Ge或Si。第三和第四實(shí)施例中的覆蓋膜6可 以略去。雖然向下蝕刻氧化硅膜，但在外延生長期間用多晶掩埋蝕刻的區(qū)域。 對(duì)本領(lǐng)域的技術(shù)人員來說顯然的是，可以進(jìn)行其它各種修改、改進(jìn)、組合等。
權(quán)利要求
1.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，包括第一導(dǎo)電類型的第一有源區(qū)以及第二導(dǎo)電類型的第二有源區(qū)；第一MOS晶體管，包括第一柵電極結(jié)構(gòu)，形成于所述第一有源區(qū)上；第二導(dǎo)電類型的第一源/漏區(qū)，形成于所述第一柵電極結(jié)構(gòu)兩側(cè)的所述第一有源區(qū)中；凹部，從所述第一源/漏區(qū)的表面挖掘而成；以及第二導(dǎo)電類型的半導(dǎo)體掩埋區(qū)，生長成掩埋所述凹部并將應(yīng)力施加到所述第一柵電極結(jié)構(gòu)之下的溝道；以及第二MOS晶體管，不包含凹部，但包括第二柵電極結(jié)構(gòu)，形成于所述第二有源區(qū)上；第一導(dǎo)電類型的第二源/漏區(qū)，形成于所述第二柵電極結(jié)構(gòu)兩側(cè)的所述第二有源區(qū)中；以及第一導(dǎo)電類型的半導(dǎo)體外延層，形成于所述第二源/漏區(qū)上。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述半導(dǎo)體掩埋區(qū)的表面高 于所述半導(dǎo)體襯底的表面。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中所述半導(dǎo)體掩埋區(qū)是由 Si-Ge或摻雜C的Si制成。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中第一導(dǎo)電類型是n型，第二 導(dǎo)電類型是p型，所述半導(dǎo)體掩埋區(qū)是由Si-Ge制成，而所述半導(dǎo)體外延層 是由摻雜C的Si或Si制成。
5. 根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中第一導(dǎo)電類型是p型，第二 導(dǎo)電類型是n型，所述半導(dǎo)體掩埋區(qū)是由摻雜C的Si制成，而所述半導(dǎo)體 外延層是由Si-Ge或Si制成。
6. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，還包括源/漏延伸區(qū)，形成于所述第一和第二柵電極結(jié)構(gòu)兩側(cè)的所述第一和第二 有源區(qū)中，以及形成于所述第一和第二源/漏區(qū)之內(nèi)；以及第一側(cè)壁間隔件，形成于所述源/漏延伸區(qū)上方的所述第一和第二柵電極 結(jié)構(gòu)的側(cè)壁上。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其中所述半導(dǎo)體掩埋區(qū)和所述半 導(dǎo)體外延層形成于所述第一側(cè)壁間隔件的外側(cè)。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，還包括第二側(cè)壁間隔件，形成于所述半導(dǎo)體掩埋區(qū)的上方和所述半導(dǎo)體外延層 的上方，以及形成于所述第一側(cè)壁間隔件上；以及硅化物區(qū)，形成于所述第二側(cè)壁隔離件外側(cè)的所述半導(dǎo)體掩埋區(qū)上和所 述半導(dǎo)體外延層上。
9. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中所述半導(dǎo)體外延層包括第一部分，具有第一厚度，并形成于接近所述 第二柵電極結(jié)構(gòu)的區(qū)域中；以及第二部分，具有比所述第一厚度更厚的第二 厚度，并形成于遠(yuǎn)離所述第二柵電極結(jié)構(gòu)的區(qū)域中；并且所述半導(dǎo)體器件還包括附加半導(dǎo)體外延層，形成于位于所述半導(dǎo)體掩埋區(qū)的所述第一柵電極結(jié)構(gòu)側(cè)的所述第一有源區(qū)上，所述附加半導(dǎo)體外延層 的成分與形成于所述第二有源區(qū)上的所述半導(dǎo)體外延層的成分相同，以及所 述附加半導(dǎo)體外延層的厚度與所述第一厚度相同。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，還包括第一側(cè)壁間隔件，形成于所述第一和第二柵電極結(jié)構(gòu)的側(cè)壁上；以及源/漏延伸區(qū)，分別形成于所述第一側(cè)壁間隔件外側(cè)的所述第一和第二有 源區(qū)中，并分別具有與所述第一和第二有源區(qū)的導(dǎo)電類型相反的導(dǎo)電類型。
11. 根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，還包括第二側(cè)壁間隔件，形成于所述半導(dǎo)體掩埋區(qū)上方和所述半導(dǎo)體外延層上方的所述第一側(cè)壁間隔件上；以及硅化物區(qū)，形成于所述第二側(cè)壁間隔件外側(cè)的所述半導(dǎo)體掩埋區(qū)上和所 述半導(dǎo)體外延層上。
12. —種半導(dǎo)體器件的制造方法，包括以下步驟(a) 在半導(dǎo)體襯底中形成第一導(dǎo)電類型的第一有源區(qū)和第二導(dǎo)電類型 的第二有源區(qū)；(b) 在所述第一和第二有源區(qū)上分別形成第一和第二柵電極結(jié)構(gòu)；(c) 在位于所述第一和第二柵電極結(jié)構(gòu)的兩側(cè)并以預(yù)定距離與所述第 一和第二柵電極結(jié)構(gòu)間隔開的所述第一和第二有源區(qū)上，不通過凹部，形成 第一導(dǎo)電類型的半導(dǎo)體外延層；(d) 經(jīng)由所述外延層，至少在所述第二有源區(qū)中執(zhí)行離子注入，以形成源/漏區(qū)；(e) 以掩模覆蓋所述第二有源區(qū)，除去位于所述第一柵電極結(jié)構(gòu)的兩側(cè)并以預(yù)定距離與所述第一柵電極結(jié)構(gòu)間隔開的部分半導(dǎo)體外延層，并從所述第一有源區(qū)的表面挖掘所述第一有源區(qū)以形成凹部；以及(f) 外延生長第二導(dǎo)電類型的半導(dǎo)體掩埋區(qū)，所述半導(dǎo)體掩埋區(qū)掩埋所 述凹部并將應(yīng)力施加到所述第一柵電極結(jié)構(gòu)之下的溝道。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其中在所述步驟 (f)，外延生長所述半導(dǎo)體掩埋區(qū)達(dá)到高于所述半導(dǎo)體襯底的表面的高度。
14. 根據(jù)權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其中在所述步驟 (c)，在所述第一和第二柵電極結(jié)構(gòu)的側(cè)壁上形成第一側(cè)壁間隔件，并在所述第一側(cè)壁間隔件外側(cè)的所述第一和第二有源區(qū)上形成第一導(dǎo)電類型的 半導(dǎo)體外延層。
15. 根據(jù)權(quán)利要求14所述的半導(dǎo)體器件的制造方法，其中 在所述步驟(e)，以絕緣掩模覆蓋所述第二有源區(qū)，蝕刻位于所述第一側(cè)壁間隔件外側(cè)的所述第一有源區(qū)上的所述第一導(dǎo)電類型的半導(dǎo)體外延 層，然后蝕刻所述第一有源區(qū)；并且在所述步驟(f)，在以所述絕緣掩模覆蓋所述第二有源區(qū)的狀態(tài)下執(zhí)行 外延生長。
16. 根據(jù)權(quán)利要求15所述的半導(dǎo)體器件的制造方法，在所述步驟(f) 之后還包括以下步驟(g) 在所述襯底上形成覆蓋所述絕緣掩模的上層絕緣膜，并執(zhí)行各向 異性蝕刻以在所述第一側(cè)壁間隔件上形成第二側(cè)壁間隔件，所述第二側(cè)壁間 隔件部分覆蓋所述第一導(dǎo)電類型的半導(dǎo)體外延層以及所述第二導(dǎo)電類型的 半導(dǎo)體掩埋區(qū)。
17. 根據(jù)權(quán)利要求16所述的半導(dǎo)體器件的制造方法，還包括以下步驟(h) 在所述第二側(cè)壁間隔件外側(cè)的所述第一導(dǎo)電類型的半導(dǎo)體外延層 的表面上以及所述第二導(dǎo)電類型的半導(dǎo)體掩埋區(qū)的表面上形成硅化物層。
18. 根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其中在所述步驟(b)，形成包括柵極絕緣膜、柵電極層以及絕緣覆蓋層的 疊層的所述柵電極結(jié)構(gòu)；并且在所述步驟(C)，在所述半導(dǎo)體襯底上形成具有不同蝕刻特性的第一介電層和第二介電層的疊層，所述疊層覆蓋所述第一和第二柵電極結(jié)構(gòu)；各向異性地蝕刻所述疊層以在所述第一和第二柵電極的側(cè)壁上留下第一側(cè)壁間隔件；橫向控制蝕刻在所述第一側(cè)壁間隔件下部暴露的第一介電膜；然后 在所述第一和第二有源區(qū)上外延生長第一導(dǎo)電類型的半導(dǎo)體，以形成外延 層，所述外延層在所述柵電極結(jié)構(gòu)側(cè)具有第一高度，而在遠(yuǎn)離所述柵電極結(jié) 構(gòu)的位置具有高于所述第一高度的第二高度。
19. 根據(jù)權(quán)利要求18所述的半導(dǎo)體器件的制造方法，其中在所述步驟 (c)之后，在所述步驟(e)，以掩模覆蓋所述第二有源區(qū)，蝕刻和除去所述第一有源區(qū)中位于所述第一側(cè)壁間隔件外側(cè)的所述外延層，并蝕刻和挖掘 暴露的第一有源區(qū)。
20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體器件的制造方法，在所述步驟(f) 之后還包括以下步驟(i)除去所述第一側(cè)壁間隔件；(j)在所述第一和第二柵電極結(jié)構(gòu)的側(cè)壁上形成第二側(cè)壁間隔件，所述 第二側(cè)壁間隔件部分覆蓋所述半導(dǎo)體外延層和所述半導(dǎo)體掩埋區(qū)；以及(k)在所述第二側(cè)壁間隔件外側(cè)的所述半導(dǎo)體外延層的表面上和所述 半導(dǎo)體掩埋區(qū)的表面上形成硅化物層。
全文摘要
一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件具有形成于第一導(dǎo)電類型的第一有源區(qū)上的第一MOS晶體管和形成于第二導(dǎo)電類型的第二有源區(qū)上的第二MOS晶體管，該第一MOS晶體管具有第一柵電極結(jié)構(gòu)、第一源/漏區(qū)、形成于第一源/漏區(qū)中的凹部以及掩埋凹部并生長在凹部上的半導(dǎo)體掩埋區(qū)，用以將應(yīng)力施加到第一柵電極結(jié)構(gòu)之下的溝道；該第二MOS晶體管具有第二柵電極結(jié)構(gòu)、第二源/漏區(qū)以及形成于未形成凹部的第二源/漏區(qū)上的半導(dǎo)體外延層，優(yōu)選將應(yīng)力施加到第二柵電極結(jié)構(gòu)之下的溝道。在CMOS器件中，利用應(yīng)力能夠提高性能并能夠簡(jiǎn)化制造工藝。
文檔編號(hào)H01L27/092GK101170112SQ20071010420
公開日2008年4月30日 申請(qǐng)日期2007年5月23日 優(yōu)先權(quán)日2006年10月26日
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