專利名稱：半導(dǎo)體集成電路器件及襯底偏置控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及適于控制晶體管的襯底偏置的襯底偏置控制方法以及利用該控制方法控制襯底偏置的半導(dǎo)體集成電路器件。
背景技術(shù)：
近些年來(lái)，由電池供電的終端如蜂窩電話和移動(dòng)信息裝置的數(shù)量不斷增長(zhǎng)，并且具有低功耗的內(nèi)置半導(dǎo)體集成電路不斷發(fā)展。目前，已通過(guò)降低電源電壓來(lái)降低功耗。因此，盡管降低了操作速度，但是現(xiàn)已通過(guò)降低晶體管的閾值電壓增加導(dǎo)通電流(ON-current)，來(lái)實(shí)現(xiàn)較高的操作速度。但是，隨著半導(dǎo)體進(jìn)一步精細(xì)化和操作速度變得更高，泄漏電流也隨之增加。因此，泄漏電流在半導(dǎo)體集成電路內(nèi)流動(dòng)而與其操作無(wú)關(guān)，并且構(gòu)成了半導(dǎo)體集成電路的功耗的相當(dāng)大的一部分。因此，為了降低半導(dǎo)體集成電路的功耗，限制晶體管的泄漏電流是有效的。已知，晶體管的泄漏電流和導(dǎo)通電流有關(guān)。也就是說(shuō)，由于導(dǎo)通電流與泄漏電流的對(duì)數(shù)值成比例，因此限制泄漏電流也就同時(shí)限制了導(dǎo)通電流。
例如，公開號(hào)為JP2003-142598A的日本專利申請(qǐng)公開了這樣一種技術(shù)，其適于通過(guò)控制晶體管的阱偏(well bias)，來(lái)同時(shí)對(duì)因制造工藝和溫度變化而引起的電路操作速度的變化進(jìn)行補(bǔ)償，和對(duì)P溝道晶體管和N溝道晶體管之間閾值電壓的差進(jìn)行補(bǔ)償。圖1是示出這一常規(guī)半導(dǎo)體集成電路的結(jié)構(gòu)的框圖。如圖1中所示，該半導(dǎo)體集成電路包括延遲監(jiān)控電路51、比較電路52、PN平衡補(bǔ)償電路53以及阱偏置控制電路55。延遲監(jiān)控電路51把輸入時(shí)鐘延遲，并輸出延遲了的時(shí)鐘。比較電路52將輸入時(shí)鐘與延遲了的時(shí)鐘進(jìn)行比較。NP平衡補(bǔ)償電路53檢測(cè)P溝道晶體管和N溝道晶體管之間的閾值電壓差。阱偏置控制電路55通過(guò)利用加法器56將PN平衡補(bǔ)償電路53的輸出反映在比較電路52的輸出上，來(lái)控制晶體管的阱偏。
下面參考圖2具體說(shuō)明該半導(dǎo)體集成電路的偏置控制方法。圖2是用于解釋該傳統(tǒng)半導(dǎo)體集成電路的操作的圖。該圖主要示出了該半導(dǎo)體集成電路的元件特性。垂直軸示出P溝道晶體管的導(dǎo)通電流Ionp，而水平軸示出了N溝道晶體管的導(dǎo)通電流Ionn。被交替的長(zhǎng)和短劃線1包封的區(qū)域表示導(dǎo)通電流的允許范圍。交替的長(zhǎng)和短劃線1內(nèi)側(cè)中的區(qū)域表示允許的導(dǎo)通電流的特性，也就是，允許的泄漏電流的特性。該區(qū)域根據(jù)制造工藝和操作要求如電源電壓而定。
利用一指標(biāo)，以實(shí)線2來(lái)表示N溝道晶體管和P溝道晶體管的延遲值的基準(zhǔn)，該指標(biāo)(index)是N溝道晶體管的導(dǎo)通電流Ionn和P溝道晶體管的導(dǎo)通電流Ionp的總值。下文中，將實(shí)線2所表示的特性稱作延遲監(jiān)控目標(biāo)。優(yōu)選的，導(dǎo)通電流Ionn和導(dǎo)通電流Ionp的總值接近于延遲監(jiān)控目標(biāo)2。
示出了導(dǎo)通電流Ionn和導(dǎo)通電流Ionp之間的平衡的指標(biāo)由虛線3表示。下文中，將虛線3稱作PN平衡監(jiān)控目標(biāo)。優(yōu)選的，導(dǎo)通電流Ionn和導(dǎo)通電流Ionp接近于該P(yáng)N平衡監(jiān)控目標(biāo)3。因此，優(yōu)選的，導(dǎo)通電流Ionn和導(dǎo)通電流Ionp最接近于延遲監(jiān)控目標(biāo)2和PN平衡監(jiān)控目標(biāo)3的交點(diǎn)。
以點(diǎn)911所指示的特性表示導(dǎo)通電流的和(Ionn+Ionp)大于延遲監(jiān)控目標(biāo)2，以及N溝道晶體管和P溝道晶體管的延遲值比基準(zhǔn)值短(操作速度更快)。另外，由于點(diǎn)911偏離了PN平衡監(jiān)控目標(biāo)3，因此點(diǎn)911所示的特性表示導(dǎo)通電流Ionn和導(dǎo)通電流Ionp不平衡。在此情況下，其表示與P溝道晶體管相比，N溝道晶體管的閾值電壓被偏置到相對(duì)較低的閾值電壓。
當(dāng)控制晶體管的阱偏時(shí)，點(diǎn)911所示的特性變成點(diǎn)912所示的特性。參考特性上的這一轉(zhuǎn)變，如箭頭921所示的沿PN平衡監(jiān)控目標(biāo)3變化的調(diào)整量對(duì)應(yīng)于N溝道晶體管和P溝道晶體管兩者的阱偏的電壓的調(diào)整量。而且，由于N溝道側(cè)上的閾值電壓被偏置成較低的電壓，因而調(diào)整了如箭頭922所示的僅導(dǎo)通電流Ionn上變化的調(diào)整量。這對(duì)應(yīng)于由于N溝道晶體管的阱偏的電壓上升而引起的調(diào)整量。通過(guò)這一調(diào)整，發(fā)現(xiàn)N溝道晶體管和P溝道晶體管的導(dǎo)通電流變得接近于延遲監(jiān)控目標(biāo)2與PN平衡監(jiān)控目標(biāo)3的交點(diǎn)，使得將給出更恰當(dāng)?shù)内迤?br> 然而，類似的，利用如箭頭961和962所示的調(diào)整量，將點(diǎn)951所示的特性調(diào)整到點(diǎn)952所示的特性。在此情況下，點(diǎn)952所示的特性在導(dǎo)通電流的允許范圍外。這是因?yàn)楸M管點(diǎn)952達(dá)到延遲監(jiān)控目標(biāo)2，但是點(diǎn)952在導(dǎo)通電流的允許范圍1之外。
如上所述，根據(jù)上述技術(shù)，當(dāng)控制襯底偏置時(shí)，存在N溝道晶體管和P溝道晶體管的導(dǎo)通電流偏離導(dǎo)通電流(泄漏電流)的允許范圍的可能性。設(shè)置制造要求使得對(duì)于晶體管所允許的導(dǎo)通電流和泄漏電流在特定范圍內(nèi)。導(dǎo)致產(chǎn)生偏離該允許范圍的導(dǎo)通電流和泄漏電流的襯底偏置的施加，可能會(huì)影響晶體管的失效率等。
另外，在上述文獻(xiàn)中，通過(guò)將反相器的輸入和輸出短路而產(chǎn)生的邏輯閾值電壓與基準(zhǔn)電壓比較，來(lái)監(jiān)控P溝道晶體管的導(dǎo)通電流與N溝道晶體管的導(dǎo)通電流之間的平衡(其對(duì)應(yīng)于“泄漏電流的平衡”，下文中將其稱作“PN平衡”)。這種產(chǎn)生邏輯閾值電壓的方法導(dǎo)致功耗的增加，因?yàn)殡娏髁鬟^(guò)晶體管。
以這樣的方式，需要襯底偏置電壓控制電路以控制襯底偏置電壓和減少泄漏電流，使得導(dǎo)通電流不會(huì)偏離導(dǎo)通電流的允許范圍。
希望提供這樣的半導(dǎo)體集成電路器件，其具有襯底偏置電壓控制電路并且執(zhí)行襯底偏置電壓控制方法，其中導(dǎo)通電流難以偏離晶體管的性能管理范圍，并且其能夠提供合適的襯底偏置電壓。

發(fā)明內(nèi)容
為實(shí)現(xiàn)本發(fā)明的一個(gè)方面，本發(fā)明提供一種半導(dǎo)體集成電路器件，其包括第一偏置產(chǎn)生電路，其配置為產(chǎn)生P溝道晶體管的第一襯底偏置電壓；第二偏置產(chǎn)生電路，其配置為產(chǎn)生N溝道晶體管的第二襯底偏置電壓；以及控制電路，其配置為基于向其施加了該第一襯底偏置電壓和第二襯底偏置電壓的電路的操作狀態(tài)，獨(dú)立地控制該第一偏置產(chǎn)生電路和第二偏置產(chǎn)生電路。
在本發(fā)明中，該控制電路基于向其施加了該第一襯底偏置電壓和第二襯底偏置電壓的電路的操作狀態(tài)，獨(dú)立地控制該第一偏置產(chǎn)生電路和第二偏置產(chǎn)生電路。也就是說(shuō)，可以根據(jù)操作情況，獨(dú)立地將該第一襯底偏置電壓和第二襯底偏置電壓調(diào)整為合適的值。因此，導(dǎo)通電流不會(huì)偏離晶體管的性能管理區(qū)域，并且這能夠提供合適的襯底偏置電壓。另外，根據(jù)本發(fā)明，由于將合適的襯底偏置電壓提供給該半導(dǎo)體集成電路器件，能夠降低無(wú)用的泄漏電流。另外，根據(jù)本發(fā)明，由于設(shè)置了PN平衡的允許范圍并控制襯底偏置電壓，使得在PN平衡的允許范圍內(nèi)泄漏電流最小化，因而能夠進(jìn)一步降低泄漏電流。


從下面結(jié)合附圖的說(shuō)明中，本發(fā)明上述及其它目的、優(yōu)點(diǎn)和特征將更加顯而易見。在附圖中圖1是示出常規(guī)襯底偏置控制電路結(jié)構(gòu)的框圖；圖2是用于解釋該常規(guī)襯底偏置控制電路操作的圖；圖3是示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體集成電路器件和襯底偏置控制電路結(jié)構(gòu)的框圖；圖4是示出根據(jù)本發(fā)明實(shí)施例的PN平衡監(jiān)控電路結(jié)構(gòu)示例的電路圖；
圖5A是示出根據(jù)本發(fā)明實(shí)施例的AND電路結(jié)構(gòu)示例的電路圖；圖5B是示出根據(jù)本發(fā)明實(shí)施例的OR電路結(jié)構(gòu)示例的電路圖；圖6是示出根據(jù)本發(fā)明實(shí)施例的控制電路的控制邏輯示例的真值表；圖7是示出根據(jù)本發(fā)明實(shí)施例的控制電路結(jié)構(gòu)示例的電路圖；圖8是用于解釋根據(jù)本發(fā)明實(shí)施例的襯底偏置控制電路操作的圖；圖9是用于解釋根據(jù)本發(fā)明實(shí)施例的襯底偏置控制電路操作的圖；圖10是示出根據(jù)本發(fā)明實(shí)施例的控制電路的控制邏輯的另一示例的真值表；以及圖11是用于解釋根據(jù)本發(fā)明實(shí)施例的襯底偏置控制電路操作的圖。
具體實(shí)施例方式
現(xiàn)在將參考所示實(shí)施例在此說(shuō)明本發(fā)明。本領(lǐng)域技術(shù)人員將理解，利用本發(fā)明的教導(dǎo)可以實(shí)現(xiàn)多種替換的實(shí)施例，并且本發(fā)明并不限于所示實(shí)施例，這些實(shí)施例僅用于解釋目的。
下面將參考

根據(jù)本發(fā)明的襯底偏置控制方法及半導(dǎo)體集成電路器件的實(shí)施例。
圖3是示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體集成電路器件和襯底偏置控制電路結(jié)構(gòu)的框圖。該半導(dǎo)體集成電路器件包括主電路10和襯底偏置控制電路15。主電路10的襯底偏置受襯底偏置控制電路15的控制。襯底偏置控制電路15控制主電路10的襯底偏置。襯底偏置控制電路15包括延遲監(jiān)控部分20、PN平衡監(jiān)控電路26、控制電路28以及電壓產(chǎn)生部分301和302。電壓產(chǎn)生部分301包括Up/Down計(jì)數(shù)器(U/D計(jì)數(shù)器)311和偏移電壓產(chǎn)生電路321。電壓產(chǎn)生部分302包括上/下計(jì)數(shù)器(U/D計(jì)數(shù)器)312和偏置電壓產(chǎn)生電路322。
延遲監(jiān)控部分20包括延遲電路21和比較器22，其比較信號(hào)傳播延遲時(shí)間否與設(shè)計(jì)值一致，并將比較結(jié)果輸出到控制電路28。也就是說(shuō)，延遲電路21將輸入的時(shí)鐘信號(hào)CLK延遲，并將延遲了的時(shí)鐘信號(hào)輸出到比較器22。比較器22將由延遲電路21延遲了的時(shí)鐘信號(hào)的相位與輸入的時(shí)鐘信號(hào)CLK的相位比較。當(dāng)其表明相位差快于設(shè)計(jì)的延遲時(shí)間時(shí)，比較器22使信號(hào)UP激活(active)。此外，當(dāng)其表明相位差晚于設(shè)計(jì)的延遲時(shí)間時(shí)，比較器22使信號(hào)DOWN激活。因此，如果相位差等于設(shè)計(jì)的值，將沒(méi)有信號(hào)被激活。將受襯底偏置控制電路15控制的P溝道晶體管的襯底偏置VNW和N溝道晶體管的襯底偏置VPW提供到延遲電路21。也即，分別以這些襯底偏置VPW、VNW驅(qū)動(dòng)延遲電路21的N溝道晶體管和P溝道晶體管。以這樣的方式，形成用于延遲時(shí)間的反饋環(huán)。
PN平衡監(jiān)控電路26基于P溝道元件和N溝道元件間的延遲時(shí)間上的差，判斷PN平衡，并將判斷的結(jié)果輸出給控制電路28。圖4是示出PN平衡監(jiān)控電路26結(jié)構(gòu)的示例圖。如圖4中所示，PN平衡監(jiān)控電路26包括延遲電路41、42，上升檢測(cè)電路43、44、45、46，和RS觸發(fā)器47、48、49。這里，延遲電路41利用級(jí)聯(lián)的一組AND電路來(lái)提供延遲，并且延遲電路42利用一組級(jí)聯(lián)的OR電路提供延遲。
圖5A是示出AND電路結(jié)構(gòu)示例的電路圖。如圖5A中所示，AND電路包括并聯(lián)連接的P溝道晶體管和串聯(lián)連接的N溝道晶體管，并且其延遲時(shí)間取決于N溝道晶體管。
圖5B是示出OR電路結(jié)構(gòu)示例的電路圖。如圖5B中所示，OR電路包括串聯(lián)連接的P溝道晶體管和并聯(lián)連接的N溝道晶體管，并且其延遲時(shí)間取決于P溝道晶體管。由于AND電路和OR電路是多級(jí)連接的，因此放大了延遲時(shí)間，并使元件間的制造差異(dispersion)平均。配置延遲電路41和延遲電路42，使得當(dāng)實(shí)現(xiàn)PN平衡時(shí)，延遲電路41的延遲值等于延遲電路42的延遲值。將由襯底偏置控制電路15控制的P溝道晶體管的襯底偏置VNW和N溝道晶體管的襯底偏置VPW施加到延遲電路41、42。也就是，分別以這些襯底偏置VPW、VNW驅(qū)動(dòng)延遲電路41、42的N溝道晶體管和P溝道晶體管。以這樣的方式，形成用于PN平衡的反饋環(huán)。
這里，所述的AND電路和OR電路可以分別以NAND電路或NOR電路代替。
如圖4中所示，將延遲了的時(shí)鐘信號(hào)分別從延遲電路41、42的預(yù)定節(jié)點(diǎn)施加到上升檢測(cè)電路43至46。此時(shí)，將比提供到上升檢測(cè)電路44的時(shí)鐘信號(hào)短兩個(gè)電路的持續(xù)時(shí)間的具有延時(shí)的時(shí)鐘信號(hào)施加到上升電路43。類似的，將比提供到上升檢測(cè)電路45的信號(hào)短兩個(gè)電路持續(xù)時(shí)間的具有延時(shí)的時(shí)鐘信號(hào)提供到上升電路46。兩個(gè)電路的持續(xù)時(shí)間的該延遲時(shí)間對(duì)應(yīng)于PN平衡的允許范圍。因此，能夠通過(guò)改變從延遲電路41、42抽取延遲信號(hào)的位置，來(lái)改變PN平衡的允許范圍。
上升檢測(cè)電路43至46分別產(chǎn)生表示輸入信號(hào)的上升位置的信號(hào)，并輸入到RS觸發(fā)器47至49。RS觸發(fā)器47從檢測(cè)電路43檢測(cè)到該上升位置時(shí)起直至上升檢測(cè)電路45檢測(cè)到該上升位置為止，設(shè)置“H”的輸出信號(hào)EN3，并且從檢測(cè)電路45檢測(cè)到該上升位置時(shí)起直至上升檢測(cè)電路43檢測(cè)到該上升位置為止，設(shè)置“L”的輸出信號(hào)EN3。RS觸發(fā)器48從檢測(cè)電路44檢測(cè)到該上升位置時(shí)起直至上升檢測(cè)電路45檢測(cè)到該上升位置為止，設(shè)置“H”的輸出信號(hào)EN1，而從檢測(cè)電路45檢測(cè)到該上升位置時(shí)起直至上升檢測(cè)電路44檢測(cè)到該上升位置為止，設(shè)置“L”的輸出信號(hào)EN1。RS觸發(fā)器49從檢測(cè)電路44檢測(cè)到該上升位置時(shí)起直至上升檢測(cè)電路46檢測(cè)到該上升位置為止，設(shè)置“H”的輸出信號(hào)EN2，而從檢測(cè)電路46檢測(cè)到該上升位置時(shí)起直至上升檢測(cè)電路44檢測(cè)到該上升位置為止，設(shè)置“L”的輸出信號(hào)EN2。
在延遲了的時(shí)鐘信號(hào)的上升位置處，輸出信號(hào)EN1、EN2、EN3將“H”和“L”互換。因此，在時(shí)鐘信號(hào)上升時(shí)，輸出信號(hào)EN1、EN2、EN3指示在輸入到RS觸發(fā)器47、48、49來(lái)對(duì)其比較的兩個(gè)信號(hào)中，哪一信號(hào)上升得較晚。也就是說(shuō)，輸出信號(hào)EN1至EN3具有下面的含義。輸出信號(hào)EN1是延遲電路41(AND電路通路)和延遲電路42(OR電路通路)間延遲值比較的結(jié)果，其中如果制造差異被平衡的話，這些延遲值應(yīng)當(dāng)相等。因此，信號(hào)EN1的“L”表示AND電路側(cè)上的延遲值小。更具體的，在這種情況下，這表明與P溝道晶體管的閾值電壓相比，N溝道晶體管的閾值電壓被偏置向較低的電壓。如果信號(hào)EN1是“H”，則相反地表明與N溝道晶體管的閾值電壓相比，P溝道晶體管的閾值電壓被向較低電壓偏置。
輸出信號(hào)EN2是通路中延遲值的比較的結(jié)果，其中如果制造差異是均衡的，則延遲電路41(AND電路通路)的延遲值小于延遲電路42(OR電路通路)的延遲值。這也就是說(shuō)，當(dāng)預(yù)定的余量(margin)被給予延遲電路42側(cè)時(shí)，存在比較。因此，當(dāng)信號(hào)EN2是“L”時(shí)，AND電路通路的延遲值要小兩個(gè)電路的持續(xù)時(shí)間或更多。更具體的，這表明與P溝道晶體管的閾值電壓相比，N溝道晶體管的閾值電壓被向較低電壓偏置。如果信號(hào)EN2是“H”，這表明下列兩種情況中的一種。一種情況是P溝道晶體管的閾值電壓小于N溝道晶體管的閾值電壓。另一種情況是N溝道晶體管的閾值電壓比P溝道晶體管的閾值電壓低所述余量。
輸出信號(hào)EN3是通路中延遲值比較的結(jié)果，其中如果制造差異是均衡的，則延遲電路41(AND電路通路)的延遲值大于延遲電路42(OR電路通路)的延遲值。也就是說(shuō)，當(dāng)預(yù)定的余量被給予延遲電路41時(shí)，存在比較。因此，當(dāng)信號(hào)EN3是“H”時(shí)，OR電路通路的延遲值要小兩個(gè)電路的延遲時(shí)間或更多。更具體的，這表明與N溝道晶體管的閾值電壓相比，P溝道晶體管的閾值電壓被向較低的電壓偏置。如果信號(hào)EN3是“L”，這表明下列兩種情況中的一種。一種情況是N溝道晶體管的閾值電壓小于P溝道晶體管的閾值電壓。另一種情況是，P溝道晶體管的閾值電壓比N溝道晶體管的閾值電壓低所述余量。以這種方式產(chǎn)生的信號(hào)EN1至EN3被輸出到控制電路28。
控制電路28接收與延遲監(jiān)控目標(biāo)2有關(guān)的判斷結(jié)果信號(hào)UP或DOWN，以及與PN平衡監(jiān)控目標(biāo)3有關(guān)的判斷結(jié)果信號(hào)EN1、EN2、EN3。另外，控制電路28接收來(lái)自電壓產(chǎn)生部分301的信號(hào)CNmx、CNmn，用以通知P溝道晶體管的襯底偏置電壓VNW達(dá)到上限或下限，以及來(lái)自電壓產(chǎn)生部分302的信號(hào)CPmx、CPmn，用以通知N溝道晶體管的襯底偏置電壓VPW達(dá)到上限或下限。基于這些輸入信號(hào)，控制電路28在每次時(shí)鐘信號(hào)CLK上升時(shí)指令電壓產(chǎn)生部分301、302提高或降低襯底電壓。
控制電路28的控制邏輯可以用真值表來(lái)表示。圖6是示出控制電路28的控制邏輯示例的真值表。如圖6中所示，當(dāng)延遲監(jiān)控部分20的輸出信號(hào)DOWN是激活的時(shí)，基本控制邏輯如下。當(dāng)PN平衡監(jiān)控電路26的輸出信號(hào)(EN1，EN2)是(H，H)時(shí)，控制電路28使信號(hào)NDWN激活，而當(dāng)輸出信號(hào)(EN1、EN3)是(L，L)時(shí)，控制電路28使信號(hào)PDWN激活。當(dāng)延遲監(jiān)控部分20的輸出信號(hào)UP是激活時(shí)，基本控制邏輯如下。當(dāng)輸出信號(hào)(EN1、EN2)是(H，H)時(shí)，控制電路28使信號(hào)PUP激活，而當(dāng)輸出信號(hào)(EN1、EN3)是(L，L)時(shí)，控制電路28使信號(hào)NUP激活。信號(hào)NDWN指令電壓產(chǎn)生部分301施加更深的偏置，而信號(hào)NUP指令電壓產(chǎn)生部分301施加更淺的偏置。信號(hào)PDWN指令電壓產(chǎn)生部分302施加更深的偏置，而信號(hào)PUP指令電壓產(chǎn)生部分302施加更淺的偏置。
在此，將在MOS晶體管的反偏方向增加襯底偏置描述為“施加更深的襯底偏置”，而將在正偏方向增加襯底偏置描述為“施加更淺的襯底偏置”。施加更深的襯底偏置使元件的操作速度降低，而施加更淺的襯底偏置使元件的操作速度加快。另外，反偏表明在電流難以流動(dòng)的方向上的偏置。因此，對(duì)于P溝道晶體管，相對(duì)高的電壓施加到襯底，而對(duì)于N溝道晶體管，相對(duì)低的電壓施加到襯底。因而，施加給P溝道的電壓與施加到N溝道的電壓相反。
控制電路與時(shí)鐘信號(hào)同步地操作，并且在控制信號(hào)的一個(gè)周期中，可以控制N溝道晶體管的襯底偏置(電壓)和P溝道晶體管的襯底偏置(電壓)之一。例如，圖6的真值表中的一行(線)可以對(duì)應(yīng)于時(shí)鐘信號(hào)的一個(gè)周期中的操作。
另外，當(dāng)電壓產(chǎn)生部分301、302達(dá)到限制值時(shí)，控制邏輯以如下的方式變化。當(dāng)表示電壓產(chǎn)生部分301達(dá)到限制值的信號(hào)CNmn被激活且信號(hào)EN3為“L”時(shí)，由于電壓產(chǎn)生部分301不能施加更深的偏置，因此控制電路28使輸出給電壓產(chǎn)生部分302的信號(hào)PDWN激活。另外，當(dāng)表示電壓產(chǎn)生部分302達(dá)到限制值的信號(hào)CPmn被激活且信號(hào)EN2為“H”時(shí)，由于電壓產(chǎn)生部分302不能施加更深的偏置，因此控制電路28使輸出給電壓產(chǎn)生部分301的信號(hào)NDWN激活。
當(dāng)表示電壓產(chǎn)生部分302達(dá)到限制值的信號(hào)CPmx被激活且信號(hào)EN3為“L”時(shí)，由于電壓產(chǎn)生部分302不能施加更淺的偏置，因此控制電路28使輸出給電壓產(chǎn)生部分301的信號(hào)NUP激活。另外，當(dāng)表示電壓產(chǎn)生部分301達(dá)到限制值的信號(hào)CNmx被激活且信號(hào)EN2為“H”時(shí)，由于電壓產(chǎn)生部分301不能施加更淺的偏置，因此控制電路28使輸出給電壓產(chǎn)生部分302的信號(hào)PUP激活。以組合邏輯電路實(shí)現(xiàn)該真值表的上述邏輯。圖7是示出控制電路28的結(jié)構(gòu)示例的電路圖。圖7中所示的組合邏輯電路實(shí)現(xiàn)了圖6中所示的真值表。
電壓產(chǎn)生部分301包括UpDown計(jì)數(shù)器(U/D計(jì)數(shù)器)311和偏置電壓產(chǎn)生電路321。根據(jù)控制電路28的指令，U/D計(jì)數(shù)器311在信號(hào)NUP激活時(shí)向上計(jì)數(shù)，而在信號(hào)NDWN激活時(shí)向下計(jì)數(shù)。當(dāng)U/D計(jì)數(shù)器311的計(jì)數(shù)達(dá)到上限時(shí)，U/D計(jì)數(shù)器311使信號(hào)CNmx激活。當(dāng)U/D計(jì)數(shù)器311的計(jì)數(shù)達(dá)到下限時(shí)，U/D計(jì)數(shù)器311使信號(hào)CNmn激活。然后，U/D計(jì)數(shù)器311將信號(hào)CNmx、CNmn輸出到控制電路28。偏置電壓產(chǎn)生電路321基于U/D計(jì)數(shù)器311輸出的計(jì)數(shù)值產(chǎn)生P溝道晶體管的襯底偏置電壓VNW，并將該襯底偏置電壓VNW提供到每一部分。因此，電壓產(chǎn)生部分301產(chǎn)生使得在U/D計(jì)數(shù)器311表示上限時(shí)P溝道晶體管的襯底偏置最淺的電壓，并產(chǎn)生使得在U/D計(jì)數(shù)器311表示下限時(shí)P溝道晶體管的襯底偏置最深的電壓。
電壓產(chǎn)生部分302包括U/D計(jì)數(shù)器312和偏置電壓產(chǎn)生電路322。根據(jù)控制電路28的指令，U/D計(jì)數(shù)器312在信號(hào)PUP激活時(shí)向上計(jì)數(shù)，而在信號(hào)PDWN激活時(shí)向下計(jì)數(shù)。當(dāng)U/D計(jì)數(shù)器312的計(jì)數(shù)達(dá)到上限時(shí)，U/D計(jì)數(shù)器312使信號(hào)CPmx激活。當(dāng)U/D計(jì)數(shù)器312的計(jì)數(shù)達(dá)到下限時(shí)，U/D計(jì)數(shù)器312使信號(hào)CPmn激活。然后，U/D計(jì)數(shù)器312將信號(hào)CPmx、CPmn輸出到控制電路28。偏置電壓產(chǎn)生電路322基于U/D計(jì)數(shù)器312輸出的計(jì)數(shù)值產(chǎn)生N溝道晶體管的襯底偏置電壓VPW，并將該襯底偏置電壓VPW提供到每一部分。因此，電壓產(chǎn)生部分302產(chǎn)生使得在U/D計(jì)數(shù)器312表示該上限時(shí)N溝道晶體管的襯底偏置最淺的電壓，并產(chǎn)生使得在U/D計(jì)數(shù)器312表示該下限時(shí)N溝道晶體管的襯底偏置最深的電壓。
下面，將參考

襯底偏置控制電路15的操作。圖8是用于解釋當(dāng)電壓產(chǎn)生部分301、302達(dá)到限制值時(shí)襯底偏置控制電路的操作的圖。垂直軸表示P溝道晶體管的導(dǎo)通電流Ionp，而水平軸表示N溝道晶體管的導(dǎo)通電流Ionn。圖8示出半導(dǎo)體集成電路的元件特性。交替的長(zhǎng)和短劃線1所圍繞的區(qū)域表示導(dǎo)通電流的允許范圍。該交替的長(zhǎng)和短劃線1內(nèi)側(cè)中的區(qū)域表示允許的導(dǎo)通電流，即，允許的泄漏電流的特性。該區(qū)域取決于制造工藝、例如電源電壓的操作要求等而定。
實(shí)線2表示延遲監(jiān)控目標(biāo)，其是N溝道晶體管和P溝道晶體管的延遲值的基準(zhǔn)。延遲監(jiān)控目標(biāo)以一指標(biāo)來(lái)表示，該指標(biāo)是導(dǎo)通電流Ionn和導(dǎo)通電流Ionp的總值。優(yōu)選的，導(dǎo)通電流Ionn和導(dǎo)通電流Ionp的總值接近于延遲監(jiān)控目標(biāo)2。利用該延遲監(jiān)控目標(biāo)作為邊界，在其中導(dǎo)通電流Ionn、Ionp為大的區(qū)域(區(qū)域A、B)中，信號(hào)DOWN變?yōu)榧せ?，而在其中?dǎo)通電流為小的區(qū)域(區(qū)域C、D)中，信號(hào)UP變?yōu)榧せ睢?br> 虛線3表示PN平衡監(jiān)控目標(biāo)，該目標(biāo)顯示了導(dǎo)通電流Ionn和導(dǎo)通電流Ionp之間的平衡。優(yōu)選的，導(dǎo)通電流Ionn和導(dǎo)通電流Ionp接近于該P(yáng)N平衡監(jiān)控目標(biāo)3。因此，優(yōu)選的，導(dǎo)通電流Ionn和導(dǎo)通電流Ionp最接近于延遲監(jiān)控目標(biāo)2和PN平衡監(jiān)控目標(biāo)3的交點(diǎn)。利用該延遲監(jiān)控目標(biāo)3作為邊界，在其中導(dǎo)通電流Ionp為大的區(qū)域(延遲監(jiān)控目標(biāo)3和垂直軸圍繞的區(qū)域A、C)，信號(hào)EN1變?yōu)椤癏”，而在其中導(dǎo)通電流Ionn為大的區(qū)域(延遲監(jiān)控目標(biāo)3和水平軸圍繞的區(qū)域B、D)中，信號(hào)EN1變?yōu)椤癓”。
另外，虛線4表示PN平衡監(jiān)控目標(biāo)的上限。以該虛線4作為邊界，在其中導(dǎo)通電流Ionp為大的區(qū)域(虛線4和垂直軸圍繞的區(qū)域)中，信號(hào)EN3變?yōu)椤癏”，而在其中導(dǎo)通電流Ionn大的區(qū)域(虛線4和水平軸圍繞的區(qū)域)中，信號(hào)EN3變?yōu)椤癓”。虛線5表示PN平衡監(jiān)控目標(biāo)的下限。以該虛線5作為邊界，在其中導(dǎo)通電流Ionp為大的區(qū)域(虛線5和垂直軸圍繞的區(qū)域)中，信號(hào)EN2變?yōu)椤癏”，而在其中導(dǎo)通電流Ionn為大的區(qū)域(虛線5和水平軸圍繞的區(qū)域)中，信號(hào)EN2變?yōu)椤癓”。
因此，利用該P(yáng)N平衡監(jiān)控目標(biāo)3、虛線4、5作為邊界，將導(dǎo)通電流Ionn、Ionp的區(qū)域劃分成四個(gè)區(qū)域，然后下面將對(duì)這四個(gè)區(qū)域的每一個(gè)進(jìn)行元件特性說(shuō)明。
(1)在(EN1，EN2)＝(L，L)的情況下元件特性描繪在位于PN平衡監(jiān)控目標(biāo)3下距離了一余量的虛線5之下的區(qū)域中。在該區(qū)域中，即使P溝道晶體管側(cè)設(shè)有余量時(shí)，在N溝道晶體管側(cè)上延遲也仍較小。也就是說(shuō)，N溝道晶體管的閾值電壓被進(jìn)一步向比余量的量更低的電壓偏置。
在(EN1，EN2)＝(L，H)的情況下元件特性描繪在位于PN平衡監(jiān)控目標(biāo)3和位于PN平衡監(jiān)控目標(biāo)3下距離一余量的虛線5之間的區(qū)域中。在該區(qū)域中，與P溝道晶體管的閾值電壓相比，N溝道晶體管的閾值電壓被向該余量?jī)?nèi)的較低電壓偏置。
在(EN1，EN3)＝(H，H)的情況下元件特性描繪在位于PN平衡監(jiān)控目標(biāo)3之上距離了一余量的虛線4之上的區(qū)域中。在該區(qū)域中，即使在N溝道晶體管側(cè)設(shè)有余量時(shí)，在P溝道晶體管側(cè)上延遲也較小。這也就是說(shuō)，P溝道晶體管的閾值電壓被進(jìn)一步向比該余量的量更低的電壓偏置。
在(EN1，EN3)＝(H，L)的情況下元件特性描繪在位于PN平衡監(jiān)控目標(biāo)3和位于PN平衡監(jiān)控目標(biāo)3之上距離一余量的虛線4之間的區(qū)域中。在該區(qū)域中，與N溝道晶體管的閾值電壓相比，P溝道晶體管的閾值電壓被向該余量?jī)?nèi)的較低電壓偏置。
存在四種由控制電路28產(chǎn)生的用于控制偏置電壓的信號(hào)。信號(hào)PDWN導(dǎo)致N溝道晶體管更深的襯底偏置，而信號(hào)PUP導(dǎo)致N溝道晶體管的更淺的襯底偏置。信號(hào)NDWN導(dǎo)致P溝道晶體管的更深的襯底偏置，而信號(hào)NUP導(dǎo)致P溝道晶體管的更淺的襯底偏置?？刂齐娐?8根據(jù)情況利用這些信號(hào)來(lái)調(diào)整襯底偏置。襯底偏置控制電路15以與延遲監(jiān)控目標(biāo)2和PN平衡監(jiān)控目標(biāo)3所劃分的區(qū)域?qū)?yīng)的方式操作。
在區(qū)域A中，信號(hào)DOWN激活，且(EN1，EN2，EN3)變?yōu)?H，H，H)或(H，H，L)。因此，參考圖6，控制電路28使輸出到電壓產(chǎn)生部分301的信號(hào)NDWN激活。U/D計(jì)數(shù)器311向下計(jì)數(shù)。因此，偏置電壓產(chǎn)生電路321使P溝道晶體管的襯底偏置電壓VNW增加。當(dāng)P溝道晶體管的襯底偏置變深時(shí)，閾值電壓增加，導(dǎo)通電流降低，并限制了操作速度。這也就是說(shuō)，當(dāng)特性描繪于區(qū)域A中時(shí)，襯底偏置控制電路15調(diào)整P溝道晶體管側(cè)上的襯底偏置，且P溝道晶體管的襯底偏置變深。即，元件的特性在圖8中所示箭頭62的方向上調(diào)整。因此，如圖8中所示，當(dāng)導(dǎo)通電流Ionp降低箭頭62所指示的電流量時(shí)，點(diǎn)611所示的特性被調(diào)整到點(diǎn)612所示的特性。這表明，P溝道晶體管的襯底偏置變深，且操作速度降低，因而它被調(diào)整到適當(dāng)?shù)膶?dǎo)通電流Ionp。
在區(qū)域B中，信號(hào)DOWN激活，且(EN1，EN2，EN3)變?yōu)?L，L，L)或(L，H，L)。因此，參考圖6，控制電路28使輸出到電壓產(chǎn)生部分302的信號(hào)PDWN激活。U/D計(jì)數(shù)器312向下計(jì)數(shù)。因此，偏置電壓產(chǎn)生電路322使N溝道晶體管的襯底偏置電壓VPW降低。當(dāng)N溝道晶體管的襯底偏置變深時(shí)，閾值電壓增加，導(dǎo)通電流降低，并限制了操作速度。這也就是說(shuō)，當(dāng)特性描繪于區(qū)域B中時(shí)，襯底偏置控制電路15調(diào)整N溝道晶體管側(cè)上的襯底偏置，且N溝道晶體管的襯底偏置變深。即，元件的特性在圖8中所示箭頭64的方向上調(diào)整。因此，如圖8中所示，當(dāng)導(dǎo)通電流Ionp降低了箭頭64所指示的電流量時(shí)，點(diǎn)631所示的特性被調(diào)整到點(diǎn)632所示的特性。這表明，N溝道晶體管的襯底偏置變深，且操作速度降低，因而它被調(diào)整到適當(dāng)?shù)膶?dǎo)通電流Ionn。另外，盡管點(diǎn)631所示的特性繪制在與圖2中點(diǎn)951所示的特性相同的位置上，但是由于在本實(shí)施例中調(diào)整之后的位置繪制在點(diǎn)632處，因此發(fā)現(xiàn)該位置被調(diào)整到允許范圍1內(nèi)側(cè)的點(diǎn)。
在區(qū)域C中，信號(hào)UP激活，且(EN1，EN2，EN3)變?yōu)?H，H，H)或(H，H，L)。因此，參考圖6，控制電路28使與輸出到電壓產(chǎn)生部分302的信號(hào)PUP激活。U/D計(jì)數(shù)器312向上計(jì)數(shù)。因此，偏置電壓產(chǎn)生電路322使N溝道晶體管的襯底偏置電壓VPW增加。當(dāng)N溝道晶體管的襯底偏置變淺時(shí)，閾值電壓降低，導(dǎo)通電流增加，并且操作速度增加。這也就是說(shuō)，當(dāng)特性描繪于區(qū)域C中時(shí)，襯底偏置控制電路15調(diào)整N溝道晶體管側(cè)上的襯底偏置，且N溝道晶體管的襯底偏置變淺。即，元件的特性在圖8中所示箭頭67的方向上調(diào)整。因此，如圖8中所示，當(dāng)導(dǎo)通電流Ionn增加了箭頭67所指示的電流量時(shí)，點(diǎn)661所示的特性被調(diào)整到點(diǎn)662所示的特性。這表明，N溝道晶體管的襯底偏置變淺，且操作速度增加，因而它被調(diào)整到適當(dāng)?shù)膶?dǎo)通電流Ionn。
在區(qū)域D中，信號(hào)UP保持激活，且(EN1，EN2，EN3)變?yōu)?L，L，L)或(L，H，L)。因此，參考圖6，控制電路28使輸出到電壓產(chǎn)生部分301的信號(hào)NUP激活。U/D計(jì)數(shù)器311向上計(jì)數(shù)。因此，偏置電壓產(chǎn)生電路321使P溝道晶體管的襯底偏置電壓VNW降低。當(dāng)P溝道晶體管的襯底偏置變淺時(shí)，閾值電壓降低，導(dǎo)通電流增加，并且操作速度增加。這也就是說(shuō)，當(dāng)特性描繪于區(qū)域D中時(shí)，襯底偏置控制電路15調(diào)整P溝道晶體管側(cè)上的襯底偏置，且P溝道晶體管的襯底偏置變淺。即，元件的特性在圖8中所示箭頭69的方向上調(diào)整。因此，如圖8中所示，當(dāng)導(dǎo)通電流Ionp增加了箭頭69所指示的電流量時(shí)，點(diǎn)681所示的特性被調(diào)整到點(diǎn)682所示的特性。這表明，P溝道晶體管的襯底偏置變淺，且操作速度增加，因而它被調(diào)整到適當(dāng)?shù)膶?dǎo)通電流Ionp。
類似于點(diǎn)711所示的特性，如上所述在特性接近于PN監(jiān)控目標(biāo)3的和遠(yuǎn)離延遲監(jiān)控目標(biāo)2的情況下，也可以進(jìn)行調(diào)整。這也就是說(shuō)，參考區(qū)域B中點(diǎn)711所指示的特性，類似于點(diǎn)631所指示的特性，首先調(diào)整N溝道晶體管的襯底偏置。導(dǎo)通電流Ionn降低點(diǎn)721所指示的電流量，并調(diào)整到PN平衡監(jiān)控目標(biāo)3上點(diǎn)712所指示的特性。在PN平衡監(jiān)控目標(biāo)3上，信號(hào)EN1變?yōu)椤癓”或“H”，并且將基于信號(hào)EN1執(zhí)行區(qū)域A或B中的調(diào)整。即，在元件特性繪制在區(qū)域B中的情況下，當(dāng)繼續(xù)調(diào)整時(shí)，特性將繪制在區(qū)域A中超出PN平衡監(jiān)控目標(biāo)3。在元件特性繪制在區(qū)域A中的情況下，當(dāng)繼續(xù)調(diào)整時(shí)，特性將繪制在區(qū)域B中超出PN平衡監(jiān)控目標(biāo)3。在達(dá)到點(diǎn)713所指示的特性之前，重復(fù)這些調(diào)整。
在圖8中，點(diǎn)612、662、682、713每一個(gè)所指示的每一特性示出在調(diào)整的中間。點(diǎn)632所指示的特性在延遲監(jiān)控目標(biāo)2上，并表示由于從延遲監(jiān)控部分20輸出的信號(hào)DOWN和UP兩者都未變?yōu)榧せ?，故調(diào)整完成。
下面，將說(shuō)明在達(dá)到PN平衡監(jiān)控目標(biāo)3之后的操作。圖9是用于解釋在達(dá)到PN平衡監(jiān)控目標(biāo)3之后襯底偏置控制電路的操作的圖。參考圖9，根據(jù)其中元件特性繪制在區(qū)域B中的情況，點(diǎn)761所指示的特性被調(diào)整到PN平衡監(jiān)控目標(biāo)3上點(diǎn)762所指示的特性。之后，根據(jù)元件特性繪制在接近于PN平衡監(jiān)控目標(biāo)3的區(qū)域A或B的情況，點(diǎn)762所指示的特性被向著延遲監(jiān)控目標(biāo)2調(diào)整到點(diǎn)763所指示的特性。目前調(diào)整的量由箭頭771和箭頭772的和來(lái)表示。導(dǎo)通電流Ionn的分量對(duì)應(yīng)于與U/D計(jì)數(shù)器312的計(jì)數(shù)值，而導(dǎo)通電流Ionp的分量對(duì)應(yīng)于U/D計(jì)數(shù)器311的計(jì)數(shù)值。
假設(shè)當(dāng)?shù)竭_(dá)點(diǎn)763時(shí)，U/D計(jì)數(shù)器312的計(jì)數(shù)值達(dá)到限制值CPmn。U/D計(jì)數(shù)器312使信號(hào)CPmn激活，以通知控制電路28該計(jì)數(shù)值達(dá)到限制值。在信號(hào)PDWN被激活的條件下，也就是說(shuō)，當(dāng)(EN1，EN2)變?yōu)?L，H)時(shí)，控制電路28使信號(hào)NDWN而不是信號(hào)PDWN激活，如圖6中所示。因此，當(dāng)特性繪制在PN平衡監(jiān)控目標(biāo)3和虛線5之間的允許范圍內(nèi)時(shí)，如箭頭773所示，與正常區(qū)域B中的調(diào)整不同地調(diào)整P溝道晶體管的襯底偏置。由于在達(dá)到點(diǎn)764所指示的特性時(shí)信號(hào)EN2變?yōu)椤癓”，控制電路28不使信號(hào)NDWN激活，并然后完成調(diào)整。因此，調(diào)整了的特性將不會(huì)偏離PN平衡監(jiān)控目標(biāo)3的允許范圍。在比較點(diǎn)763和764時(shí)，發(fā)現(xiàn)點(diǎn)764在一定程度上偏離PN平衡監(jiān)控目標(biāo)3，但接近于延遲監(jiān)控目標(biāo)2，并因此，導(dǎo)通電流Ionp降低。
假設(shè)當(dāng)?shù)竭_(dá)點(diǎn)763時(shí)，U/D計(jì)數(shù)器311的計(jì)數(shù)值達(dá)到限制值CNmn。U/D計(jì)數(shù)器311使信號(hào)CNmn激活，以通知控制電路28該計(jì)數(shù)值達(dá)到限制值。在信號(hào)NDWN被激活的條件下，也就是說(shuō)，當(dāng)(EN1，EN3)變?yōu)?H，L)時(shí)，控制電路28使信號(hào)PDWN激活，而不是信號(hào)NDWN，如圖6中所示。因此，U/D計(jì)數(shù)器312向下計(jì)數(shù)。當(dāng)特性繪制在PN平衡監(jiān)控目標(biāo)3和虛線4之間的允許范圍內(nèi)時(shí)，如箭頭774所示，與正常區(qū)域A中的調(diào)整不同地調(diào)整N溝道晶體管的襯底偏置。在達(dá)到點(diǎn)765所指示的特性時(shí)，U/D計(jì)數(shù)器312指示該限制值CPmn，然后調(diào)整完成。在比較PN平衡監(jiān)控目標(biāo)3上的點(diǎn)763時(shí)，發(fā)現(xiàn)在調(diào)整后的點(diǎn)765處，導(dǎo)通電流Ionn進(jìn)一步降低。
在區(qū)域C、D中，類似于區(qū)域A、B，能夠控制襯底偏置，使其有些偏離PN平衡監(jiān)控目標(biāo)3且盡可能接近延遲監(jiān)控目標(biāo)2。以這樣的方式，能夠進(jìn)行調(diào)整，使得在PN平衡監(jiān)控目標(biāo)的允許范圍內(nèi)優(yōu)化導(dǎo)通電流。
圖10是示出控制電路的控制邏輯的另一示例的真值表。如圖10中所示，控制電路28的控制邏輯相對(duì)于延遲監(jiān)控部分20的輸出信號(hào)DOWN/UP可以是不對(duì)稱的。為了使信號(hào)UP激活，需要P溝道晶體管、N溝道晶體管或者兩者的操作速度在設(shè)計(jì)值之下。也就是說(shuō)，這是在要提高操作速度以確保規(guī)定的性能的條件下。因此，為了獲得盡可能接近于延遲監(jiān)控目標(biāo)2的性能，與圖6的真值表相比，在圖10的真值表中兩處值變化。一個(gè)這樣的變化是，在使信號(hào)UP激活和(EN1，EN2，EN3)變?yōu)?H，H，H)以及限制值CPmx時(shí)，使輸出NUP激活。另一個(gè)是當(dāng)信號(hào)UP激活且(EN1，EN2，EN3)變?yōu)?L，L，L)以及限制值CNmx時(shí)，使輸出PUP激活。
下面將說(shuō)明根據(jù)圖10中所示的控制邏輯操作的襯底偏置控制電路15的操作。圖11是用于解釋襯底偏置控制電路操作的圖。參考圖11，基本操作與前面參考圖6所描述的操作相同。因此，首先在區(qū)域C中，將區(qū)域C中點(diǎn)811所指示的特性調(diào)整箭頭821所指示的調(diào)整量，以轉(zhuǎn)變?yōu)辄c(diǎn)812所示的特性。之后，在區(qū)域C或D中，將點(diǎn)812所指示的特性沿PN平衡監(jiān)控目標(biāo)3調(diào)整箭頭822所指示的調(diào)整量，以轉(zhuǎn)變?yōu)辄c(diǎn)813所指示的特性。當(dāng)?shù)侥壳盀橹惯M(jìn)行調(diào)整時(shí)，U/D計(jì)數(shù)器312達(dá)到向上計(jì)數(shù)的限制值，以便使信號(hào)CPmx激活。由于N溝道晶體管的襯底偏置調(diào)整達(dá)到停止，將調(diào)整能夠調(diào)整的P溝道晶體管的襯底偏置。因此，在箭頭823所指示的方向上進(jìn)行調(diào)整。
根據(jù)圖6中所示的控制邏輯，當(dāng)通過(guò)調(diào)整，特性移動(dòng)到虛線4時(shí)，也就是說(shuō)，當(dāng)信號(hào)(EN1，EN2，EN3)變?yōu)?H，H，H)時(shí)，輸出信號(hào)NUP、PUP未變成激活，且調(diào)整達(dá)到停止。根據(jù)圖10中所示的控制邏輯，甚至在信號(hào)(EN1，EN2，EN3)變?yōu)?H，H，H)時(shí)，使輸出信號(hào)NUP激活，并且進(jìn)一步將P溝道晶體管的襯底偏置向變淺調(diào)整。直至特性達(dá)到延遲監(jiān)控目標(biāo)2或用于調(diào)整P溝道晶體管的襯底偏置的U/D計(jì)數(shù)器311達(dá)到限制值，調(diào)整P溝道晶體管的襯底偏置。圖11示出U/D計(jì)數(shù)器311達(dá)到限制值的情況。因此，盡管PN平衡超出虛線4，但是發(fā)現(xiàn)由于更接近于延遲監(jiān)控目標(biāo)2，操作速度更接近于設(shè)計(jì)值。
如上所述，襯底偏置控制電路15難以偏離晶體管的性能管理范圍，并且能夠提供合適的襯底偏置。另外，由于襯底偏置控制電路15提供主電路10以適當(dāng)襯底偏置電壓，因此能夠減小無(wú)用泄漏電流。
本發(fā)明能夠提供具有襯底偏置電壓控制電路的半導(dǎo)體集成電路器件以及襯底偏置電壓控制方法，其中導(dǎo)通電流不會(huì)偏離晶體管的性能管理范圍，且其能夠提供適當(dāng)?shù)囊r底偏置電壓。另外，根據(jù)本發(fā)明，由于將適當(dāng)?shù)囊r底偏置電壓提供到半導(dǎo)體集成電路器件，因此能夠降低無(wú)用泄漏電流。此外，根據(jù)本發(fā)明，由于設(shè)置了PN平衡的允許范圍且控制襯底偏置電壓，使得在PN平衡允許范圍內(nèi)泄漏電流最小化，故能夠進(jìn)一步降低泄漏電流。
顯而易見的是，本發(fā)明并不限于上述實(shí)施例，其可以修改和變化，而不脫離本發(fā)明的精神和范圍。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，包括第一偏置產(chǎn)生電路，其配置為產(chǎn)生P溝道晶體管的第一襯底偏置電壓；第二偏置產(chǎn)生電路，其配置為產(chǎn)生N溝道晶體管的第二襯底偏置電壓；以及控制電路，其配置為基于向其施加了所述第一襯底偏置電壓和所述第二襯底偏置電壓的電路的操作狀態(tài)，獨(dú)立地控制所述第一偏置產(chǎn)生電路和所述第二偏置產(chǎn)生電路。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中所述控制電路與時(shí)鐘信號(hào)同步地操作，并在所述時(shí)鐘信號(hào)的一個(gè)周期中僅控制所述第一襯底偏置電壓和所述第二襯底偏置電壓中的一個(gè)。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，進(jìn)一步包括延遲監(jiān)控部分，其配置為測(cè)量所述電路中包括的第一電路的延遲時(shí)間，并輸出該第一電路的所述延遲時(shí)間與預(yù)定延遲時(shí)間之間的比較結(jié)果；以及PN平衡監(jiān)控部分，其配置為測(cè)量所述P溝道晶體管的導(dǎo)通電流和所述N溝道晶體管的導(dǎo)通電流之間的平衡，并輸出PN平衡信號(hào)，其中所述控制電路基于所述比較結(jié)果和所述PN平衡信號(hào)，獨(dú)立地控制所述第一偏置產(chǎn)生電路和所述第二偏置產(chǎn)生電路。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路器件，其中所述PN平衡監(jiān)控部分包括第一延遲電路，其配置為產(chǎn)生取決于所述P溝道晶體管的特性的延遲時(shí)間，第二延遲電路，其配置為產(chǎn)生取決于所述N溝道晶體管的特性的延遲時(shí)間，以及第一PN平衡信號(hào)產(chǎn)生電路，其配置為基于由所述第一延遲電路所產(chǎn)生的所述延遲時(shí)間和由所述第二延遲電路所產(chǎn)生的所述延遲時(shí)間之間的差，來(lái)產(chǎn)生所述PN平衡信號(hào)。
5.如權(quán)利要求4所述的半導(dǎo)體集成電路器件，其中所述PN平衡監(jiān)控部分包括第二PN平衡信號(hào)產(chǎn)生電路，其配置為產(chǎn)生第二PN平衡信號(hào)，該信號(hào)表示所述差是否是在預(yù)定的范圍中，且將所述第二PN平衡信號(hào)輸出給控制電路，其中所述控制電路基于所述第二PN平衡信號(hào)，獨(dú)立地控制所述第一偏置產(chǎn)生電路和所述第二偏置產(chǎn)生電路，使得延遲時(shí)間最接近于在所述預(yù)定范圍內(nèi)的所述預(yù)定延遲時(shí)間。
6.如權(quán)利要求4所述的半導(dǎo)體集成電路器件，其中所述第一延遲電路包括多個(gè)AND電路，其配置為彼此級(jí)聯(lián)；以及其中所述第二延遲電路包括多個(gè)OR電路，其配置為彼此級(jí)聯(lián)。
7.如權(quán)利要求4所述的半導(dǎo)體集成電路器件，其中所述第一延遲電路包括多個(gè)NAND電路，其配置為彼此級(jí)聯(lián)；以及其中所述第二延遲電路包括多個(gè)NOR電路，其配置為彼此級(jí)聯(lián)。
8.如權(quán)利要求3所述的半導(dǎo)體集成電路器件，其中所述延遲監(jiān)控部分包括時(shí)鐘延遲電路，其配置為輸出第一延遲時(shí)鐘信號(hào)，時(shí)鐘信號(hào)被所述第一電路延遲；比較部分，其配置為輸出所述時(shí)鐘信號(hào)和所述第一延遲時(shí)鐘信號(hào)間的比較結(jié)果；其中，所述PN平衡監(jiān)控部分包括第一延遲電路，其配置為輸出第二延遲時(shí)鐘信號(hào)，所述時(shí)鐘信號(hào)被所述P溝道晶體管延遲，第二延遲電路，其配置為輸出第三延遲時(shí)鐘信號(hào)，所述時(shí)鐘信號(hào)被所述N溝道晶體管延遲，PN平衡信號(hào)產(chǎn)生電路，其配置為基于所述第二延遲時(shí)鐘信號(hào)和所述第三延遲時(shí)鐘信號(hào)，輸出所述PN平衡信號(hào)。
9.如權(quán)利要求8所述的半導(dǎo)體集成電路器件，其中所述第一延遲電路輸出第四延遲時(shí)鐘信號(hào)，其延遲時(shí)間被縮短了與預(yù)定數(shù)量的所述P溝道晶體管對(duì)應(yīng)的時(shí)間；所述第二延遲電路輸出第五延遲時(shí)鐘信號(hào)，其延遲時(shí)間被縮短了與預(yù)定數(shù)量的所述N溝道晶體管對(duì)應(yīng)的時(shí)間；其中所述PN平衡監(jiān)控部分進(jìn)一步包括第二PN平衡信號(hào)產(chǎn)生電路，其配置為輸出第二PN平衡信號(hào)，該信號(hào)表示所述第四延遲時(shí)鐘信號(hào)和所述第三延遲時(shí)鐘信號(hào)之間的延遲差是否在預(yù)定范圍中，以及第三PN平衡信號(hào)產(chǎn)生電路，其配置為輸出第三PN平衡信號(hào)，該信號(hào)表示所述第五延遲時(shí)鐘信號(hào)和所述第二延遲時(shí)鐘信號(hào)之間的延遲差是否在預(yù)定范圍中，其中所述控制電路基于所述第二PN平衡信號(hào)和所述第三PN平衡信號(hào)，獨(dú)立地控制所述第一偏置產(chǎn)生電路和所述第二偏置產(chǎn)生電路，使得延遲時(shí)間最接近于所述的預(yù)定范圍中的所述預(yù)定的延遲時(shí)間。
10.如權(quán)利要求9所述的半導(dǎo)體集成電路器件，其中所述第一延遲電路包括多個(gè)AND電路，其配置為彼此級(jí)聯(lián)，以及其中所述第二延遲電路包括多個(gè)OR電路，其配置為彼此級(jí)聯(lián)。
11.一種襯底偏置控制方法，包括(a)產(chǎn)生P溝道晶體管的第一襯底偏置電壓；(b)產(chǎn)生N溝道晶體管的第二襯底偏置電壓；以及(c)基于向其施加了所述第一襯底偏置電壓和所述第二襯底偏置電壓的電路的操作狀態(tài)，獨(dú)立地控制所述第一偏置產(chǎn)生電路和所述第二偏置產(chǎn)生電路。
12.如權(quán)利要求11所述的襯底偏置控制方法，其中所述步驟(c)包括(c1)一次僅控制所述第一襯底偏置電壓和所述第二襯底偏置電壓中的一個(gè)。
13.如權(quán)利要求11所述的襯底偏置控制方法，進(jìn)一步包括(d)測(cè)量所述電路中包括的第一電路的延遲時(shí)間，并輸出該第一電路的所述延遲時(shí)間和預(yù)定的延遲時(shí)間之間的比較結(jié)果；以及(e)測(cè)量所述P溝道晶體管的導(dǎo)通電流和所述N溝道晶體管的導(dǎo)通電流之間的平衡，并輸出PN平衡信號(hào)，其中所述步驟(c)包括(c2)基于所述比較結(jié)果和所述PN平衡信號(hào)，獨(dú)立地控制所述第一偏置產(chǎn)生電路和所述第二偏置產(chǎn)生電路。
14.如權(quán)利要求13所述的襯底偏置控制方法，其中所述步驟(e)包括(e1)基于取決于所述P溝道晶體管的特性的延遲時(shí)間和取決于所述N溝道晶體管的特性的延遲時(shí)間之間的差，產(chǎn)生所述PN平衡信號(hào)。
15.如權(quán)利要求14所述的襯底偏置控制方法，其中所述步驟(e)包括(e2)產(chǎn)生第二PN平衡信號(hào)，其表示所述的差是否在預(yù)定的范圍中，并將所述第二PN平衡信號(hào)輸出給控制電路，其中所述步驟(c)包括(c3)基于所述第二PN平衡信號(hào)，獨(dú)立地控制所述第一偏置產(chǎn)生電路和所述第二偏置產(chǎn)生電路，使得延遲時(shí)間最接近于所述預(yù)定范圍內(nèi)的所述預(yù)定延遲時(shí)間。
全文摘要
一種半導(dǎo)體集成電路器件，其包括第一偏置產(chǎn)生電路(301)、第二偏置產(chǎn)生電路(302)和控制電路(28)。該第一偏置產(chǎn)生電路(301)產(chǎn)生P溝道晶體管的第一襯底偏置電壓。該第二偏置產(chǎn)生電路(302)產(chǎn)生N溝道晶體管的第二襯底偏置電壓。該控制電路(28)基于向其施加了該第一襯底偏置電壓和第二襯底偏置電壓的電路的操作狀態(tài)，獨(dú)立地控制所述第一偏置產(chǎn)生電路和所述第二偏置產(chǎn)生電路。
文檔編號(hào)H01L27/085GK101056103SQ200710096039
公開日2007年10月17日 申請(qǐng)日期2007年4月10日 優(yōu)先權(quán)日2006年4月10日
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