專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及半導體裝置，特別是涉及作為功率晶體管的DMOSFET(2 重擴展MOSFET)或IGBT (絕緣柵型雙極性晶體管)。
背景技術：
以往，作為高電壓下可以控制大電流的開關元件的功率晶體管，有 DMOSFET或IGBT (例如參照專利文獻l)。圖5表示以往的DMOSFET的剖面圖。該DMOSFET101在N+型的半 導體基板lll的表面上形成比其雜質濃度低的N—型的外延層112。半導體 基板lll的背面由金屬覆蓋，由此設置漏極電極110。在外延層112的表面區(qū)域(外延層112的內側與其表面接觸的區(qū)域) 的一部分中，埋設至少兩個P型擴展層作為基部(base)區(qū)域113。而且， 各個基部區(qū)域113的表面區(qū)域的一部分中埋設兩個N+擴展層作為源極區(qū) 域114。位于外延層112中的兩個基部區(qū)域113、 113間的部分115為漏極 區(qū)域的一部分，如后面所述，在導通狀態(tài)下進行JFET動作，因此在這里 稱為JFET區(qū)域。將存在于漏極JFET區(qū)域115和半導體基板111之間的外 延層112的余下部分116在這里稱為漏極外延區(qū)域。另外，半導體基板111 也是漏極區(qū)域的一部分。在外延層112的表面上，隔著柵極絕緣膜120形成柵極電極121。柵 極電極121按照其端部與兩個基部區(qū)域113、 113的表面對置的方式設置。 柵極電極121由絕緣膜122覆蓋。在絕緣膜122上敷設有圖案化的金屬布 線123。金屬布線123形成源極電極。金屬布線123通過蝕刻除去絕緣膜 122的一部分后的部分即通過接觸球將基部區(qū)域113和基部區(qū)域114電阻 接觸。柵極電極121被圖案化，圖中未示，但在該圖案的端部連接另一金 屬布線。
這樣的DMOSFET101， 一般由圖7所示的電路圖表示。漏極電極(與 圖5的漏極電極110對置)和源極電極(與所述漏極電極對應)之間，施 加漏/源間電壓VDS。在柵極電極(與圖5的柵極電極121對應)和源極電 極之間施加柵/源間電壓V(3s。對于柵/漏間電容CcD在后面進行說明。圖6 (a)是圖解表示DMOSFET101截止狀態(tài)的剖面圖。圖6 (b)是 圖解表示DMOSFETIOI的導通狀態(tài)的剖面圖。柵/源間電壓Vcs小于閾值 (正的規(guī)定值)時，DMOSFET101為截止狀態(tài)。在截止狀態(tài)下，如圖6 (a)所示，與在漏極JFET區(qū)域115和漏極外延區(qū)域116中的基部區(qū)域 113之間的邊界附近形成厚的耗盡層140?；繀^(qū)域113的雜質濃度與漏 極JFET區(qū)域115和漏極外延區(qū)域116的雜質濃度相比非常高時，耗盡層 140幾乎只擴展在漏極JFET區(qū)域115和漏極外延區(qū)域116側。例如，漏 極JFET區(qū)域15和漏極外延區(qū)域116的雜質濃度為4X 1016/cm3，柵/源間 電壓Ves為OV，漏/源間電壓Vos為20V時，漏/基部間的耗盡層寬度為大 約0.8um左右。另外，對柵極電極121施加對漏極JFET區(qū)域115施加的 一20V的電壓，因此在漏極JFET區(qū)域115的表面附近也形成耗盡層141。另一方面，在柵/源間電壓V(3s為閾值以上時，DMOSFET101為導通 狀態(tài)。在導通狀態(tài)下，在基部區(qū)域113的表面(與柵極電極121的端部對 置的部分)形成溝道層。而且，電流從漏極電極110通過半導體基板1H、 漏極外延區(qū)域116、漏極JFET區(qū)域115、基部區(qū)域1B的溝道層和源極區(qū) 域114而流過。從導通狀態(tài)下的漏極電極到源極電極為止的電阻(導通電 阻)為從漏極電極110到源極區(qū)域114的電流路徑的電阻成分的合計，但 是漏極JFET區(qū)域115的電阻成分的貢獻特別大。在該導通狀態(tài)下，漏/源間電壓Vds降低，如圖6 (b)所示，僅在漏 極JFET區(qū)域115的深部分(接近半導體基板111的部分)和漏極外延區(qū) 域116形成薄的耗盡層140。這里，大電流流過漏極JFET區(qū)域115時， 施加到該電阻成分的電壓增大，因此在深的部分的耗盡層140的寬度擴大。 于是，因為漏極區(qū)域JFET區(qū)域115的電流路徑的寬度變窄，所以電阻值 進一步增大。這樣，由于耗盡層140而導通電阻增減，因此漏極JFET區(qū) 域115進行JFET動作。因此，在以往的DMOSFET101中，為了使漏極 JFET區(qū)域115的電阻成分所引起的電阻值不太大，將其橫方向的長度、 即兩個基部區(qū)域113、 113在橫方向的距離做得比較大，例如3um左右。 專利文獻1:日本專利文獻特開平7—169950號公報。 但是，近年從低功耗的要求出發(fā)，不但便攜設備而且安裝型的設備中 也強烈的要求DC/DC變換器的輸出電壓的低電壓化。這樣的DC/DC變換 器中所使用的開關需要其導通時間短，對作為開關使用的功率晶體管的 DMOSFET要求高速的開關能力。為此，需要縮短開啟(turn on)(從導通狀態(tài)到截止狀態(tài)的過渡)所需要的時間即開啟時間。開啟時間受柵/漏間電容CcD的影響很大。該電容如圖6 (a)所示， 在截止狀態(tài)下(柵/源間電壓Vcs小于閾值時)為柵極絕緣膜120所具有的 電容和耗盡層141所具有的電容串聯耦合而成。耗盡層141所具有的電容 值與其寬度成反比。因此，如果耗盡層141的寬度減小，則耗盡層141所 具有的電容值增大。其結果耗盡層141所具有的電容和柵極絕緣膜120所具有的電容之間的串聯耦合的柵/漏間的電容CcD也增大。相反，如果耗盡層141的寬度增大，則耗盡層141所具有的電容值減小，柵/漏間的電容 C③也變小。因此，本申請的發(fā)明者，著眼于如果強制地增大截止狀態(tài)的耗盡層141 的寬度，則柵/漏間電容CoD變小，可以縮短開啟時間。發(fā)明的內容本發(fā)明的目的在于，提供一種可以縮短開啟時間的半導體裝置。 本發(fā)明技術方案一的半導體裝置，具備外延層；埋設在所述外延層 的表面區(qū)域的兩個基部區(qū)域；分別埋設在兩個所述基部區(qū)域的源極區(qū)域； 漏極區(qū)域，其至少包含除所述外延層中的兩個所述基部區(qū)域外的區(qū)域；柵 極電極，其隔著絕緣膜設置在所述外延層上，端部與兩個所述基部區(qū)域的 表面對置。而且，所述漏極區(qū)域，在截止狀態(tài)下，按照在從兩個所述基部 區(qū)域之間的邊界開始擴展的耗盡層位于兩個所述基部區(qū)域間的部分互相 連接的方式形成。優(yōu)選位于所述外延層中的兩個所述基部區(qū)域間的漏極區(qū)域的雜質濃 度，比所述外延層中余下的漏極區(qū)域的雜質濃度高。本發(fā)明技術方案二的半導體裝置，具備外延層；埋設在所述外延層的 表面區(qū)域的第一和第二基部區(qū)域；埋設在所述第一基部區(qū)域的第一源極區(qū) 域；埋設在所述第二基部區(qū)域的第二源極區(qū)域；漏極區(qū)域，其至少包括除 了所述外延層中的所述第一和第二基部區(qū)域之外的區(qū)域；第一柵極電極， 其隔著絕緣膜設置在所述外延層上，按照隔著絕緣膜與所述第一基部區(qū)域 的表面對置的方式設置；第二柵極電極，其隔著絕緣膜設置在所述外延層 上，與所述第二基部區(qū)域的表面對置，且與所述第一柵極電極隔開規(guī)定距 離。而且，位于所述外延層中的所述第一基部區(qū)域和所述第二基部區(qū)域之 間的漏極區(qū)域的雜質濃度比所述外延層中的余下的漏極區(qū)域的雜質濃度 高。另外，在位于所述外延層中的所述第一基部區(qū)域和所述第二基部區(qū)域 之間的漏極區(qū)域中，在截止狀態(tài)下，按照從所述第一和第二基部區(qū)域之間 的邊界擴展的耗盡層，分別延伸到與所述第一和第二柵極電極對置部分以 上的方式而形成。另外，本發(fā)明技術方案三的半導體裝置，具備外延層；埋設在所述 外延層的表面區(qū)域的第一和第二基部區(qū)域；埋設在所述第一基部區(qū)域的第 一源極區(qū)域；埋設在所述第二基部區(qū)域的第二源極區(qū)域；位于所述外延層 中的所述第一基部區(qū)域和所述第二基部區(qū)域之間的第一漏極區(qū)域；由除了 所述外延層中的所述第一基部區(qū)域、所述第二基部區(qū)域和所述第一漏極區(qū) 域之外的區(qū)域構成的第二漏極區(qū)域；隔著絕緣膜設置在所述外延層上、至 少一部分與所述第一漏極區(qū)域對置的柵極電極。而且，所述第一漏極區(qū)域 的雜質濃度比所述第二漏極區(qū)域的雜質濃度高，在截止狀態(tài)下，耗盡層擴 展到與所述第一漏極區(qū)域的所述柵極電極對置的部分的所有區(qū)域。所述外延層優(yōu)選形成在半導體基板的表面上，在該半導體基板的背面 設置漏極電極。在與上述方式相關的半導體裝置中，在截止狀態(tài)時，在漏極區(qū)域中的 柵極電極的正下面的部分，可以增大自兩個基部區(qū)域之間的邊界幵始擴展 的耗盡層的寬度(從漏極區(qū)域的表面開始的深度)。由此，可以降低柵/ 漏間電容，縮短開啟時間。本發(fā)明的上述內容或其他目的、特征以及效果參照附圖，根據下面敘 述的實施方式的說明會更加明確。
圖1是本發(fā)明優(yōu)選實施方式相關的半導體裝置即DMOSFET的剖面圖。圖2是圖1所示的DMOSFET在截止狀態(tài)下的圖解剖面圖。圖3是本發(fā)明另一優(yōu)選實施方式的相關半導體裝置DMOSFET的剖面圖。圖4是圖3所示的DMOSFET在截止狀態(tài)下的圖解剖面圖。 圖5是以往的DMOSFET的剖面圖。圖6 (a)是圖5所示的DMOSFET在截止狀態(tài)下的圖解剖面圖，(b) 是圖5所示的DMOSFET在導通狀態(tài)下的圖解剖面圖。 圖7是圖5所示的DMOSFET的電路圖。
具體實施方式
下面，邊參照附圖邊說明本發(fā)明的優(yōu)選實施方式相關的半導體裝置。 圖1是本發(fā)明優(yōu)選實施方式相關的半導體裝置DMOSFET的剖面圖。 該DMOSFETl與背景技術項中說明過的以往技術同樣，包括半導體基板 11、外延層12、基部區(qū)域13、源極區(qū)域14、漏極JFET區(qū)域15、漏極外 延區(qū)域16和柵極電極21，與以往技術相比，改良了漏極JFET區(qū)域15的 雜質濃度和漏極JFET區(qū)域15在橫方向的長度。艮卩，DMOSFETl，在N+型半導體基板11的表面上，形成比其濃度低 的N—型外延層12。半導體基板11的背面由金屬覆蓋，設置漏極電極10。 在外延層12的表面區(qū)域的一部分，設置至少兩個P型擴展層作為在橫方 向隔開規(guī)定間隔的基部區(qū)域13。進而，在各個基部區(qū)域13的表面區(qū)域的 一部分中埋設兩個N+擴展層作為源極區(qū)域14。漏極JFET區(qū)域15為位于 外延層12中的兩個基部區(qū)域13、 13間的部分。漏極外延區(qū)域16為存在 于漏極JFET區(qū)域15和半導體基板U之間的外延層12中的余下部分。漏 極JFET區(qū)域15、漏極外延區(qū)域16和半導體基板11形成漏極區(qū)域。漏極 JFET區(qū)域15由比漏極外延區(qū)域16雜質濃度大的N型擴展層形成。另外， 漏極JFET區(qū)域15在橫方向的長度由在橫方向隔開規(guī)定距離而形成的基部 區(qū)域13、 13決定，比以往技術短。 在外延層12的表面上，隔著柵極絕緣膜20形成柵極電極21。柵極電 極21按照其端部與兩個基部區(qū)域13的表面對置的方式設置。柵極電極21 由絕緣膜22覆蓋，該絕緣膜22上敷設被圖案化的金屬布線23。金屬布線 23形成源極電極。金屬布線23通過接觸球將基部區(qū)域13和源極區(qū)域14 電阻連接。柵極電極21，被圖案化形成，在該圖案的端部與另外的金屬布 線連接。該DM0SFET1的制造方法的詳細說明省略，但是與以往技術不同的 是，在形成柵極電極21之前，由雜質擴展工序或雜質注入工序形成漏極 JFET區(qū)域15的N型擴展層?；蛘咭部梢酝ㄟ^該N型擴展層在漏極外延 區(qū)域16的外延成長后，增加雜質摻雜量，進一步使其外延成長而形成。作為具體例，在設漏極JFET區(qū)域15的雜質濃度為14X1016/cm3，橫 方向的長度為0.85 U m時，柵/源間電壓Vos小于閾值，即說明DMOSFET1 為截止狀態(tài)的情況。漏/源間電壓Vm為20V時，耗盡層的寬度為大約 0.43um左右。因此，如圖2所示，在漏極JFET區(qū)域15中，互相連接自 兩個基部區(qū)域13、 13之間的邊界開始擴展的耗盡層40。漏極JFET區(qū)域 15因為由耗盡層填滿，所以無法區(qū)別出現在漏極JFET區(qū)域15的表面附 近(與柵極電極對置的部分)的耗盡層和自兩個基部區(qū)域13、 13開始擴 展的耗盡層40。其結果，減少柵/漏間電容QjD。如上所述，柵/漏間電容C(3D為柵極絕緣膜20所具有的電容和自漏極JFET區(qū)域15的表面開始在縱方向(深 度方向)延伸的耗盡層所具有電容串聯耦合而成。該耗盡層在縱方向的寬 度延伸到漏極JFET區(qū)域15的縱方向的寬度以上，因此減少了柵/漏間電 谷Cgd。這樣，漏極JFET區(qū)域15在橫方向的長度，即將兩個基部區(qū)域13在 橫方向的距離，做成自基部區(qū)域13、 13開始擴展的耗盡層40互相連接那 樣的長度，由此可以減少柵/漏間電容C③。其結果，可以縮短開啟期間， 實現高速開關。另一方面，上述具體例子中，與背景技術說明過的以往技術(漏極JFET 區(qū)域的雜質濃度為4X10"/cm3，橫方向的長度為3um)相比，雜質濃度 為3.5倍，剖面面積大約0.28倍，因此剖面面積X雜質濃度為大約1倍。
因此，漏極JFET區(qū)域15的電阻值可以與以往幾乎相同。因此，導通電阻 也與以往幾乎相同。另外，柵極電極21圖案化為條紋狀。通過增大漏極JFET區(qū)域15的 雜質濃度，縮短漏極JFET區(qū)域15在橫方向的長度，因此可以補償增加的 電阻值，可以抑制導通電阻的增加。另外，在即使導通電阻增加一些也沒有關系時，漏極JFET區(qū)域15的 雜質濃度做成與漏極外延區(qū)域16的雜質濃度相同，也可以將其在橫方向 的長度做成由基部區(qū)域13、 13組成的耗盡層40互相連接的長度。這是因 為例如，在DC/DC變換器中使用的功率晶體管，根據與輸出端子連接的 負載，未必要求低導通電阻的緣故。這樣，可以不必設置漏極JFET區(qū)域 15的雜質擴展工序等。作為具體的例子，將漏極JFET區(qū)域15在橫方向 的長度做為1.6ixm，雜質濃度做為4X1016/Cm4f，與以往技術相比，導 通電阻增加了在橫方向的長度縮短的大小即增加到大約1.875倍。另一方 面，耗盡層的寬度變?yōu)榇蠹s0.8Pm，因此可以使漏極JFET區(qū)域15中的 耗盡層40在橫方向接觸。圖3表示本發(fā)明的另一優(yōu)選實施方式相關的半導體裝置即DMOSFET 的剖面圖。該DM0SFET2與DMOSFETl同樣，包括半導體基板11;外延層12;至少兩個基部區(qū)域(第一和第二基部區(qū)域)13;源極區(qū)域14;漏極JFET區(qū)域15;漏極外延區(qū)域16。但是漏極JFET區(qū)域15在橫方向的 長度和柵極電極的形狀與DMOSFETl不同。即DMOSFET2的漏極JFET 區(qū)域15在橫方向的長度比DMOSFETl的漏極JFET區(qū)域15在橫方向的長 度大。另外，柵極電極為去除DMOSFETl的柵極電極21的中央部分并擴 展的形狀，存在第一柵極電極24和第二柵極電極25。在該DMOSFET2中，如圖4所示，在截止狀態(tài)下，在漏極JFET區(qū)域 15中，自第一和第二基部區(qū)域13、 13開始擴展的耗盡層40、 40分別延伸 到與第一柵極電極24和第二柵極電極5對置的部分以上。換而言之，在 第一柵極電極24和第二柵極電極25的正下方，在漏極JFET區(qū)域15的深 度以上形成耗盡層40。其結果，減少柵/漏間的電容CGD。因此，與 DMOSFETl同樣，可以縮短開啟時間，實現高速開關。另外，DMOSFET2的漏極JFET區(qū)域15在橫方向的長度不需要象DM0SFET1那樣窄。因此，為了確保與DM0SFET1同樣的導通電阻，即 使在某種程度降低雜質濃度也沒關系。另外，本申請發(fā)明，并不局限于上述實施方式，還包括在權利要求范 圍所記載的事項的范圍內的所有變形設計。例如，以上對DMOSFET進行 的說明，在DMOSFET和雙極性晶體管等價為一個元件而構成的IGBT中 同樣也成立。此時，漏極電極可以替換為集電極電極，源極電極替換為發(fā) 射極電極。
權利要求
1、一種半導體裝置，具備外延層；埋設在所述外延層的表面區(qū)域的兩個基部區(qū)域；分別埋設在兩個所述基部區(qū)域的源極區(qū)域；漏極區(qū)域，其至少包含除所述外延層中的兩個所述基部區(qū)域之外的區(qū)域；柵極電極，其隔著絕緣膜設置在所述外延層上，端部與兩個所述基部區(qū)域的表面對置，所述漏極區(qū)域，在截止狀態(tài)下，按照自兩個所述基部區(qū)域之間的邊界開始擴展的耗盡層位于兩個所述基部區(qū)域間的部分互相連接的方式形成。
2、 根據權利要求l所述的半導體裝置，其特征在于， 位于所述外延層中的兩個所述基部區(qū)域間的漏極區(qū)域的雜質濃度，比所述外延層中余下的漏極區(qū)域的雜質濃度高。
3、 根據權利要求2所述的半導體裝置，其特征在于， 所述外延層形成在半導體基板的表面上， 在所述半導體基板的背面設置有漏極電極。
4、 一種半導體裝置，具備 外延層；埋設在所述外延層的表面區(qū)域的第一和第二基部區(qū)域；埋設在所述第一基部區(qū)域的第一源極區(qū)域；埋設在所述第二基部區(qū)域的第二源極區(qū)域；漏極區(qū)域，其至少包含除所述外延層中的所述第一和第二基部區(qū)域之 外的區(qū)域；第一柵極電極，其隔著絕緣膜設置在所述外延層上，按照與所述第一 基部區(qū)域的表面對置的方式設置；第二柵極電極，其隔著絕緣膜設置在所述外延層上，與所述第二基部 區(qū)域的表面對置，且與所述第一柵極電極隔開規(guī)定距離， 位于所述外延層中的所述第一基部區(qū)域和所述第二基部區(qū)域之間的 漏極區(qū)域的雜質濃度比所述外延層中的余下的漏極區(qū)域的雜質濃度高，在位于所述外延層中的所述第一基部區(qū)域和所述第二基部區(qū)域之間 的漏極區(qū)域中，在截止狀態(tài)下，按照從所述第一和第二基部區(qū)域之間的邊 界幵始擴展的耗盡層，分別延伸到與所述第一和第二柵極電極對置部分以 上的方式而形成。
5、 根據權利要求4所述的半導體裝置，其特征在于， 所述外延層形成在半導體基板的表面上， 在所述半導體基板的背面設置有漏極電極。
6、 一種半導體裝置，具備 外延層；埋設在所述外延層的表面區(qū)域的第一和第二基部區(qū)域；埋設在所述第一基部區(qū)域的第一源極區(qū)域；埋設在所述第二基部區(qū)域的第二源極區(qū)域；第一漏極區(qū)域，其位于所述外延層中的所述第一基部區(qū)域和所述第二 基部區(qū)域之間；第二漏極區(qū)域，其由除了所述外延層中的所述第一基部區(qū)域、所述第 二基部區(qū)域和所述第一漏極區(qū)域之外的區(qū)域構成；和柵極電極，其隔著絕緣膜設置在所述外延層上，至少一部分與所述第 一漏極區(qū)域對置，所述第一漏極區(qū)域的雜質濃度比所述第二漏極區(qū)域的雜質濃度高，在截止狀態(tài)下，耗盡層擴展到與所述第一漏極區(qū)域的所述柵極電極對 置的部分的所有區(qū)域。
7、 根據權利要求6所述的半導體裝置，其特征在于， 所述外延層形成在半導體基板的表面上， 在所述半導體基板的背面設置有漏極電極。
全文摘要
公開了一種可以縮短開啟時間的半導體裝置，該半導體裝置具備外延層；埋設在外延層的表面區(qū)域的兩個基部區(qū)域；分別埋設在這些基部區(qū)域的源極區(qū)域；漏極區(qū)域，其至少包含除外延層中的基部區(qū)域外的區(qū)域；和柵極電極，其隔著絕緣膜設置在外延層上，端部與兩個基部區(qū)域的表面對置。漏極區(qū)域，在截止狀態(tài)下，按照在從兩個基部區(qū)域之間的邊界開始擴展的耗盡層位于兩個基部區(qū)域間的部分互相連接的方式形成。
文檔編號H01L29/78GK101160665SQ200680012090
公開日2008年4月9日 申請日期2006年4月11日 優(yōu)先權日2005年4月13日
發(fā)明者高石昌 申請人:羅姆股份有限公司