專利名稱：靜電放電防護(hù)電路及其布局的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于集成電路設(shè)計(jì)，尤其是指一種靜電放電(electrostatic discharge，ESD)防護(hù)電路，在上述靜電放電防護(hù)電路的布局中，具有可選擇性排列的多個晶體管區(qū)域以調(diào)整靜電放電防護(hù)電路的寄生電容。
背景技術(shù)：
在集成電路(integrated circuit，IC)設(shè)計(jì)中，金屬氧化物半導(dǎo)體(metal-oxide-semiconductor，MOS)晶體管的柵極氧化層極容易因受到高壓而損壞。一般常用的集成電路供應(yīng)電壓為5.0伏特、3.3伏特或以下，而普通的靜電放電電壓就高達(dá)數(shù)千、甚至數(shù)萬伏特。即使靜電引起的電流不大，但如此高的靜電電壓具有足以毀壞晶體管的能力。因此，如何在靜電電荷累積成具破壞力的高電壓前將靜電電荷放電，成為電路設(shè)計(jì)者所關(guān)心的課題。
靜電放電防護(hù)電路通常設(shè)計(jì)在焊墊(bond pad)上。焊墊為集成電路與外部電路、供應(yīng)電壓、地線、輸入信號等的相接處。增設(shè)的靜電放電防護(hù)電路必須不影響原有電路的運(yùn)作，也就是說，靜電放電防護(hù)電路阻擋了電流經(jīng)由其本身流至接地點(diǎn)、其他電路或接合墊，因此其與正常操作的IC核心電路隔離。對一個操作中的集成電路來說，供應(yīng)電壓耦接到VCC接合墊、地線耦接到VSS接合墊、輸入信號耦接到一個或多個輸入接合墊、由核心電路產(chǎn)生的輸出信號耦接到其他接合墊。對一個獨(dú)立的、未與任何其他電路耦接的集成電路來說，所有的接合墊都視為浮接，或位于一個未知的電位。
靜電放電可能發(fā)生在任何接合墊上。舉例來說，若有人接觸到集成電路的接合墊，則被接觸到的接合墊即接收到人體帶的靜電。此靜電與在干燥天氣下走過地毯，再接觸接地的金屬物品所放出的靜電是相同的。對一個未與任何其他電路耦接的集成電路來說，靜電放電就像施加一個電源在一個到多個接合墊上，而其他的接合墊則保持浮接或是接地。由于其他接合墊仍保持接地，所以當(dāng)靜電發(fā)生在任一的接合墊上時，靜電放電防護(hù)電路的動作與IC于正常操作模式下的操作不同。當(dāng)靜電發(fā)生時，靜電放電防護(hù)電路會迅速的導(dǎo)通，使得靜電電荷可以被導(dǎo)入地線，也使核心電路免于被靜電電荷破壞。
因此，一個靜電放電防護(hù)電路具有兩種狀態(tài)一種是正常操作模式，一種是靜電防護(hù)模式。當(dāng)集成電路操作于正常操作模式時，靜電放電防護(hù)電路阻擋了電流流經(jīng)其本身，因此對集成電路來說有如不存在一般，避免影響核心電路的運(yùn)作，而在靜電防護(hù)模式下時，靜電放電防護(hù)電路就將靜電放電電流引入地線，以免核心電路遭到破壞。
已知的四層PNPN裝置，或稱硅控整流器(silicon controlledrectifier，SCR)，為靜電放電防護(hù)電路中最有效的靜電放電防護(hù)元件之一。一個硅控整流器有兩種操作模式一種是栓鎖(latch-up)模式，一種是阻隔(blocking)模式。在阻隔模式中，硅控整流器阻擋電流流入其中，使得靜電放電防護(hù)電路的存在不影響核心電路的運(yùn)作。當(dāng)有一個足夠大的再生電流(regenerationcurrent)流入硅控整流器時，硅控整流器就操作在栓鎖模式。這使得一個大電流流經(jīng)硅控整流器，使得靜電放電電流流入時集成電路時，通過硅控整流器引開，以避免核心電路遭到破壞。
增加N型金屬氧化物半導(dǎo)體(NMOS)晶體管的數(shù)目可以降低栓鎖模式中硅控整流器的觸發(fā)電壓。然而，NMOS晶體管的尺寸必須經(jīng)過精密計(jì)算。若NMOS晶體管的尺寸夠大，就容易觸發(fā)硅控整流器，但是若NMOS晶體管的尺寸太小，則無法降低硅控整流器的觸發(fā)電壓。由于越大的NMOS晶體管具有較大的寄生電容，因此，寄生電容越大，則越容易觸發(fā)硅控整流器。

發(fā)明內(nèi)容
本發(fā)明的目的為提供一個由硅控整流器構(gòu)成的靜電放電防護(hù)電路，通過調(diào)整寄生電容值來降低硅控整流器的觸發(fā)電壓，以及早啟動靜電放電防護(hù)功能。
本發(fā)明提出一可調(diào)整寄生電容的靜電放電防護(hù)電路。所述靜電放電防護(hù)電路包括有一硅控整流器及一金屬氧化物半導(dǎo)體晶體管。硅控整流器耦接在電路接合墊及地線之間，用以在靜電放電發(fā)生時，引開由電路接合墊流入的靜電放電電流。金屬氧化物半導(dǎo)體晶體管具有與硅控整流器共用的源極，耦接于電路接合墊及地線之間，用以在靜電放電發(fā)生時，降低硅控整流器的觸發(fā)電壓。硅控整流器具有一第一二極管，其與一第二二極管反向串聯(lián)，且上述第一、第二二極管耦接于上述電路接合墊與上述金屬氧化物半導(dǎo)體晶體管的源極之間，以執(zhí)行雙極晶體管的功能，在一靜電放電防護(hù)電路的布局中，用以放置第一及第二二極管的第一區(qū)域位于至少兩個分開且用來放置金屬氧化物半導(dǎo)體晶體管的第二區(qū)域之間。而上述第二區(qū)域是用以放置上述金屬氧化物半導(dǎo)體晶體管。
本發(fā)明所述的靜電放電防護(hù)電路，上述第二區(qū)域的面積大致相同。
本發(fā)明所述的靜電放電防護(hù)電路，上述每一第二區(qū)域具有一寬度，介于2到480微米之間。
本發(fā)明所述的靜電放電防護(hù)電路，上述每一第二區(qū)域包括多個晶體管，用以作為上述金屬氧化物半導(dǎo)體晶體管。
本發(fā)明所述的靜電放電防護(hù)電路，上述第一二極管是由一P型摻雜區(qū)和一N型阱組成，且上述P型摻雜區(qū)是位于上述N型阱內(nèi)。
本發(fā)明所述的靜電放電防護(hù)電路，上述第二二極管是由上述N型阱及一P型基底組成，且上述N型阱位于上述P型基底內(nèi)。
本發(fā)明所述的靜電放電防護(hù)電路，更包括一第三二極管，耦接于上述電路接合墊及上述地線間，其中上述布局圖具有一第三區(qū)域，位于上述第一區(qū)域的末端，用以放置上述第三二極管。
本發(fā)明所述的靜電放電防護(hù)電路，更包括耦接于一正電壓的一第一防護(hù)環(huán)，及與上述地線耦接的一第二防護(hù)環(huán)，上述第一、第二防護(hù)環(huán)用以包圍上述第一及第二區(qū)域。
本發(fā)明還提供一種靜電放電防護(hù)電路的布局，所述靜電放電防護(hù)電路的布局具有一硅控整流器及一金屬氧化物半導(dǎo)體晶體管，上述硅控整流器用以在靜電發(fā)生時，避免一靜電放電電流流入一核心電路，上述金屬氧化物半導(dǎo)體晶體管用以在靜電發(fā)生時，降低上述硅控整流器的觸發(fā)電壓，上述靜電放電防護(hù)電路的布局圖包括一硅控整流器二極管區(qū)，用以放置一第一及一第二二極管，上述第一二極管與上述第二二極管是反向串接，用以構(gòu)成一雙極晶體管，且上述第一、第二二極管為一硅控整流器的部分元件；至少兩金屬氧化物半導(dǎo)體晶體管區(qū)，具有多個晶體管，用以作為一金屬氧化物半導(dǎo)體晶體管，放置于上述硅控整流器二極管區(qū)的兩端附近；其中上述金屬氧化物半導(dǎo)體晶體管區(qū)的寬度大致相同，約介于2到480微米間；其中上述靜電放電防護(hù)電路的寄生電容是與上述金屬氧化物半導(dǎo)體晶體管區(qū)的尺寸或數(shù)目有關(guān)。
本發(fā)明還提供一種靜電放電防護(hù)電路的布局，上述硅控整流器的觸發(fā)電壓隨著上述金屬氧化物半導(dǎo)體晶體管區(qū)的數(shù)目下降而下降。
本發(fā)明還提供一種靜電放電防護(hù)電路的布局，更包括至少一附加二極管區(qū)，位于上述硅控整流器二極管區(qū)的末端。
本發(fā)明還提供一種靜電放電防護(hù)電路的布局，更包括一第一防護(hù)電路區(qū)耦接至一正電壓，環(huán)繞上述硅控整流器二極管區(qū)及上述金屬氧化物半導(dǎo)體晶體管區(qū)。
本發(fā)明還提供一種靜電放電防護(hù)電路的布局，更包括一第二防護(hù)電路區(qū)耦接至一地線，環(huán)繞上述硅控整流器二極管區(qū)及上述金屬氧化物半導(dǎo)體晶體管區(qū)。
本發(fā)明所述靜電放電防護(hù)電路及其布局，通過以多個、較小的晶體管面積，來降低寄生電容值以及觸發(fā)電壓，可以有效降低啟動硅控整流器所需的啟動電壓(流)，也使靜電放電防護(hù)電路可以及早開啟，使核心電路免于靜電破壞。


圖1A顯示依據(jù)本發(fā)明的實(shí)施例的靜電放電防護(hù)電路的剖面圖；圖1B顯示依據(jù)本發(fā)明的實(shí)施例的靜電放電防護(hù)電路圖；圖1C顯示依據(jù)本發(fā)明的實(shí)施例的靜電放電防護(hù)電路的布局圖；圖2顯示依據(jù)本發(fā)明的實(shí)施例布局的部分放大圖。
具體實(shí)施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。
圖1A、圖1B分別顯示依據(jù)本發(fā)明實(shí)施例所述的靜電放電防護(hù)電路的剖面圖100及電路圖102。該靜電放電防護(hù)電路包括一柵極接地的NMOS晶體管106、一低電容的硅控整流器，其中上述硅控整流器包括一第一二極管108及一第二二極管109，且硅控整流器與NMOS晶體管106共用一個源極114。
參考圖1A、圖1B。在電路圖102中，NMOS晶體管106具有耦接至電路接合墊112的漏極110，源極114及耦接至地線或VSS的柵極116。電路接合墊112更耦接至一核心電路(未繪出)，而靜電放電防護(hù)電路是用來避免核心電路遭到靜電放電破壞。第一二極管108與第二二極管109串聯(lián)，且第一二極管108與第二二極管109為反向電性連接。在圖1A中的剖面圖100可看出，第一二極管108的一端耦接到電路接合墊112，第二二極管109的一端耦接到地線。第一二極管108是由P型接觸窗(contact)128及P型接觸窗128所位于的N型阱(N-well)132所構(gòu)成。第二二極管109是由N型阱132及N型阱132所位于的P型基底(substrate)所構(gòu)成。硅控整流器的一部分就是由第一和第二二極管108、109構(gòu)成的雙極晶體管(bipolar transistor)136組成。一第三二極管118和一第四二極管120分別耦接于電路接合墊112和地線之間、VDD和地線之間，用以使靜電放電防護(hù)電路達(dá)到更佳的效能。
剖面圖1 00中顯示等效寄生硅控整流器與NMOS晶體管、接合墊的連接關(guān)系。NMOS晶體管106的漏極110和源極114由N型高摻雜(N+doped)濃度區(qū)域組成。源極114同時也是橫向(lateral)寄生雙極晶體管122的射極。柵極116、源極114和P型接觸窗126都耦接到VSS，而漏極110、P型接觸窗128和N型接觸窗130都耦接到電路接合墊112。此外，N型接觸窗124耦接到操作電壓VDD。P型接觸窗128形成于N型阱132之內(nèi)。在P型基底和漏極110接面形成的PN結(jié)構(gòu)成第三二極管118，而P型基底和N型接觸窗124的接面構(gòu)成第四二極管120。N型阱132內(nèi)有一等效N型阱電阻134。位于N型阱132內(nèi)的橫向寄生PNP型雙極晶體管136亦構(gòu)成硅控整流器的一部分。當(dāng)橫向寄生PNP型雙極晶體管136的射極耦接到P型接觸窗128，基極耦接到N型接觸窗130，而集極耦接到橫向寄生N型雙極晶體管122。橫向寄生P型雙極晶體管136的集極亦透過一基底電阻138及第四二極管120耦接到N型接觸窗124。橫向寄生PNP型雙極晶體管136和橫向寄生N型雙極晶體管122構(gòu)成了一硅控整流器。硅控整流器耦接到NMOS晶體管106的源極114。
圖1A、圖1B所顯示的靜電放電防護(hù)電路有兩種工作模式，一種為正常操作模式，一種為靜電放電模式。在正常操作模式下，VDD和VSS會耦接于供應(yīng)電壓，使得晶片得以運(yùn)作，而電路接合墊112的電壓則于VDD和VSS之間變化。由于NMOS晶體管106的柵極接地，使得NMOS晶體管106處于關(guān)閉狀態(tài)(cut-off)。N型阱電阻134和基底電阻138使雙極晶體管在正常操作模式下保持關(guān)閉狀態(tài)，使電路接合墊112的電壓可以不受靜電放電防護(hù)電路影響。當(dāng)操作在靜電模式下時，自電路接合墊112進(jìn)入的電壓會遠(yuǎn)遠(yuǎn)大于VDD和VSS的電壓，此時NMOS晶體管106讓硅控整流電路啟動。在靜電放電防護(hù)電路中，搭配良好設(shè)計(jì)的NMOS晶體管，硅控整流器會先工作于栓鎖(latch-up)狀態(tài)下，如此可以將避免靜電放電電流流至核心電路。
為了要更有效的保護(hù)核心電路，硅控整流器的觸發(fā)電壓越低越能及早防止靜電放電電流流入核心電路。如上所述，靜電放電防護(hù)電路中越高的寄生電容會使硅控整流器的觸發(fā)電壓越高。使寄生電容增加的主因之一為N型阱132和P型基底的PN結(jié)。此接面的面積與NMOS晶體管106的尺寸有關(guān)，也就是說，NMOS晶體管106的尺寸越小，PN結(jié)的面積就越小，進(jìn)而降低寄生電容值。
一般來說，如圖1A、圖1B所示的靜電放電防護(hù)電路的布局都免不了要設(shè)計(jì)小尺寸的NMOS晶體管。在傳統(tǒng)的布局中，NMOS晶體管放置的地方與第一二極管108和第二二極管109是分開來的，再由一長導(dǎo)線耦接NMOS晶體管和二極管區(qū)。若此長導(dǎo)線的等效電阻非均勻分布，則流經(jīng)此長導(dǎo)線的電流會因位置不同而改變。如此可能會導(dǎo)致硅控整流器在栓鎖前導(dǎo)通NMOS晶體管。故提高傳統(tǒng)NMOS晶體管的體積以避免電流不均勻的問題。然而，如此一來又使寄生電容變大，進(jìn)而提高硅控整流器的觸發(fā)電壓。
圖1C顯示依據(jù)本發(fā)明實(shí)施例所述的靜電放電防護(hù)電路的布局圖142。布局圖142顯示靜電放電防護(hù)電路的元件的設(shè)置位置。舉例來說，圖1A中的NMOS晶體管106設(shè)置在晶體管區(qū)144處。狹長型的SCR二極管區(qū)146約置于兩個晶體管區(qū)144之間，SCR二極管區(qū)146內(nèi)放置第一和第二二極管108、109。附加二極管區(qū)148位于SCR二極管區(qū)146的末端，第三二極管118是設(shè)置于附加二極管區(qū)148內(nèi)。一防護(hù)環(huán)(guard ring)150以及一電子搜集防護(hù)環(huán)(electron collecting guard ring)152包圍整個布局。防護(hù)環(huán)150耦接到基底，用以偏壓防護(hù)環(huán)150對N型阱的接面。電子搜集防護(hù)環(huán)152耦接到供應(yīng)電壓VCC用以擴(kuò)大空乏區(qū)，提高搜集的效率。
每一個晶體管區(qū)144包含有多個晶體管，其作用如圖1B中的NMOS晶體管106。晶體管區(qū)144的大小大致相同，使得每一個晶體管區(qū)可等效于一個NMOS晶體管106。這些晶體管區(qū)144可以排的較靠近SCR二極管146區(qū)，以縮短耦接此二區(qū)的導(dǎo)線長度，同時也克服了已知布局的電流不平均的問題。也因此，可以通過增加NMOS晶體管106的數(shù)目，以減小NMOS晶體管106的尺寸，進(jìn)而減小寄生電容和硅控整流器的觸發(fā)電壓。另一方面，晶體管區(qū)144的數(shù)量增加的話，則可增加寄生電容和硅控整流器的觸發(fā)電壓。由于NMOS晶體管的實(shí)際尺寸直接的影響到寄生電容值，因此必須透過仔細(xì)計(jì)算來決定NMOS晶體管的大小。在本發(fā)明的實(shí)施例中，放置有數(shù)個晶體管的晶體管區(qū)144的寬度為2到480微米(μm)，其中每一個晶體管的寬度為2到80微米。
在本發(fā)明的另一實(shí)施例中，布局圖142的面積為49微米乘以22微米。每一個晶體管區(qū)144包括有8個分開的晶體管，每一個晶體管的寬度為1.5微米，長度為0.22微米。因此，每一晶體管區(qū)144的面積為1.5×0.22×8平方微米。在布局圖142中共有15個晶體管區(qū)144，故一共有120個晶體管，晶體管區(qū)面積共占1.5×0.22×120平方微米。每兩個SCR二極管區(qū)146為一區(qū)段(sector)形成在晶體管區(qū)144之間，共有五個區(qū)段，占1.3×5平方微米的面積。SCR二極管區(qū)146內(nèi)放置的為PN結(jié)二極管108和NP結(jié)二極管109，而附加二極管區(qū)148(2×12平方微米)等效于圖1A中的PN結(jié)二極管118。
圖2顯示一更詳細(xì)的布局圖154，可以更進(jìn)一步看出圖1C所示的硅控整流器，包括有2個晶體管區(qū)144、一個SCR二極管區(qū)146。布局圖154顯示NMOS晶體管如何與硅控整流器整合在一起。區(qū)域156和158代表圖1C中的兩個晶體管區(qū)144，而區(qū)段160代表1C圖中一個SCR二極管區(qū)區(qū)段146。每一塊區(qū)域156和158都包含有8個為一組的NMOS晶體管。NMOS晶體管的源極/漏極的標(biāo)號為164，柵極的標(biāo)號為162。在區(qū)域156、158的每一個晶體管的寬度為1.5微米，長度為0.22微米。布局圖154中共有16個晶體管，所占面積為1.5×0.22×16平方微米。區(qū)段160的尺寸為1.3×5平方微米，并包括一PN結(jié)二極管D1，以構(gòu)成硅控整流器。
表1列舉出依據(jù)本發(fā)明的實(shí)施例中，觸發(fā)電壓與尺寸大小的關(guān)系。
表1

上述的結(jié)果是根據(jù)人體模型(human body model，HMB)對不同尺寸的NMOS晶體管的靜電放電效應(yīng)測試。靜電放電測試是對不同大小的NMOS晶體管的靜電放電防護(hù)電路測試其對正/負(fù)電壓的反應(yīng)。共測試了三種不同的靜電放電防護(hù)晶體管，分別為108微米、144微米以及180微米。表1的數(shù)字代表可以驅(qū)動該電路的最高的電壓和漏極電流。表1亦顯示出越小的NMOS晶體管越可以降低觸發(fā)電壓。
本發(fā)明通過以多個、較小的晶體管面積，來降低寄生電容值以及觸發(fā)電壓，可以有效降低啟動硅控整流器所需的啟動電壓(流)，也使靜電放電防護(hù)電路可以及早開啟，使核心電路免于靜電破壞。低寄生電容使靜電放電防護(hù)電路適用于高頻方面的應(yīng)用，如射頻方面的應(yīng)用。本發(fā)明所提出的硅控整流器有效降低高頻應(yīng)用中的寄生電容值。
雖然本發(fā)明已通過較佳實(shí)施例說明如上，但該較佳實(shí)施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)有能力對該較佳實(shí)施例做出各種更改和補(bǔ)充，因此本發(fā)明的保護(hù)范圍以權(quán)利要求書的范圍為準(zhǔn)。
附圖中符號的簡單說明如下106NMOS晶體管108第一二極管109第二二極管110漏極112電路接合墊114源極116柵極118第三二極管120第四二極管122寄生雙極晶體管
126、128P型接觸窗124、130N型接觸窗132N型阱134N型阱電阻136雙極晶體管138基底電阻144、146SCR二極管區(qū)148附加二極管區(qū)150防護(hù)環(huán)152電子搜集防護(hù)環(huán)156、158晶體管區(qū)160二極管區(qū)區(qū)段164源極/漏極162柵極VDD操作電壓VSS地線。
權(quán)利要求
1.一種靜電放電防護(hù)電路，其特征在于，所述靜電放電防護(hù)電路包括一硅控整流器，耦接于一電路接合墊及一地線之間，上述硅控整流器用以在靜電放電發(fā)生時，引開由上述電路接合墊流入的靜電放電電流；以及至少一金屬氧化物半導(dǎo)體晶體管，具有耦接至上述硅控整流器的一源極，上述金屬氧化物半導(dǎo)體晶體管耦接于上述電路接合墊及上述地線之間，用以在靜電發(fā)生時，降低上述硅控整流器的觸發(fā)電壓；其中上述硅控整流器具有反向串聯(lián)的一第一二極管與一第二二極管，且上述串接的第一、第二二極管耦接于上述電路接合墊與上述金屬氧化物半導(dǎo)體晶體管的源極之間，以執(zhí)行一雙極晶體管的功能；其中在一布局中，用以放置上述第一及第二二極管的第一區(qū)域位于至少兩個分開的第二區(qū)域之間，而上述第二區(qū)域是用以放置上述金屬氧化物半導(dǎo)體晶體管。
2.根據(jù)權(quán)利要求1所述的靜電放電防護(hù)電路，其特征在于，上述第二區(qū)域的面積相同。
3.根據(jù)權(quán)利要求2所述的靜電放電防護(hù)電路，其特征在于，上述每一第二區(qū)域具有一寬度，介于2到480微米之間。
4.根據(jù)權(quán)利要求1所述的靜電放電防護(hù)電路，其特征在于，上述每一第二區(qū)域包括多個晶體管，用以作為上述金屬氧化物半導(dǎo)體晶體管。
5.根據(jù)權(quán)利要求1所述的靜電放電防護(hù)電路，其特征在于，上述第一二極管是由一P型摻雜區(qū)和一N型阱組成，且上述P型摻雜區(qū)是位于上述N型阱內(nèi)。
6.根據(jù)權(quán)利要求5所述的靜電放電防護(hù)電路，其特征在于，上述第二二極管是由上述N型阱及一P型基底組成，且上述N型阱位于上述P型基底內(nèi)。
7.根據(jù)權(quán)利要求5所述的靜電放電防護(hù)電路，其特征在于，更包括一第三二極管，耦接于上述電路接合墊及上述地線間，其中上述布局圖具有一第三區(qū)域，位于上述第一區(qū)域的末端，用以放置上述第三二極管。
8.根據(jù)權(quán)利要求1所述的靜電放電防護(hù)電路，其特征在于，更包括耦接于一正電壓的一第一防護(hù)環(huán)，及與上述地線耦接的一第二防護(hù)環(huán)，上述第一、第二防護(hù)環(huán)用以包圍上述第一及第二區(qū)域。
9.一種靜電放電防護(hù)電路的布局，其特征在于，所述靜電放電防護(hù)電路的布局具有一硅控整流器及一金屬氧化物半導(dǎo)體晶體管，上述硅控整流器用以在靜電發(fā)生時，避免一靜電放電電流流入一核心電路，上述金屬氧化物半導(dǎo)體晶體管用以在靜電發(fā)生時，降低上述硅控整流器的觸發(fā)電壓，上述靜電放電防護(hù)電路的布局圖包括一硅控整流器二極管區(qū)，用以放置一第一及一第二二極管，上述第一二極管與上述第二二極管是反向串接，用以構(gòu)成一雙極晶體管，且上述第一、第二二極管為一硅控整流器的部分元件；至少兩金屬氧化物半導(dǎo)體晶體管區(qū)，具有多個晶體管，用以作為一金屬氧化物半導(dǎo)體晶體管，放置于上述硅控整流器二極管區(qū)的兩端附近；其中上述金屬氧化物半導(dǎo)體晶體管區(qū)的寬度相同，介于2到480微米間；其中上述靜電放電防護(hù)電路的寄生電容是與上述金屬氧化物半導(dǎo)體晶體管區(qū)的尺寸或數(shù)目有關(guān)。
10.根據(jù)權(quán)利要求9所述的靜電放電防護(hù)電路的布局，其特征在于，上述硅控整流器的觸發(fā)電壓隨著上述金屬氧化物半導(dǎo)體晶體管區(qū)的數(shù)目下降而下降。
11.根據(jù)權(quán)利要求9所述的靜電放電防護(hù)電路的布局，其特征在于，更包括至少一附加二極管區(qū)，位于上述硅控整流器二極管區(qū)的末端。
12.根據(jù)權(quán)利要求9所述的靜電放電防護(hù)電路的布局，其特征在于，更包括一第一防護(hù)電路區(qū)耦接至一正電壓，環(huán)繞上述硅控整流器二極管區(qū)及上述金屬氧化物半導(dǎo)體晶體管區(qū)。
13.根據(jù)權(quán)利要求9所述的靜電放電防護(hù)電路的布局，其特征在于，更包括一第二防護(hù)電路區(qū)耦接至一地線，環(huán)繞上述硅控整流器二極管區(qū)及上述金屬氧化物半導(dǎo)體晶體管區(qū)。
全文摘要
本發(fā)明提供一種靜電放電防護(hù)電路及其布局，該靜電放電防護(hù)電路，包括有硅控整流器及金屬氧化物半導(dǎo)體晶體管。硅控整流器耦接在電路接合墊及地線之間，以在靜電放電發(fā)生時，引開由電路接合墊流入的靜電放電電流。金屬氧化物半導(dǎo)體晶體管具有與硅控整流器共用的源極，并耦接于電路接合墊及地線之間，以在靜電放電發(fā)生時，降低硅控整流器的觸發(fā)電壓。硅控整流器具有第一二極管，并與第二二極管反向串聯(lián)，且第一、二二極管耦接于電路接合墊與金屬氧化物半導(dǎo)體晶體管的源極之間，以執(zhí)行雙極晶體管的功能。在靜電放電防護(hù)電路的布局中，用以放置第一、二二極管的第一區(qū)域位于至少兩個分開且用來放置金屬氧化物半導(dǎo)體晶體管的第二區(qū)域之間。
文檔編號H01L23/60GK1841873SQ20061005684
公開日2006年10月4日 申請日期2006年3月7日 優(yōu)先權(quán)日2005年3月28日
發(fā)明者吳宜勛, 李建興 申請人:臺灣積體電路制造股份有限公司