專利名稱：氧化側(cè)壁圖像傳遞圖形化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及例如微電子器件所需要的精確圖形化的小的特征尺寸，或者更具體地，涉及場(chǎng)效應(yīng)器件的制造。
背景技術(shù)：
現(xiàn)今的集成電路包括大量的器件。更小的器件和縮小的基本規(guī)則(ground rules)是提高性能并增強(qiáng)可靠性的關(guān)鍵。隨著FET(場(chǎng)效應(yīng)晶體管)器件尺寸的降低，技術(shù)變得更加復(fù)雜。在實(shí)現(xiàn)不斷減小的器件范圍的過(guò)程中，涉及的一個(gè)問(wèn)題就是圖形化小的特征。在任何給定的技術(shù)水平，通常FET器件的柵極長(zhǎng)度具有最小的尺寸?？v觀微電子器件發(fā)展的歷史，一直都在為實(shí)現(xiàn)短的柵極長(zhǎng)度而努力。
對(duì)于半導(dǎo)體器件，例如具有小于30nm基本規(guī)則的MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管，一個(gè)具有歷史內(nèi)涵的名稱，通常意思是絕緣柵極FET)器件，通過(guò)光刻來(lái)圖形化柵極已變得極具挑戰(zhàn)?？s小光致抗蝕劑的厚度，例如對(duì)于在45nm基本規(guī)則的193nm波長(zhǎng)來(lái)說(shuō)僅為大約130至150nm，使得光致抗蝕劑作為掩模使用變得非常困難。光致抗蝕劑的厚度對(duì)于每層待圖形化的層來(lái)說(shuō)都是挑戰(zhàn)。對(duì)于將在30nm柵極長(zhǎng)度的一代中采用的157nm波長(zhǎng)一代的光致抗蝕劑，這個(gè)問(wèn)題將更加嚴(yán)重。此外，由于光致抗蝕劑固有的分子結(jié)構(gòu)尺寸、光致抗蝕劑顯影工藝以及光刻技術(shù)的限制，光致抗蝕劑的線邊緣粗糙度(LER)已經(jīng)達(dá)到了不可忍受的程度。例如，在25nm柵極長(zhǎng)度時(shí)LER通常是3到5nm，約為整個(gè)線寬的12％至20％。隨著柵極長(zhǎng)度的縮短，LER可單獨(dú)作為限制因素，因?yàn)樗踔量赡芷茐男∮?0nm的柵極線。
現(xiàn)有技術(shù)已經(jīng)開(kāi)發(fā)了在圖形化中光刻工藝的替代方法。其中一種具有相對(duì)較長(zhǎng)歷史的方法是間隔物圖像傳遞(SIT)方法，起始于C.Johnson等人公開(kāi)的，“Method of Making Submicron Dimensions inStructures Using Sidewall Image Transfer Techniques”，IBMTechnical Disclosure Bulletin，Vol.26，No.9，1984年2月，pp.4587-4589。SIT方法使用側(cè)壁沉積和刻蝕性質(zhì)來(lái)產(chǎn)生細(xì)線。圖1顯示了在現(xiàn)有技術(shù)的SIT方法中典型狀態(tài)的示意性剖面圖。在需要被圖形化的物品30上定義了島(island)20。該島被一個(gè)層共形地覆蓋，該層隨后被定向地(即，垂直地)刻蝕。這些刻蝕步驟的最后結(jié)果是島20側(cè)壁上的間隔物10。一旦去除了島20，則間隔物10可用作掩模。
已經(jīng)想出了各種SIT方法實(shí)施方式，例如在Baker的美國(guó)專利No.5,024,971“一種使用材料的圖形反向?qū)觼?lái)圖形化深亞微米開(kāi)口的方法”中、或在Conrad的美國(guó)專利No.6,566,759“用于側(cè)壁圖像傳遞所形成的導(dǎo)體的自對(duì)準(zhǔn)接觸區(qū)域”中所述，上述兩個(gè)專利通過(guò)引用方式并入本文，但是上述兩個(gè)專利并沒(méi)有教導(dǎo)本發(fā)明。
SIT方法有其局限性，至少具有所謂的底座問(wèn)題(footingproblem)。SIT出現(xiàn)的這個(gè)問(wèn)題是因?yàn)?，由于間隔物形成的方式使得間隔物底部通常比它們的頂部厚，如圖1所示。這種底座通常使間隔物的一側(cè)具有粗糙邊緣，導(dǎo)致間隔物的寬度不一致。間隔物的如此片面的LER使得最終物品(例如柵極)的LER必然更差。

發(fā)明內(nèi)容
考慮到上面所述的問(wèn)題，本發(fā)明公開(kāi)了一種通過(guò)氧化側(cè)壁工藝來(lái)圖形化(即形成圖案)的方法；其利用了在氧化中能夠控制尺寸的精確性，并利用了各種本領(lǐng)域中可獲得的選擇性刻蝕技術(shù)。
公開(kāi)了一種用于圖形化物品的方法，包括以下步驟當(dāng)硅構(gòu)成的層具有至少一個(gè)側(cè)壁時(shí)，在該物品上形成硅構(gòu)成的層；在至少一個(gè)側(cè)壁上生長(zhǎng)氧化物帶；去除硅構(gòu)成的層，同時(shí)在適當(dāng)?shù)奈恢昧粝卵趸飵?；在圖形化該物品時(shí)使用氧化物帶作為掩模。
公開(kāi)了一種用于圖形化MOSFET柵極的方法，包括以下步驟當(dāng)?shù)谝徊牧线m于作為MOSFET的柵極材料時(shí)，在該柵極電介質(zhì)上形成一層第一材料；沉積厚度約為2nm至70nm之間的非晶Si層；在非晶Si層的頂上沉積氮化物覆蓋層；當(dāng)側(cè)壁暴露在非晶Si層上時(shí)，圖形化氮化物覆蓋層和非晶Si層；在側(cè)壁上生長(zhǎng)氧化物帶，厚度大約為1nm至50nm之間；去除剩余的氮化物覆蓋層和非晶Si層，同時(shí)在適當(dāng)位置留下氧化物帶；在圖形化該第一材料時(shí)使用氧化物帶作為掩模，由此形成柵極。
還公開(kāi)了一種用于制造包括MOSFET器件的電子處理器的方法，包括以下步驟圖形化MOSFET器件的柵極，還包括以下步驟當(dāng)?shù)谝徊牧线m于作為MOSFET的柵極材料時(shí)，在該柵極電介質(zhì)上形成一層第一材料；沉積厚度約為10nm至70nm之間的非晶Si層；在非晶Si層的頂上沉積氮化物覆蓋層；當(dāng)側(cè)壁暴露在非晶Si層上時(shí)，圖形化氮化物覆蓋層和非晶Si層；在側(cè)壁上生長(zhǎng)氧化物帶，厚度大約為1nm至50nm之間；去除剩余的氮化物覆蓋層和非晶Si層，同時(shí)在適當(dāng)位置留下氧化物帶；在圖形化該第一材料時(shí)使用氧化物帶作為掩模，由此形成柵極。


根據(jù)下面的詳細(xì)說(shuō)明和附圖，本發(fā)明的這些和其它特征將變得顯而易見(jiàn)，其中圖1顯示了在現(xiàn)有技術(shù)的SIT方法中典型狀態(tài)的示意性剖面圖；圖2顯示了在公開(kāi)的氧化側(cè)壁圖像傳遞方法中典型狀態(tài)的示意性剖面圖；圖3至10顯示了在使用氧化側(cè)壁圖像傳遞圖形化制造MOSFET柵極的工藝步驟中典型實(shí)施例的示意性剖面圖；圖11顯示了處理器的符號(hào)代表圖，該處理器具有包含使用氧化側(cè)壁圖像傳遞方法制造的MOSFET柵極的芯片。
具體實(shí)施例方式
圖2顯示了在公開(kāi)的氧化側(cè)壁圖像傳遞工藝中典型狀態(tài)的示意性剖面圖。物品30需要被圖形化。術(shù)語(yǔ)“圖形化”意思是通過(guò)掩模來(lái)勾畫出物品30上的一些特征，并且通常通過(guò)某種刻蝕技術(shù)來(lái)去除所定義的特征的補(bǔ)集或所定義的特征。以此方式，原始物品30得到了圖形。本發(fā)明中用于這樣的圖形化的掩模是硅構(gòu)成的層110的氧化側(cè)壁100。在典型實(shí)施例中，構(gòu)成層的硅是非晶硅。
使用氧化側(cè)壁100作為掩模的方法具有幾個(gè)優(yōu)點(diǎn)。氧化側(cè)壁不受到包括如光致抗蝕劑厚度、光波長(zhǎng)尺寸以及LER的障礙等光刻技術(shù)的限制。氧化側(cè)壁技術(shù)的線寬控制非常好，因?yàn)楣柩趸に嚇O為均勻。目前的硅氧化技術(shù)可以把300mm晶片的氧化厚度做到1nm那么薄，具有小于0.1nm的均勻度變化，或者小于3％的3西格馬(sigma)。氧化側(cè)壁避免了圖1所示的現(xiàn)有技術(shù)中SIT方法的所謂底座問(wèn)題。氧化側(cè)壁也避免了SIT的所謂的負(fù)載效應(yīng)(loading effect)。負(fù)載效應(yīng)是由于沉積的側(cè)壁/間隔物層的厚度取決于圖形的局部形貌特點(diǎn)(例如局部特征密度和特征高度變化)的因素引起的，并且能夠貫穿整個(gè)晶片，例如晶片的中心對(duì)邊緣。本發(fā)明的方法，氧化側(cè)壁圖像傳遞方法，非常少的依賴于局部形貌特點(diǎn)或晶片位置。
這些優(yōu)點(diǎn)轉(zhuǎn)化為使用厚度在1nm與50nm之間(典型的范圍在5nm與25nm之間)的氧化物側(cè)壁帶100的能力。
圖2顯示了兩個(gè)氧化側(cè)壁，但是能夠定義硅構(gòu)成的層110使其具有一個(gè)或多個(gè)能夠用作掩模的氧化側(cè)壁。
氧化側(cè)壁圖像傳遞技術(shù)能夠廣泛的用于圖形化實(shí)際中任何的物品。在示意性的實(shí)施例中，氧化側(cè)壁圖像傳遞技術(shù)能夠用于圖形化FET器件(通常是MOSFET器件)的柵極。
圖3至10顯示了在使用氧化側(cè)壁圖像傳遞圖形化制造MOSFET柵極的工藝步驟中典型實(shí)施例的示意性剖面圖。
在所述的柵極圖形化步驟之前和之后，MOSFET制造能夠沿著多種變化的其中之一進(jìn)行。圖3顯示了圖形化技術(shù)的優(yōu)選的初始階段。柵極介電層160處于器件材料500上適當(dāng)?shù)奈恢谩Ｈ绫绢I(lǐng)域技術(shù)人員所熟知的，能夠廣泛地改變器件材料500的優(yōu)先選擇。適于作為MOSFET的柵極材料的一層第一材料150處于柵極電介質(zhì)160上的適當(dāng)位置。在示意性實(shí)施例中，第一材料150可以是摻雜或不摻雜的多晶硅，厚度范圍在大約50nm至150nm之間，但是在其它的實(shí)施例中，也可以使用其它適用于柵極材料的物質(zhì)或化合物。例如，這樣適合的柵極材料可以是完全硅化物柵極的短的多晶硅柵極線、多層/雙層金屬堆疊柵極、雙功函數(shù)金屬柵極的用于替換柵極線的犧牲柵極結(jié)構(gòu)、或其它的本領(lǐng)域已知的先進(jìn)的柵極堆疊集成結(jié)構(gòu)。在示意性實(shí)施例中，第一材料層150頂上是硬掩模層，其通常包括氮化物層130和氧化物層131。在某些實(shí)施例中，硬掩模層可以全部省略。接下來(lái)是硅構(gòu)成的層110，通常是非晶Si層，厚度在大約10nm至70nm之間。非晶Si層110被覆蓋層所覆蓋，覆蓋層通常是厚度約在1nm至25nm之間的氮化物層120。設(shè)置或沉積這些層的方法是本領(lǐng)域已知的。
圖4示意性顯示了該工藝步驟中接下來(lái)的階段。使用傳統(tǒng)的技術(shù)圖形化并刻蝕氮化物覆蓋層120和非晶Si層110。以此方式，至少露出在非晶Si層110上的一個(gè)側(cè)壁111。
圖5顯示了在非晶Si層110的側(cè)壁已經(jīng)被氧化、形成氧化物帶的階段的柵極制造工藝。覆蓋層120防止在側(cè)壁111表面之外的表面上形成氧化物。側(cè)壁111的氧化可以是傳統(tǒng)的熱氧化、等離子氧化、臭氧氧化、快速熱氧化、蒸汽引入氧化、或本領(lǐng)域中用于形成良好控制的均勻氧化物厚度的任何已知的方法。氧化物帶100的厚度在大約1nm至50nm之間，通常在5nm至25nm之間。
圖6顯示了通過(guò)本領(lǐng)域已知的選擇性濕法或干法刻蝕去除通常為氮化物層的覆蓋層120。用于去除氮化物的典型的濕法刻蝕工藝是所謂的熱磷酸刻蝕。下面給出了對(duì)氧化物和Si具有選擇性的氮化物去除的典型干法刻蝕工藝使用混合的碳氟化合物氣體，例如CF4、CHF3、CH2F2、CH3F與氧氣、CO或CO2、或H2混合，與其它的例如Ar或He的惰性氣體混合，工藝壓力范圍從15至100mTorr，射頻源功率范圍從50至400W，通常在容性耦合的等離子體刻蝕室內(nèi)進(jìn)行；或使用SF6、NF3、HBr、Cl2、O2、He、Ar等氣體混合物等離子體，壓力范圍從3至50mTorr，射頻源功率范圍從50至400W，其在晶片卡盤上的射頻功率為10到150W，并且通常在電感性耦合的等離子體室內(nèi)進(jìn)行。
在圖7中，已經(jīng)通過(guò)本領(lǐng)域已知的選擇性濕法或干法刻蝕去除了非晶Si層110，同時(shí)在適當(dāng)?shù)奈恢昧粝卵趸飵?00。直立的氧化物帶100成為掩模，用于將它們的圖像或足跡傳遞到下面的層、第一材料150以及可選的氮化物130和氧化物131的硬掩模層。典型的工藝參數(shù)是使用溴(Br)和氯(Cl)與等離子體的氧氣和例如氦(He)或氬(Ar)的一些惰性氣體的混合物，工藝壓力范圍從3至75mTorr，射頻源功率范圍從100至800W，在電感性耦合的等離子體室內(nèi)進(jìn)行。
圖8顯示了使用氧化物帶100作為掩模，已經(jīng)通過(guò)本領(lǐng)域已知的選擇性刻蝕對(duì)氮化物130和氧化物131的硬掩模層進(jìn)行開(kāi)口。典型的工藝參數(shù)是使用例如CF4、CHF3、CH2F2、CH3F、CH2F4的碳氟化合物氣體與等離子體的氧氣、氫氣、CO或CO2、或H2以及與例如氦(He)或氬(Ar)的一些惰性氣體的混合物，工藝壓力范圍從15至200mTorr，射頻源功率范圍從100至400W，在容性耦合的等離子體室內(nèi)進(jìn)行；或使用SF6、NF3、HBr、Cl2、O2、He、Ar等氣體混合物等離子體，壓力范圍從3至50mTorr，射頻源功率范圍從50至400W，晶片卡盤上的射頻功率范圍從10至150W，并且在電感性耦合的等離子體室內(nèi)進(jìn)行。
圖9顯示了使用氧化物帶100以及氮化物130和氧化物131的硬掩模層，通過(guò)本領(lǐng)域已知的選擇性刻蝕圖形化適于作為MOSFET的柵極材料的第一材料150。典型的工藝參數(shù)是按照工藝順序的多個(gè)步驟，例如(1)突破步驟，當(dāng)?shù)谝徊牧鲜枪钑r(shí)，使用溴(Br)和/或氯(Cl)與等離子體的氧氣的混合物，壓力范圍從3至20mTorr，射頻源功率范圍從200至600W，晶片卡盤上的射頻功率范圍從200至600W，進(jìn)行5至20秒，從第一材料150的頂部去除自然氧化物薄層；(2)主刻蝕步驟，其中使用溴(Br)和/或氯(Cl)與等離子體的氧氣和/或例如氦(He)的一些惰性氣體的混合物，壓力范圍從3至20mTorr，射頻源功率范圍從100至500W，晶片卡盤上的射頻功率范圍從10至150W，進(jìn)行10至100秒，刻蝕第一材料150的主要部分；(3)軟著陸步驟，其對(duì)底下的柵極介電層160(例如氧化物或氧氮化物)具有較高的選擇性，使用溴(Br)與等離子體的氧氣和/或例如氦(He)的一些惰性氣體的混合物，壓力范圍從5至50mTorr，射頻源功率范圍從100至500W，晶片卡盤上的射頻功率范圍從25至150W，各種端點(diǎn)技術(shù)，例如發(fā)光系統(tǒng)(OES)被用于監(jiān)控并確定此步驟的實(shí)際刻蝕時(shí)間；(4)過(guò)刻蝕步驟，通常選擇性為250至500∶1，以清除柵極介電層160，例如氧化物或氧氮化物，去除任何不在掩模下面的剩余或殘留的第一材料150，使用溴(Br)與等離子體的氧氣和/或例如氦(He)的一些惰性氣體的混合物，壓力范圍從20至100mTorr，射頻源功率范圍從200至500W，晶片卡盤上的射頻功率范圍從25至150W，通?？涛g時(shí)間為30至100秒。在所有前面所述的處理步驟中，可以改變掩模層的厚度，因?yàn)榭涛g技術(shù)的選擇性通常小于100％。
圖10顯示了在去除了掩模層100、130、131之后的狀態(tài)。此外，可選地，柵極介電層160也可以在這些步驟中被圖形化，只在第一材料150底下的適當(dāng)位置留下柵極介電層160。通常的去除工藝是濕法刻蝕步驟，浸入10至200∶1稀釋的HF(DHF)中20至600秒。
所有上述的處理步驟僅是示意性的實(shí)施例，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)意識(shí)到，在圖形化過(guò)程中為了去除不同的層也可以采用可選的處理步驟。
在圖10示意性顯示的狀態(tài)以外，MOSFET制造優(yōu)選地使用本領(lǐng)域已知的步驟進(jìn)行處理。
圖11顯示了電子處理器900的符號(hào)代表圖，該處理器900包含至少一個(gè)芯片901，芯片901中制造了具有通過(guò)本發(fā)明公開(kāi)的氧化側(cè)壁圖形化步驟來(lái)圖形化其柵極的MOSFET器件。處理器900可以是能夠從使用氧化側(cè)壁圖形化方法處理的MOSFET獲益的任何處理器。如此制造的處理器的示意性實(shí)施例是，數(shù)字處理器，通常可在計(jì)算機(jī)的中央處理聯(lián)合體中發(fā)現(xiàn)；混合的數(shù)字/模擬處理器；以及任何需要通過(guò)氧化側(cè)壁圖形化方法的短?hào)艠O達(dá)到的高性能的通用處理器。
根據(jù)上述的教導(dǎo)，本發(fā)明的許多修改和變化是可能的，并且對(duì)于本領(lǐng)域技術(shù)人員是顯而易見(jiàn)的。本發(fā)明的范圍由后附的權(quán)利要求限定。
權(quán)利要求
1.一種用于圖形化物品的方法，包括以下步驟在所述物品上形成硅構(gòu)成的層，其中所述硅構(gòu)成的層具有至少一個(gè)側(cè)壁；在所述至少一個(gè)側(cè)壁上生長(zhǎng)氧化物帶；去除所述硅構(gòu)成的層，同時(shí)在適當(dāng)?shù)奈恢昧粝卵趸飵?；在圖形化所述物品時(shí)使用所述氧化物帶作為掩模。
2.如權(quán)利要求1所述的方法，其中所述氧化物帶的厚度生長(zhǎng)到大約1nm至50nm之間。
3.如權(quán)利要求2所述的方法，其中所述氧化物帶的厚度生長(zhǎng)到大約5nm至25nm之間。
4.如權(quán)利要求1所述的方法，其中選擇所述硅構(gòu)成的層使其厚度大約在10nm至70nm之間。
5.如權(quán)利要求4所述的方法，進(jìn)一步包括在所述硅構(gòu)成的層的頂上沉積厚度大約在1nm至25nm之間的覆蓋層的步驟。
6.如權(quán)利要求5所述的方法，其中選擇所述覆蓋層使其為氮化物層。
7.如權(quán)利要求4所述的方法，其中選擇所述硅構(gòu)成的層使其為非晶Si。
8.如權(quán)利要求1所述的方法，其中選擇所述物品使其為分層的結(jié)構(gòu)。
9.如權(quán)利要求8所述的方法，其中選擇所述分層的結(jié)構(gòu)以包括一層第一材料，其中所述第一材料適于作為FET的柵極材料。
10.如權(quán)利要求9所述的方法，其中選擇所述分層的結(jié)構(gòu)以進(jìn)一步包括在所述第一材料上的硬掩模層。
11.如權(quán)利要求10所述的方法，其中選擇所述硬掩模層以包括在所述第一材料上的氮化物層以及在所述氮化物層上的氧化物層。
12.如權(quán)利要求11所述的方法，其中選擇所述分層的結(jié)構(gòu)以進(jìn)一步包括在所述第一材料下的柵極介電層。
13.一種用于圖形化MOSFET柵極的方法，包括以下步驟在所述MOSFET的柵極電介質(zhì)上形成一層第一材料；在所述第一材料上沉積厚度約為10nm至70nm之間的非晶Si層；在所述非晶Si層的頂上沉積氮化物覆蓋層；圖形化所述氮化物覆蓋層和所述非晶Si層，其中側(cè)壁暴露在所述非晶Si層上；在所述側(cè)壁上生長(zhǎng)氧化物帶，使其厚度大約為1nm至50nm之間；去除所述圖形化的氮化物覆蓋層和所述非晶Si層，同時(shí)在適當(dāng)位置留下所述氧化物帶；在圖形化所述第一材料時(shí)使用所述氧化物帶作為掩模。
14.如權(quán)利要求13所述的方法，其中所述氧化物帶的厚度生長(zhǎng)到大約5nm至25nm之間。
15.如權(quán)利要求13所述的方法，進(jìn)一步包括在所述的第一材料層與所述非晶Si層之間設(shè)置硬掩模層的步驟。
16.如權(quán)利要求15所述的方法，其中選擇所述硬掩模層以包括在所述第一材料上的氮化物層以及在所述氮化物層上的氧化物層。
17.一種用于制造包括MOSFET器件的電子處理器的方法，包括以下步驟圖形化所述MOSFET器件的柵極，所述圖形化步驟包括以下步驟在所述MOSFET的柵極電介質(zhì)上形成一層第一材料；在所述第一材料上沉積厚度約為10nm至70nm之間的非晶Si層；在所述非晶Si層的頂上沉積氮化物覆蓋層；圖形化所述氮化物覆蓋層和所述非晶Si層，其中側(cè)壁暴露在所述非晶Si層上；在所述側(cè)壁上生長(zhǎng)氧化物帶，使其厚度大約為1nm至50nm之間；去除所述圖形化的氮化物覆蓋層和所述非晶Si層，同時(shí)在適當(dāng)位置留下氧化物帶；在圖形化所述第一材料時(shí)使用所述氧化物帶作為掩模。
18.如權(quán)利要求17所述的方法，其中所述氧化物帶的厚度生長(zhǎng)到大約5nm至25nm之間。
全文摘要
公開(kāi)了一種用于圖形化MOSFET柵極的方法，包括以下步驟在所述柵極電介質(zhì)上形成一層?xùn)艠O材料；在柵極材料層上沉積非晶Si層；在非晶Si層的頂上沉積氮化物覆蓋層；圖形化氮化物覆蓋層和非晶Si層，使得側(cè)壁暴露在非晶Si層上；在側(cè)壁上生長(zhǎng)氧化物帶；去除圖形化的氮化物覆蓋層和非晶Si層，同時(shí)在適當(dāng)位置留下氧化物帶；在圖形化柵極材料時(shí)使用氧化物帶作為掩模。
文檔編號(hào)H01L21/28GK1779903SQ20051011382
公開(kāi)日2006年5月31日 申請(qǐng)日期2005年10月19日 優(yōu)先權(quán)日2004年10月20日
發(fā)明者張郢, 閻紅雯, 楊慶云 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司