專利名稱：高壓金屬氧化物半導體元件的制作方法
技術領域：
本發(fā)明涉及一種半導體高壓元件，尤其涉及一種改良的高壓金屬氧化物半導體晶體管元件結構，可以同時提高其擊穿電壓(breakdown voltage)以及飽和漏極電流(saturation drain current，IDS)。
背景技術：
以目前的半導體技術水準，業(yè)界已能將控制電路、存儲器、低壓操作電路以及高壓操作電路及元件同時整合制作在單一芯片上，藉此降低成本，同時提高操作效能，其中如垂直擴散金屬氧化物半導體(verticaldouble-diffusion metal-oxide-semiconductor，VDMOS)、絕緣柵極雙極晶體管(insulated gate bipolar transistor，IGBT)以及橫向擴散金屬氧化物半導體(lateral-diffusion metal-oxide-semiconductor，LDMOS)等制作在芯片內的高壓元件，由于具有較佳的切換效率(power switching efficiency)，因此又較常被應用。如本領域技術人員所知，前述的高壓元件往往被要求能夠承受較高的擊穿電壓，并且能在較低的阻值下操作。
為了能夠承受較高的擊穿電壓，目前已發(fā)展出如雙擴散漏極(doublediffuse drain，DDD)結構，其可以抑制由于短溝道造成的熱載流子效應，因此可以避免在高漏極/源極電壓操作時發(fā)生電擊穿現(xiàn)象。另一種常見的結構則是橫向擴散金屬氧化物半導體(LDMOS)，其優(yōu)點是具有較高的操作效率，且較平坦的結構設計也使得橫向擴散金屬氧化物半導體元件較容易與其它電路整合。
請參閱圖1，其繪示的是現(xiàn)有高壓NMOS元件的剖面示意圖。高壓NMOS元件10是制作在P型襯底12上，而在P型襯底12上形成有柵極22。在柵極22與P型襯底12之間形成有一柵極介電層24。在P型襯底12中，介于N+源極/漏極區(qū)域34與柵極22之間，形成有一第一絕緣結構32。第一絕緣結構32與N+源極/漏極區(qū)域34皆形成在一N型漂流離子井36內。在兩N型漂流離子并36之間為溝道區(qū)域40。在N+源極/漏極區(qū)域34與第一絕緣結構32相反的一側，設有一第二絕緣結構38，用來將該高壓NMOS元件10與其它的元件隔離。
根據(jù)現(xiàn)有技藝，若要提升高壓NMOS元件10的擊穿電壓，其中一種作法是將N型漂流離子井36的摻雜濃度降低，或者將N+源極/漏極區(qū)域34的摻雜濃度降低，又或者同時將兩者的摻雜濃度降低，但是，這種作法的缺點在于雖然可以提高擊穿電壓，但是也卻會降低飽和漏極電流(saturationdrain current，IDS)。另一種作法是增加N+源極/漏極區(qū)域34與柵極22的距離，然而，這樣卻會使得高壓元件占據(jù)過多的芯片面積，造成成本的提高。
由此可知，目前該技術領域中確實需要一種同時可以提高擊穿電壓以及飽和漏極電流的高壓金屬氧化物半導體元件的設計，但又不會占據(jù)過大的芯片面積。

發(fā)明內容
本發(fā)明的主要目的即在提供一種改良的高壓金屬氧化物半導體元件，可以提高擊穿電壓以及飽和漏極電流。
根據(jù)本發(fā)明的優(yōu)選實施例，本發(fā)明提供一種高壓金屬氧化物半導體元件，包括一具有一第一導電型的半導體襯底；一具有一第二導電型的漂流離子井，設于該半導體襯底中；一第一絕緣區(qū)域，設于該漂流離子井內；一柵極，設于該半導體襯底上，并且該柵極與一部分的該第一絕緣區(qū)域重疊；一具有該第二導電型的漏極區(qū)域，設于該第一絕緣區(qū)旁與該柵極相反的一側；一第二絕緣區(qū)域，設于該漂流離子井內，且該第二絕緣區(qū)域設于該漏極區(qū)域旁與該第一絕緣區(qū)相反的一側；以及一具有該第二導電型的第一虛設擴散區(qū)域，設于該漂流離子井內，且該虛設擴散區(qū)域設于該第二絕緣區(qū)域旁與該漏極區(qū)域相反的一側。
根據(jù)本發(fā)明另一優(yōu)選實施例，本發(fā)明披露一種高壓LDMOS元件，包括一具有一第一導電型的半導體襯底；一具有一第二導電型的離子井，設于該半導體襯底中；一第一柵極，設于該半導體襯底上；一與該第一柵極相鄰的第二柵極，設于該半導體襯底上；一具有該第二導電型的漏極摻雜區(qū)域，設于該離子井內，且該漏極摻雜區(qū)域位于該第一柵極與該第二柵極的中間處；一絕緣區(qū)域，設于該離子井內，且該絕緣區(qū)域位于該漏極摻雜區(qū)域與該第一柵極之間以及位于該漏極摻雜區(qū)域與該第二柵極之間；多個具有該第二導電型的虛設擴散區(qū)域，設于該絕緣區(qū)域內；以及一源極區(qū)域，設于該離子并內，且該源極區(qū)域位于該第一柵極或該第二柵極旁與該絕緣區(qū)域相反的一側。
為了使本領域技術人員能更進一步了解本發(fā)明的特征及技術內容，請參閱以下有關本發(fā)明的詳細說明與附圖。然而附圖僅供參考與輔助說明用，并非用來對本發(fā)明加以限制。


圖1繪示的是現(xiàn)有高壓NMOS元件的剖面示意圖；圖2繪示的是高壓金屬氧化物半導體元件的剖面示意圖；圖3繪示的是本發(fā)明第二優(yōu)選實施例的高壓NMOS元件的剖面示意圖；圖4繪示的是本發(fā)明第三優(yōu)選實施例的高壓LDMOS元件的剖面示意圖。
主要元件符號說明10 高壓NMOS元件 12 P型襯底22 柵極 24 柵極介電層32 第一絕緣結構 34 N+源極/漏極區(qū)域36 N型漂流離子井38 第二絕緣結構40 溝道區(qū)域100 高壓金屬氧化物半導體元件 112 P型襯底122 柵極 124 柵極介電層132 淺溝絕緣區(qū)域 134 N+源極/漏極區(qū)域132a 次STI區(qū)域136 N型漂流離子井138 周邊STI區(qū)域140 溝道區(qū)域 210 虛設STI區(qū)域220 N型虛設擴散區(qū)域 250 P+保護環(huán)狀擴散區(qū)域300 高壓NMOS元件 320 虛設擴散區(qū)域400 高壓LDMOS元件312 P型襯底322a 柵極 322b 柵極324a 柵極介電層 324b 柵極介電層
332 STI區(qū)域332a 次STI區(qū)域334 STI區(qū)域334a 次STI區(qū)域336 深N型并338 周邊STI區(qū)域350 N+漏極區(qū)域420 虛設擴散區(qū)域 440 虛設擴散區(qū)域510 源極區(qū)域 512 N+區(qū)域514 P+區(qū)域516 P型井550 P+保護環(huán)狀擴散區(qū)域具體實施方式
請參閱圖2，其繪示的是高壓金屬氧化物半導體元件100的剖面示意圖。為方便說明，在優(yōu)選實施例中的高壓金屬氧化物半導體元件100是一NMOS晶體管元件，但本發(fā)明也同時適用在PMOS晶體管結構，僅需將高壓金屬氧化物半導體元件100部分區(qū)域做適當?shù)碾娦陨系男薷摹Ｈ鐖D2所示，高壓金屬氧化物半導體元件100形成在P型襯底112上。在P型襯底112上，形成有一柵極122。在柵極122與P型襯底112之間形成有一柵極介電層124。
根據(jù)本發(fā)明的第一優(yōu)選實施例，在柵極122與高壓金屬氧化物半導體元件100的N+源極/漏極區(qū)域134之間設有一淺溝絕緣(shallow trenchisolation，STI)區(qū)域132。在其它實施例中，STI區(qū)域132也可以被LOCOS場氧化層取代。N+源極/漏極區(qū)域134與STI區(qū)域132皆形成在相對應的N型漂流離子井136內。在兩N型漂流離子井136之間為一溝道區(qū)域140。
本發(fā)明的主要特征在于N型漂流離子井136內另外形成有一虛設STI區(qū)域210，其位置設在N+源極/漏極區(qū)域134旁與STI區(qū)域132相反的一側。如圖2所示，虛設STI區(qū)域210與N+源極/漏極區(qū)域134相鄰接。虛設STI區(qū)域210在N型漂流離子井136內另外隔離出一N型虛設擴散區(qū)域220，其位于虛設STI區(qū)域210旁與N+源極/漏極區(qū)域134相反的一側。高壓金屬氧化物半導體元件100還包括一周邊STI區(qū)域138，用來將高壓NMOS元件100與其它的元件隔離。此外，在周邊STI區(qū)域138下方提供有一P+保護環(huán)狀擴散區(qū)域250，圍繞在高壓NMOS元件100周圍。此外，N+源極/漏極區(qū)域134上可另有一硅化金屬層(圖未示)。
經(jīng)過實驗結果的確認，發(fā)現(xiàn)藉由虛設STI區(qū)域210在N型漂流離子井136內另外隔離出N型虛設擴散區(qū)域220，操作時所產生的最高電場位置可以橫向地被位移，使該最高電場位置較遠離溝道區(qū)域140。如此一來，即可以改善高壓NMOS元件100的擊穿電壓。
一般來說，圖1中的現(xiàn)有高壓金屬氧化物半導體元件10能夠承受的擊穿電壓約介于61至62伏特之間。根據(jù)模擬數(shù)據(jù)的結果顯示，現(xiàn)有高壓金屬氧化物半導體元件10操作時最高電場位置約略出現(xiàn)在N+源極/漏極區(qū)域34與第二絕緣結構38之間。相比之下，若利用虛設STI區(qū)域210在N型漂流離子井136內另外隔離出N型虛設擴散區(qū)域220，則本發(fā)明高壓NMOS元件100在操作時所產生的最高電場位置可以橫向地被位移至虛設擴散區(qū)域220與周邊STI區(qū)域138之間，且能夠承受的擊穿電壓提高至介于68至69伏特之間。
請參閱圖3，其繪示的是本發(fā)明第二優(yōu)選實施例的高壓NMOS元件300的剖面示意圖。圖3中所示的高壓NMOS元件300與圖2中所示的高壓NMOS元件100之間的最大不同在于，高壓NMOS元件300其設于柵極122與N+源極/漏極區(qū)域134之間的STI區(qū)域132并非完整的一整塊STI區(qū)域，而是利用虛設擴散區(qū)域320的設置，將STI區(qū)域132再分為數(shù)個次STI區(qū)域132a。
如圖3所示，虛設STI區(qū)域210也設置在漂流離子井136中，其位置設在N+源極/漏極區(qū)域134旁與STI區(qū)域132相反的一側。虛設STI區(qū)域210與N+源極/漏極區(qū)域134相鄰接。同樣的，虛設STI區(qū)域210在N型漂流離子并136內另外隔離出一N型虛設擴散區(qū)域220，其位于虛設STI區(qū)域210旁與N+源極/漏極區(qū)域134相反的一側。高壓金屬氧化物半導體元件300還包括一周邊STI區(qū)域138，用來將高壓NMOS元件300與其它的元件隔離。此外，在周邊STI區(qū)域138下方同樣提供有一P+保護環(huán)狀擴散區(qū)域250，圍繞在高壓NMOS元件300周圍。經(jīng)過實驗結果的驗證，在STI區(qū)域132設置有虛設擴散區(qū)域320的高壓NMOS元件300，其操作時的飽和漏極電流(IDS)以及擊穿電壓皆可以同時獲得提升。
請參閱圖4，其繪示的是本發(fā)明第三優(yōu)選實施例的高壓LDMOS元件400的剖面示意圖。如圖4所示，本發(fā)明高壓LDMOS元件400形成在P型襯底312上。在P型襯底312上，形成有兩相鄰柵極322a以及柵極322b。分別在柵極322a與P型襯底312之間以及柵極322b與P型襯底312之間各設置有柵極介電層324a以及柵極介電層324b。在P型襯底312中還形成有一深N型井336。
在深N型井336中，約介于柵極322a以及柵極322b之間的中間處，形成有一N+漏極區(qū)域350。根據(jù)本發(fā)明第三優(yōu)選實施例，在N+漏極區(qū)域350與柵極322a之間設有一包括數(shù)個次STI區(qū)域332a的STI區(qū)域332，在N+漏極區(qū)域350與柵極322b之間設有一包括數(shù)個次STI區(qū)域334a的STI區(qū)域334。同樣的，在次STI區(qū)域332a之間為虛設擴散區(qū)域420，在次STI區(qū)域334a之間為虛設擴散區(qū)域440。柵極322a與一部分的次STI區(qū)域332a重疊，而柵極322b與一部分的次STI區(qū)域334a重疊。本發(fā)明藉由在STI區(qū)域332以及STI區(qū)域334內設置虛設擴散區(qū)域，來達到同時提升高壓元件操作時的飽和漏極電流(IDS)以及擊穿電壓的目的。
根據(jù)本發(fā)明第三優(yōu)選實施例，每一個虛設擴散區(qū)域的寬度與相鄰兩個虛設擴散區(qū)域之間的間隔可以約略相等。例如，每一個虛設擴散區(qū)域的寬度與相鄰兩個虛設擴散區(qū)域之間的間隔皆為0.5微米。此外，經(jīng)過實驗結果的驗證，發(fā)現(xiàn)隨著每一個虛設擴散區(qū)域的寬度的增加，高壓元件操作時的飽和漏極電流(IDS)同時也有提升。根據(jù)這樣的實驗結果，因此建議在設計每一個虛設擴散區(qū)域的寬度時，可以使其寬度盡量越大越好，而獲得較高的飽和漏極電流。
如圖4所示，本發(fā)明高壓LDMOS元件400還包括周邊STI區(qū)域338，用來將高壓LDMOS元件400與其它的元件隔離。此外，在周邊STI區(qū)域338下方同樣提供有一P+保護環(huán)狀擴散區(qū)域550，圍繞在高壓LDMOS元件400周圍。于深N型井336內，在柵極322a與322b旁與漏極350相反的一側，各設有一源極區(qū)域510。根據(jù)本發(fā)明第三優(yōu)選實施例，源極區(qū)域510包括一靠近柵極322a與322b的N+區(qū)域512，以及與N+區(qū)域512比鄰的P+區(qū)域514，而N+區(qū)域512與P+區(qū)域514皆形成在P型井516中。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種高壓金屬氧化物半導體元件，包括一具有一第一導電型的半導體襯底；一具有一第二導電型的漂流離子井，設于該半導體襯底中；一第一絕緣區(qū)域，設于該漂流離子井內；一柵極，設于該半導體襯底上，并且該柵極與一部分的該第一絕緣區(qū)域重疊；一具有該第二導電型的漏極區(qū)域，設于該第一絕緣區(qū)旁與該柵極相反的一側；一第二絕緣區(qū)域，設于該漂流離子井內，且該第二絕緣區(qū)域設于該漏極區(qū)域旁；以及一具有該第二導電型的第一虛設擴散區(qū)域，設于該漂流離子井內，且該虛設擴散區(qū)域設于該第二絕緣區(qū)域旁與該漏極區(qū)域相反的一側。
2.如權利要求1所述的高壓金屬氧化物半導體元件，其中該高壓金屬氧化物半導體元件還包括一第三絕緣區(qū)域，設于該第一虛設擴散區(qū)域旁與該第二絕緣區(qū)域相反的一側。
3.如權利要求2所述的高壓金屬氧化物半導體元件，其中該高壓金屬氧化物半導體元件還包括一具有該第一導電型的保護環(huán)狀擴散區(qū)域，設置于該第三絕緣區(qū)域下方。
4.如權利要求1所述的高壓金屬氧化物半導體元件，其中該高壓金屬氧化物半導體元件還包括一具有該第二導電型的第二虛設擴散區(qū)域，設于該第一絕緣區(qū)域內。
5.如權利要求1所述的高壓金屬氧化物半導體元件，其中該高壓金屬氧化物半導體元件還包括一柵極介電層，設于該柵極與該半導體襯底之間。
6.如權利要求1所述的高壓金屬氧化物半導體元件，其中該第一導電型為P型，該第二導電型為N型。
7.如權利要求1所述的高壓金屬氧化物半導體元件，其中該第一導電型為N型，該第二導電型為P型。
8.一種高壓金屬氧化物半導體元件，包括一具有一第一導電型的半導體襯底；一具有一第二導電型的離子井，設于該半導體襯底中；一第一柵極，設于該半導體襯底上；一與該第一柵極相鄰的第二柵極，設于該半導體襯底上；一具有該第二導電型的漏極摻雜區(qū)域，設于該離子井內，且該漏極摻雜區(qū)域位于該第一柵極與該第二柵極的中間處；一絕緣區(qū)域，設于該離子井內，且該絕緣區(qū)域位于該漏極摻雜區(qū)域與該第一柵極之間以及位于該漏極摻雜區(qū)域與該第二柵極之間；多個具有該第二導電型的虛設擴散區(qū)域，設于該絕緣區(qū)域內；以及一源極區(qū)域，設于該離子井內，且該源極區(qū)域位于該第一柵極或該第二柵極旁與該絕緣區(qū)域相反的一側。
9.如權利要求8所述的高壓金屬氧化物半導體元件，其中該高壓金屬氧化物半導體元件還包括一第一柵極介電層，設于該第一柵極與該半導體襯底之間，以及一第二柵極介電層，設于該第二柵極與該半導體襯底之間。
10.如權利要求8所述的高壓金屬氧化物半導體元件，其中該高壓金屬氧化物半導體元件還包括一周邊絕緣區(qū)域，設于該半導體襯底中，且圍繞著該高壓金屬氧化物半導體元件。
11.如權利要求10所述的高壓金屬氧化物半導體元件，其中該高壓金屬氧化物半導體元件還包括一具有該第一導電型的保護環(huán)狀擴散區(qū)域，設置于該周邊絕緣區(qū)域下方。
12.如權利要求8所述的高壓金屬氧化物半導體元件，其中該源極區(qū)域包括一具有該第二導電型的第一摻雜區(qū)域，其鄰接一具有該第一導電型的第二摻雜區(qū)域。
13.如權利要求12所述的高壓金屬氧化物半導體元件，其中該第一摻雜區(qū)域與該第二摻雜區(qū)域皆位于一具有該第一導電型的第三摻雜區(qū)域內。
14.如權利要求8所述的高壓金屬氧化物半導體元件，其中該第一導電型為P型，該第二導電型為N型。
15.如權利要求8所述的高壓金屬氧化物半導體元件，其中該第一導電型為N型，該第二導電型為P型。
16.一種高壓金屬氧化物半導體元件，包括一半導體襯底，其上設有一具有一第一導電型的離子井；一漏極區(qū)域，其具有該第一導電型且設于該離子井內；一第一絕緣區(qū)域，設于靠近該漏極區(qū)域的該半導體襯底中；一第二絕緣區(qū)域，設于該漏極區(qū)域旁與該第一絕緣區(qū)域相反側的該半導體襯底中；一柵極，設于該半導體襯底上，并且該柵極與一部分的該第二絕緣區(qū)域重疊；一源極區(qū)域，設于該柵極旁與該漏極區(qū)域相反側的該離子井內。
17.如權利要求16所述的高壓金屬氧化物半導體元件，其中該高壓金屬氧化物半導體元件還包括一柵極介電層，設于該柵極與該半導體襯底之間。
18.如權利要求16所述的高壓金屬氧化物半導體元件，其中該源極區(qū)域包括一具有該第一導電型的第一摻雜區(qū)域，其鄰接一具有一第二導電型的第二摻雜區(qū)域。
19.如權利要求18所述的高壓金屬氧化物半導體元件，其中該第一導電型為N型，該第二導電型為P型。
20.如權利要求18所述的高壓金屬氧化物半導體元件，其中該第一導電型為P型，該第二導電型為N型。
全文摘要
一種高壓金屬氧化物半導體元件，包括一具有一第一導電型的半導體襯底；一具有一第二導電型的漂流離子井，設于該半導體襯底中；一第一絕緣區(qū)域，設于該漂流離子井內；一柵極，設于該半導體襯底上，并且該柵極與一部分的該第一絕緣區(qū)域重疊；一具有該第二導電型的漏極區(qū)域，設于該第一絕緣區(qū)旁與該柵極相反的一側；一第二絕緣區(qū)域，設于該漂流離子井內，且該第二絕緣區(qū)域設于該漏極區(qū)域旁與該第一絕緣區(qū)域相反的一側；以及一具有該第二導電型的第一虛設擴散區(qū)域，設于該漂流離子井內，且該虛設擴散區(qū)域設于該第二絕緣區(qū)域旁與該漏極區(qū)域相反的一側。
文檔編號H01L29/78GK1881613SQ200510022960
公開日2006年12月20日 申請日期2005年12月19日 優(yōu)先權日2005年6月14日
發(fā)明者高境鴻 申請人:聯(lián)華電子股份有限公司