專利名稱：3d rram的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于非易失存儲器陣列應(yīng)用的薄膜電阻存儲器件，尤其涉及一種無需有源器件的電阻存儲器件。
背景技術(shù)：
現(xiàn)有技術(shù)的電阻存儲器件陣列需要在非易失存儲元件上的有源器件。然而，在電阻存儲器件的情況下，這些器件是一個電阻器、一個晶體管的陣列，或一個電阻器、一個二極管的陣列，這些陣列不適合在超高密度存儲器集成的三維陣列中使用。在此公開的發(fā)明解決上述問題，因為該發(fā)明的存儲器單元可以結(jié)合到大的存儲器陣列中，并且無需有源器件。

發(fā)明內(nèi)容
3D RRAM中使用的存儲器陣列層在其上具有外圍電路的硅基底上形成，該存儲器陣列層包括沉積和平面化的第一氧化硅層；底部電極，由選自Pt、PtRhOx、PtIrOx以及TiN/Pt構(gòu)成的材料組的材料形成；沉積的第二氧化物層，其厚度至少為底部電極厚度的1.5倍，其被平面化以達到暴露底部電極的水平；存儲電阻器材料層；Si3N4層；第三氧化物層，其厚度大約為存儲電阻器材料的厚度的1.5倍；進行CMP以暴露存儲電阻器表面；頂部電極，由選自Pt、PtRhOxPtIrOx以及TiN/Pt構(gòu)成的材料組的材料制成；覆蓋氧化物層。多個存儲器陣列層彼此層疊形成。
單步編程3D RRAM的方法包括選擇要寫入的存儲單元；將高電壓編程脈沖施加到第一相關(guān)位線；將低電壓編程脈沖施加到第二相關(guān)位線；浮動關(guān)聯(lián)的字線；用半編程脈沖電壓來偏置所有其它的字線；以及將所有未選位線偏置到地電位。
在兩步操作中編程3D RRAM的方法包括選擇要寫入的存儲單元；將低電壓編程脈沖施加到該存儲單元中的第一存儲電阻器；將高電壓編程脈沖施加到該存儲單元中的第二存儲電阻器；將被選字線設(shè)置為地電位；將所有其它字線偏置到0.5VP；用脈沖幅度為-VP的負編程脈沖來偏置第一相關(guān)位線；用幅度為+VP的正編程脈沖來偏置第二相關(guān)位線；以及用0VP和0.5VP之間的編程電壓來脈動所有未選存儲電阻器。
通過將小的電壓施加到未選位的字線以提高第一相關(guān)位線和第二相關(guān)位線之間的線電壓差；以及將讀取電壓施加到與被選存儲單元相關(guān)聯(lián)的字線并且檢測第一相關(guān)位線和第二相關(guān)位線之間的電壓差，讀取本發(fā)明的存儲器單元。
本發(fā)明的一個目的是提供可靠的電阻性非易失存儲器件，其適合無需有源器件的三維結(jié)構(gòu)的超高密度的存儲器陣列。
提供本發(fā)明的概述和目的是為了能夠很快地理解本發(fā)明的本質(zhì)。通過結(jié)合附圖來參考本發(fā)明優(yōu)選實施例的詳細描述，可以獲得對本發(fā)明更加徹底的理解。


圖1是本發(fā)明的方法的框圖。
圖2描述了將CMR存儲電阻器編程到高電阻狀態(tài)的條件。
圖3描述了將CMR存儲電阻器編程到低電阻狀態(tài)的條件。
圖4描述本發(fā)明的三端存儲單元。
圖5描述了本發(fā)明的兩端存儲單元。
圖6是沿著字線的存儲器陣列的剖面圖。
圖7是字線之間截取的存儲器陣列的剖面圖。
圖8是沿著位線的存儲器陣列剖面圖。
圖9是圖6-8的3D存儲器陣列的單級示意圖。
圖10是圖9的電路的被選位的示意圖，其描述了第一最壞情況讀取方案。
圖11是圖9的電路的被選位的示意圖，其描述了第二最壞情況讀取方案。
圖12是描述了最壞情況讀取方案的曲線圖。
具體實施例方式
如先前所述，現(xiàn)有技術(shù)的電阻存儲器陣列需要有源器件，諸如二極管或晶體管，以防止陣列的存儲單元之間相互作用。所以，對于三維陣列來說，每一單元需要通常位于存儲器陣列中第一層之上的多晶二極管或晶體管。多晶二極管和多晶晶體管表現(xiàn)出高的漏電流，并且因此不適合結(jié)合到大的陣列中?？梢允苟嗑咏Y(jié)晶以提高有源器件的性能并且減少漏電流，然而，結(jié)晶需要的高溫度處理可能損壞位于該多晶層下面的存儲元件。本發(fā)明通過提供不需要有源器件的電阻器存儲單元來解決上述問題。
現(xiàn)在參考圖1，如圖1所示的用于制作本發(fā)明的器件的步驟通常在10包括首先根據(jù)任何現(xiàn)有技術(shù)工藝制備硅基底(12)，以及在該硅基底上制作外圍電路(14)。沉積厚度為大約100nm-1000nm的第一氧化硅層并通過化學(xué)機械拋光(CMP)處理將其平面化(16)。沉積并蝕刻底部電極(18)，該底部電極具有厚度大約為50nm至300nm的Pt，或者在雙層電極中，具有厚度大約為10nm至200nm的TiN以及厚度大約為10nm至100nm的Pt。底部電極的材料可以包括Pt、PtRhOx、PtIrOx以及TiN/Pt。沉積厚度至少為底部電極厚度的1.5倍的第二氧化物層并將其平面化到暴露底部電極的水平(20)。沉積并蝕刻厚度為20nm至150nm的存儲電阻器材料，諸如超巨磁阻(CMR)材料或其它合適的存儲電阻器材料(22)。沉積Si3N4薄層，該薄層具有例如大約10nm-30nm的厚度(24)。該制作階段的形成側(cè)壁的可選步驟包括掩模和蝕刻，以在存儲電阻器上形成Si3N4側(cè)壁。不管是否形成側(cè)壁，接下來的步驟是沉積厚度為存儲電阻器材料厚度1.5倍的第三氧化物層(26)。對該結(jié)構(gòu)進行CMP以便暴露存儲電阻器表面。沉積和刻蝕厚度大約為50nm-300nm的Pt頂部電極，或Pt和TiN的雙金屬頂部電極，其中Pt具有大約為10nm-100nm的厚度，TiN具有大約為10nm-200nm的厚度(28)。頂部電極的材料可以包括Pt、PtRhOx、PtIrOx以及TiN/Pt。沉積和平面化厚度大約為100nm-1000nm的另外的氧化物(30)，之后沉積第二層存儲器陣列的底部電極。然后重復(fù)所述過程(32)，以完成存儲器陣列的第二層和隨后的層。理論上，能夠在硅表面上制作的存儲器陣列的數(shù)量沒有限制。限制在于硅晶片(silicon wafer)表面上用于感應(yīng)放大器和外圍電路的區(qū)域。
如圖2和3所示，很明顯，編程CMR存儲器電阻存在閾值電壓。圖2描述了將本發(fā)明的CMR存儲電阻器編程到高電阻狀態(tài)的條件。當施加的脈沖幅度小于4.5V時，該電阻器的電阻不改變。當施加的脈沖的幅度大于4.5V時，該電阻器的電阻隨著脈沖幅度增加而增加。圖3描述了將該電阻器的電阻編程到低電阻狀態(tài)的條件。同樣，很明顯，對于每一脈沖寬度存在閾值脈沖幅度。高電阻狀態(tài)和低電阻狀態(tài)閾值脈沖幅度都隨著CMR薄膜厚度的減少而減少。所以，能夠選擇一個編程脈沖幅度使得在該編程脈沖的二分之一，不管該電阻器處于高電阻狀態(tài)還是處于低電阻狀態(tài)，存儲電阻器的電阻都不改變。
對于如圖4所示的三端存儲單元來說，通常在34在底部具有兩個電極36、38，在頂部具有一個電極40，在兩個底部電極之間施加編程脈沖，頂部電極浮動，例如開路，頂部電極和陰極之間的電阻增加到高電阻狀態(tài)，同時頂部電極與陽極之間的電阻減小到低電阻狀態(tài)，其中A是陰極，B是陽極，以及C是地；并且其中R(AC)＝RH且R(BC)＝RL。閾值編程幅度和三端存儲電阻器提供了本發(fā)明無有源器件的存儲單元的基本結(jié)構(gòu)。感應(yīng)(sensing)、編程以及其它支持電路在硅基底上制作。在兩端存儲單元的情況下，圖5通常在50描述了這種單元，其中地C(52)覆蓋在陽極A(54)和陰極B(56)上。
圖6-8分別描述了本發(fā)明的三維存儲器陣列沿著字線、字線之間以及沿著位線的剖面圖。雖然所描述的陣列僅有三個垂直疊加的層，但是可以將任何數(shù)量的層結(jié)合到本發(fā)明的存儲器陣列中。CMR電阻器用氧化物相隔離。在一些情況中可能需要氧擴散阻擋層，例如Si3N4、Al2O3、TiO2等等。本發(fā)明的目標僅在于陣列，因此，在此將不再討論物理單元結(jié)構(gòu)的細節(jié)。
圖9描述了一個給定單級存儲器陣列的等效電路。其是一個補充輸出存儲單元陣列。每一存儲單元包括兩個存儲電阻器。每一補充位線連接到差分放大器的相應(yīng)輸入，該差分放大器未在該圖中示出。該差分放大器的輸出可以用于數(shù)字輸出“0”或“1”狀態(tài)連接到反相器。
參考圖9，描述編程該陣列的存儲器所的兩種方法。用于三端存儲單元的單步編程方法和適于三端和兩端存儲單元的兩步編程方法。所述單步編程需要RRAM薄膜具有均勻的材料特性。所述兩步編程可應(yīng)用到任何特性非均勻的RRAM薄膜存儲單元。
首選討論單步編程過程。被選擇的單元是W2B2，并且第一相關(guān)位線B2將被編程到高電壓位，第二相關(guān)位線B2將被編程到低電壓位。字線W2浮動。用二分之一的編程脈沖電壓來偏置所有其它的字線。位線B2接地。編程脈沖VP施加到B2。所有其它位線偏置到地電位。因此，電阻器R22A處于低電阻狀態(tài)并且電阻器R22B處于高電阻狀態(tài)。用編程電壓的一半來偏置除了連接到W2字線之外的位2上的所有存儲電阻器。所以，沒有電阻變化。類似，可以適當?shù)仄醚刂鳺2的每一位線以每次編程一字。在編程之后，任何給定位內(nèi)的兩個存儲單元電阻器分別處于高電阻狀態(tài)和低電阻狀態(tài)。
兩步編程更加常規(guī)。在這個實例中再一次選擇單元W2B2。分別將第一被選存儲電阻器R22A和存儲電阻器R22B編程為低電阻狀態(tài)和高電阻狀態(tài)。將被選擇的字線W2設(shè)置為地電位，并且將所有其它字線偏置到0.5VP。將具有適當脈沖寬度的負編程脈沖和正編程脈沖被分別施加到位線B2和B2，其中負編程脈沖的脈沖幅度為-VP，正編程脈沖的脈沖幅度為+VP。所述正和負編程脈沖沒有必要同時施加，并且可以分開編程A電阻器和B電阻器。所以分別將存儲電阻器R22A和R22B編程到低電阻狀態(tài)RL和高電阻狀態(tài)RH。所有其它存儲電阻器可以用一半的編程脈沖電壓來脈動，或者也可以不被脈動。所以，在該編程操作期間，未選擇的存儲電阻器的電阻將不改變。
通過向字線施加讀電壓并且檢測(讀取)共用該存儲單元的位線之間的電壓差來讀取所述存儲器陣列。因為未選擇位的負載阻抗，給定存儲器位的讀取輸出電壓相當復(fù)雜，然而，可以將較小的電壓施加到未選擇的位的字線以提高位線電壓差。存在兩種極端的情況，這兩種情況示于圖9和10中，并且允許檢測給定存儲單元的位線之間的最小差分輸出電壓。
圖10示出了被選位的等效電路，其中將連接到該位線的所有存儲電阻器編程為低電阻狀態(tài)，同時將未連接到該位線的存儲電阻器編程為高電阻狀態(tài)。假設(shè)該位線上負載電阻為RO，在該情況中，與被編程為RL的存儲電阻器的該位線相關(guān)的負載電阻是最小的，并且與RH存儲電阻器相關(guān)的負載電阻是最大的。所以，希望在不對未選字線施加偏壓的情況下，該位線差分輸出電壓較小。該位線電壓是V1V=1-(RLn+RO-ROVWV)RL(RL+RO)(RLn+RO)-RO2---(1)]]>以及V2V=1-(RHn+RO-ROVWV)RH(RH+RO)(RHn+RO)-RO2---(2)]]>現(xiàn)在參考圖11，當該給定位線上的被選擇存儲單元被編程為低電阻狀態(tài)RL，并且連接到相同位線的所有未選存儲單元被編程為RH時，出現(xiàn)第二種情況。圖11示出了等效電路。與RL存儲電阻器相關(guān)聯(lián)的負載電阻器最大，同時與RH存儲電阻器相關(guān)聯(lián)的負載電阻器最小。所以，不對未選字線施加偏壓，位線之間的差分電壓最大。
V1V=1-(RHn+RO-ROVWV)RL(RL+RO)(RHn+RO)-RO2---(3)]]>和V2V=1-(RLn+RO-ROVWV)RH(RH+RO)(RLn+RO)-RO2---(4)]]>圖12描述了對于具有100個字線連接到給定位線的存儲器陣列，構(gòu)思歸一化位線電壓作為未選字線偏置電壓的函數(shù)。高電阻狀態(tài)是100K歐姆，低電阻狀態(tài)是1K歐姆。數(shù)據(jù)表明位線之間的差分電壓，其中VLL(v)和VHH(v)之間的電壓差分以及VLH(v)和VHL(v)之間的電壓差分分別是圖10和11的等效電路的差分輸出電壓。該差分輸出電壓隨著RH/RL比的增加而增加。
所以，已經(jīng)公開了3D RRAM。應(yīng)當理解，在所附權(quán)利要求定義的本發(fā)明的范圍內(nèi)，可以對其進行進一步的改變和修改。
權(quán)利要求
1.一種3D RRAM中使用的存儲器陣列層，在其上具有外圍電路的硅基底上，包括沉積和平面化的第一氧化硅層；采用選自Pt、PtRhOx、PtIrOx以及TiN/Pt組成的材料組中的材料所形成的底部電極；第二氧化物層，厚度至少為底部電極厚度的1.5倍，被沉積并被平面化到暴露底部電極的水平；存儲電阻器材料層；Si3N4層；第三氧化物層，厚度大約為存儲電阻器材料厚度的1.5倍；進行CMP以便暴露存儲電阻器表面；采用選自Pt、PtRhOx、PtIrOx以及TiN/Pt組成的材料組中的材料所形成的頂部電極；以及覆蓋氧化物層。
2.權(quán)利要求1的存儲器陣列層，其中所述第一氧化硅層的厚度大約為100nm至1000nm；其中所述存儲電阻器材料的厚度大約為20nm至150nm；所述Si3N4層的厚度大約為10nm至30nm；以及其中所述第三氧化物層的厚度大約為存儲電阻器材料厚度的1.5倍。
3.權(quán)利要求1的存儲器陣列層，其中所述底部電極和頂部電極對于選自Pt、PtRhOx、以及PtIrOx形成的電極組中的電極，厚度大約為50nm至300nm，或者對于雙層TiN/Pt，TiN的厚度大約為10nm至200nm并且Pt的厚度為10nm至100nm。
4.一種編程3D RRAM的方法，包括選擇要寫入的存儲單元；將高電壓編程脈沖施加到第一相關(guān)位線；將低電壓編程脈沖施加到第二相關(guān)位線；浮動關(guān)聯(lián)的字線；用二分之一的編程脈沖電壓來偏置所有其它的字線；以及將所有未選位線偏置到地電位。
5.權(quán)利要求4的方法，其中讀取存儲單元包括將小的電壓施加到未選位的字線上，以提高第一相關(guān)位線和第二相關(guān)位線之間的線電壓差；以及將讀取電壓施加到與被選存儲單元相關(guān)聯(lián)的字線，并且檢測第一相關(guān)位線和第二相關(guān)位線之間的電壓差。
6.一種編程3D RRAM的方法，包括選擇要寫入的存儲單元；將低電壓編程脈沖施加到存儲器單元中的第一存儲器電阻；將高電壓編程脈沖施加到存儲器單元中的第二存儲器電阻；將被選字線設(shè)置為地電位；將所有其它字線偏置到0.5VP；用脈沖幅度為-VP的負編程脈沖來偏置第一相關(guān)位線；用幅度為+VP的正編程脈沖來偏置第二相關(guān)位線；以及用0VP和0.5VP之間的編程電壓來脈動所有未選存儲電阻器。
7.權(quán)利要求4的方法，其中讀取存儲單元包括將小的電壓施加到未選字線上，以提高第一相關(guān)位線和第二相關(guān)位線之間的線電壓差；以及將讀取電壓施加到與被選存儲單元相關(guān)聯(lián)的字線，并且檢測第一相關(guān)位線和第二相關(guān)位線之間的電壓差。
全文摘要
在硅基底上與外圍電路一起形成在3D RRAM中使用的存儲器陣列層；沉積和形成氧化硅、底部電極材料、氧化硅、電阻器材料、氧化硅、氮化硅、氧化硅、頂部電極以及覆蓋氧化物的層。多個存儲器陣列層彼此層疊形成。本發(fā)明的RRAM可以在單步或兩步編程過程中編程。
文檔編號H01L27/24GK1665030SQ20041001043
公開日2005年9月7日 申請日期2004年11月24日 優(yōu)先權(quán)日2003年11月24日
發(fā)明者許勝籐 申請人:夏普株式會社