專利名稱：半導(dǎo)體設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體設(shè)備，具體地但并非排他地涉及例如半導(dǎo)體存儲(chǔ)器的半導(dǎo)體存儲(chǔ)設(shè)備，以及涉及用于制造此設(shè)備的基底。
背景技術(shù)：
國(guó)際專利號(hào)為PCT/EP02/06495的文獻(xiàn)披露了一DRAM設(shè)備(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，其包含一存儲(chǔ)單元矩陣，每個(gè)單元由一場(chǎng)效應(yīng)晶體管構(gòu)成。通過(guò)在每個(gè)晶體管的柵極和漏極之間，以及源極和漏極之間施加合適的電壓脈沖，就能在晶體管的體內(nèi)產(chǎn)生并存儲(chǔ)電荷。電荷的有無(wú)分別代表二進(jìn)制數(shù)據(jù)位的“1”和“0”狀態(tài)。采用SOI(硅絕緣)型場(chǎng)效應(yīng)晶體管的存儲(chǔ)器設(shè)備在“SOI technologymaterials to VLSI”，第二版，Kluwer，波士頓，1997中有詳細(xì)介紹。
用于這種設(shè)備類型的晶體管為為PD-SOI(部分耗盡SOI)晶體管，它形成在一硅層上，而所述硅層形成在一絕緣層上，每個(gè)晶體管的源極、體和漏極形成在同一層，穿過(guò)該硅層的整個(gè)厚度。然后，在該硅層上覆蓋一電介質(zhì)膜，而在該電介質(zhì)膜上形成每個(gè)晶體管的柵極。
為了使電荷存儲(chǔ)于這類晶體管的體內(nèi)，晶體管的體在其中央部分必須有足夠厚的硅層，以提供具有非耗盡區(qū)域的硅，所述非耗盡區(qū)域稱為中性區(qū)，電荷就被存儲(chǔ)在這一區(qū)域內(nèi)或附近。因此，這種晶體管叫做部分耗盡晶體管。
FD-SOI(完全耗盡SOI)晶體管已經(jīng)被大家所熟知，其中，與部分耗盡SOI晶體管相比，其源、漏區(qū)域的硅層厚度都更薄，而且/或者雜質(zhì)濃度也更低。結(jié)果，這種設(shè)備無(wú)中性區(qū)域，這就意味著在此種晶體管中不可能存儲(chǔ)電荷。然而，F(xiàn)D-SOI晶體管與PD-SOI晶體管相比，也有一系列優(yōu)點(diǎn)，比如極好的短溝道特性，非常快的開(kāi)關(guān)頻率。而這些都是由于硅層厚度較薄所致。
從圖1和圖2中可以看出，體(bulk)晶體管與SOI晶體管的比較。根據(jù)圖1a和圖2a，由基底10構(gòu)成一SOI晶體管，而基底10包含一硅基底層12，一氧化硅或藍(lán)寶石材料的絕緣層14和硅層16；在采用腔體技術(shù)的晶體管的情況下，如圖1b和圖2b所示，基底10只包含一硅基底層12。
參見(jiàn)圖2a和圖2b，其中，相同的部分由相同的附圖標(biāo)記示出，包含若干場(chǎng)效應(yīng)晶體管(在圖2a和圖2b中各僅示出一個(gè))的集成電路通過(guò)連續(xù)光刻操作形成在基底10上，在所述光刻操作中，層被部分刻蝕、摻雜，或者又沉積新層。在圖2a中示意的場(chǎng)效應(yīng)晶體管有一源極18和一漏極20，形成于層16內(nèi)，一體22被限定在源極18和漏極20之間，源極18和漏極20延伸穿過(guò)層16的整個(gè)厚度。如本領(lǐng)域的技術(shù)人員所知，源極18、漏極20和體22都通過(guò)摻雜硅層16來(lái)形成。體22被一電介質(zhì)膜24所覆蓋，電介質(zhì)膜24與源極18和漏極20部分重疊，其上提供柵極26。在源極18和漏極20周圍的層26被除區(qū)，取而代之的是氧化硅材質(zhì)的絕緣框架28。當(dāng)在柵極26上施加一合適的電壓時(shí)，在體22的表面與電介質(zhì)膜24的界面處形成一連接源極18和漏極20的導(dǎo)電溝道30。
在圖2b中，源區(qū)18和漏區(qū)20形成在基底層12內(nèi)，以限定位于源極和漏極之間的體22，電介質(zhì)膜24覆蓋體22，且與源極18和漏極20部分重疊。
現(xiàn)在看圖3a和圖3b，圖3b示出電勢(shì)隨圖3a所示腔體結(jié)構(gòu)晶體管的區(qū)域B的厚度Z(從與電介質(zhì)膜24的界面處算起)變化的示意圖。圖3b中的曲線Bc、Bv和Nf分別代表體22內(nèi)部的價(jià)帶電勢(shì)、導(dǎo)帶電勢(shì)、和費(fèi)米能級(jí)。同樣，圖4a和圖4b分別示意了PD-SOI晶體管的相應(yīng)示圖，圖5a和圖5b分別示出了FD-SOI晶體管的相應(yīng)示圖。
從圖3b到圖5b可以看到，在每種晶體管的情況下，在體22與電介質(zhì)膜24的界面處，價(jià)帶Bv和導(dǎo)帶Bc都有最小值。然而，圖3b也示意了電勢(shì)Bv和Bc在第一區(qū)域Zd變化，但趨向一極限值，超過(guò)該極限值即開(kāi)始稱為中性區(qū)的第二區(qū)域Zn。該第二區(qū)域Zn延伸穿過(guò)基底層12的整個(gè)厚度。當(dāng)對(duì)柵極26施加一合適的電壓時(shí)，在體22與電介質(zhì)膜24的界面處形成一導(dǎo)電溝道30。
現(xiàn)在看圖4b，可以看出，PD-SOI晶體管有兩個(gè)耗盡區(qū)Zd1和Zd2，分別鄰近電介質(zhì)膜24和絕緣層14，其間為中性區(qū)Zn。本領(lǐng)域的技術(shù)人員可知，耗盡區(qū)Zd2的形狀和寬度取決于后柵級(jí)電勢(shì)和前柵級(jí)電勢(shì)的相對(duì)值。有可能在體22內(nèi)存儲(chǔ)電荷，具體地，在兩個(gè)耗盡區(qū)Zd1和Zd2之間的中性區(qū)Zn內(nèi)和附近存儲(chǔ)電荷。此晶體管的一個(gè)可能的應(yīng)用是單個(gè)存儲(chǔ)單元，其能夠根據(jù)中性區(qū)Zn之內(nèi)和附近電荷的有無(wú)來(lái)代表兩個(gè)邏輯狀態(tài)，用于形成如DRAM的半導(dǎo)體存儲(chǔ)器。
現(xiàn)在看圖5b，可以看出，在FD-SOI晶體管的情況下，在體22的整個(gè)厚度范圍內(nèi)導(dǎo)帶Bc和價(jià)帶Bv的電勢(shì)持續(xù)變化。換句話說(shuō)，體22具有一延伸穿過(guò)其整個(gè)厚度的耗盡區(qū)Zd，結(jié)果就不存在中性區(qū)。從而也就不可能在體22中存儲(chǔ)電荷，這種類型的晶體管因此不能被用來(lái)作為存儲(chǔ)元件使用。當(dāng)然，這種類型的晶體管也具有一些優(yōu)點(diǎn)，具體來(lái)說(shuō)，其具有極好的短溝道特性，非常快的開(kāi)關(guān)頻率，這些都是由于硅層16的厚度較薄所致。
本發(fā)明的優(yōu)選實(shí)施例正是為了綜合部分耗盡SOI晶體管與完全耗盡SOI晶體管的有優(yōu)勢(shì)的特點(diǎn)。

發(fā)明內(nèi)容
根據(jù)對(duì)本發(fā)明的一個(gè)方面，提供一半導(dǎo)體設(shè)備，包括半導(dǎo)體材料的基底；提供于所述基底上的第一電絕緣層；提供于所述第一電絕緣層上的第一半導(dǎo)體層，其適于在其中形成至少一個(gè)場(chǎng)效應(yīng)管的相應(yīng)的源和漏區(qū)，以限定所述源區(qū)和漏區(qū)之間的一個(gè)相應(yīng)的體區(qū)；和能帶調(diào)整裝置，用于調(diào)整在至少一個(gè)所述場(chǎng)效應(yīng)晶體管的所述體區(qū)內(nèi)的價(jià)帶和/或?qū)У哪芗?jí)來(lái)增加電荷數(shù)量，所述電荷可至少被暫時(shí)存儲(chǔ)在所述體區(qū)內(nèi)。
通過(guò)提供用于調(diào)整在至少一個(gè)所述場(chǎng)效應(yīng)晶體管的所述體區(qū)內(nèi)的價(jià)帶和/或?qū)У哪芗?jí)來(lái)增加電荷數(shù)量的能帶調(diào)整裝置，其中，所述電荷可至少被暫時(shí)存儲(chǔ)在所述體區(qū)內(nèi)，本發(fā)明提供了驚人的優(yōu)勢(shì)，即可將第一半導(dǎo)體層制作為遠(yuǎn)比在現(xiàn)有技術(shù)中的薄，這意味著FD-SOI晶體管的第一半導(dǎo)體層的薄層(比如較快的設(shè)備性能)可以和PD-SOI晶體管的電荷存儲(chǔ)能力結(jié)合起來(lái)的優(yōu)勢(shì)。例如，本發(fā)明可用于構(gòu)建一特別緊湊的半導(dǎo)體存儲(chǔ)設(shè)備，其中，數(shù)據(jù)的各個(gè)位可以由存儲(chǔ)在各晶體管體內(nèi)的電荷的存在與否來(lái)表示，同時(shí)還利用高性能的晶體管。
能帶調(diào)整裝置還適于創(chuàng)建一區(qū)，其中，可至少暫時(shí)將電荷存儲(chǔ)在在至少一個(gè)所述場(chǎng)效應(yīng)晶體管的體區(qū)內(nèi)。
在一優(yōu)選實(shí)施例中，該能帶調(diào)整裝置適于沿基本與所述第一絕緣層垂直的方向增加一區(qū)域的長(zhǎng)度，在所述區(qū)域內(nèi)，在至少一個(gè)所述場(chǎng)效應(yīng)晶體管的體區(qū)內(nèi)的價(jià)帶和導(dǎo)帶的能量是基本恒定的。
所述能帶調(diào)整裝置可適于將一相應(yīng)的電壓變化施加于至少一個(gè)所述場(chǎng)效應(yīng)晶體管的相應(yīng)的源極、漏極和至少一個(gè)柵極。
通過(guò)向至少一個(gè)所述場(chǎng)效應(yīng)晶體管的源極、漏極和至少一個(gè)柵極施加電壓漂移，使得能夠?qū)崿F(xiàn)本發(fā)明的電荷存儲(chǔ)能力，而不用顯著地改變基底的電勢(shì)。這例如通過(guò)提供可將電荷存儲(chǔ)存儲(chǔ)器設(shè)備與邏輯設(shè)備置于相同的基底上的優(yōu)勢(shì)，大大改善自該設(shè)備形成的集成設(shè)備的多樣性，后者在向基底施加大的電壓漂移時(shí)不能其作用，且電壓漂移僅施加于基底。還提供可以最少的制造步驟制造該設(shè)備的優(yōu)勢(shì)。
在一優(yōu)選實(shí)施例中，所述能帶調(diào)整裝置包括至少一個(gè)所述場(chǎng)效應(yīng)晶體管的體區(qū)的一摻雜部分，其中，所述摻雜部分的摻雜濃度比相應(yīng)所述體區(qū)的相鄰部分的高。
所述摻雜部分可鄰近所述第一絕緣層設(shè)置。
所述能帶調(diào)整裝置在使用中可包含至少一個(gè)第二半導(dǎo)體層，其被鄰近至少一個(gè)所述場(chǎng)效應(yīng)晶體管的源和漏區(qū)設(shè)置，且其位于所述第一絕緣層的一側(cè)，遠(yuǎn)離所述第一半導(dǎo)體層。
至少一個(gè)所述第二半導(dǎo)體層可至少部分覆蓋所述基底。
至少一個(gè)所述第二半導(dǎo)體層形成部分所述基底。
所述設(shè)備進(jìn)一步包括接觸裝置，用以使該或每一個(gè)所述第二半導(dǎo)體層與一相應(yīng)的電輸入信號(hào)源相連。
該設(shè)備進(jìn)一步包括形成于所述第一半導(dǎo)體層上的至少一個(gè)所述場(chǎng)效應(yīng)晶體管的相應(yīng)的漏和源區(qū)，以限定所述源和漏區(qū)之間的相應(yīng)的體區(qū)。
所述設(shè)備還包含相鄰所述場(chǎng)效應(yīng)晶體管的相應(yīng)的所述體區(qū)設(shè)置的至少一個(gè)所述場(chǎng)效應(yīng)晶體管的至少一個(gè)相應(yīng)的柵極。
所述設(shè)備進(jìn)一步包含在所述第一半導(dǎo)體層上形成的第二絕緣層，且至少一個(gè)所述場(chǎng)效應(yīng)晶體管的至少一個(gè)相應(yīng)的柵區(qū)設(shè)置在所述第二絕緣層上。
在一優(yōu)選實(shí)施例中，所述設(shè)備為半導(dǎo)體存儲(chǔ)器。
根據(jù)本發(fā)明的另一方面，提供一種控制半導(dǎo)體設(shè)備的方法，包括半導(dǎo)體材料的基底，提供于所述基底上的第一電絕緣層，以及提供于所述第一絕緣層上的第一半導(dǎo)體層，且其中形成至少一個(gè)場(chǎng)效應(yīng)管的源和漏區(qū)，以限定在所述源和漏區(qū)之間的一相應(yīng)的體區(qū)；所述方法包括調(diào)整在至少一個(gè)所述場(chǎng)效應(yīng)晶體管的一相應(yīng)體區(qū)內(nèi)的價(jià)帶和/或?qū)б蕴岣唠姾傻臄?shù)量，所述電荷可至少被暫時(shí)存儲(chǔ)在所述體區(qū)內(nèi)。
所述調(diào)整所述價(jià)帶和/或?qū)У牟襟E包括將一相應(yīng)的電壓改變施加至所述場(chǎng)效應(yīng)晶體管的相應(yīng)的源極、漏極和至少一個(gè)柵極。
所述調(diào)整價(jià)帶和/或?qū)У牟襟E包含將一相應(yīng)的電壓施加至至少一個(gè)第二半導(dǎo)體層，所述至少一個(gè)半導(dǎo)體層位于所述第一絕緣層的一側(cè)，遠(yuǎn)離所述第一半導(dǎo)體層。
根據(jù)本發(fā)明的再一方面，提供一種半導(dǎo)體晶片，包括摻雜的半導(dǎo)體材料的基底；提供于所述基底上的第一電絕緣層；提供于所述第一電絕緣層上的第一半導(dǎo)體層；和提供于所述第一電絕緣層的一側(cè)上的至少一個(gè)第二摻雜的半導(dǎo)體材料層，遠(yuǎn)離所述的第一半導(dǎo)體層，其中，該或每個(gè)所述第二半導(dǎo)體層的雜質(zhì)濃度遠(yuǎn)遠(yuǎn)高于與其鄰近的所述基底的相應(yīng)區(qū)域。


以下參考附圖，通過(guò)例子對(duì)本發(fā)明的優(yōu)選實(shí)施例進(jìn)行描述，其中，所述例子并非是限制性的圖1a示出現(xiàn)有的應(yīng)用SOI技術(shù)制造集成電路的基底的截面示意圖；圖1b示出已知的應(yīng)用腔體技術(shù)制造集成電路的基底的截面示意圖；圖2a是已知的自圖1a所示基底形成的一晶體管的截面圖；圖2b是已知的自圖1b所示基底形成的一晶體管的截面圖；圖3a為圖2b的晶體管的示意性的橫截面圖，示出其中考慮電勢(shì)變化的區(qū)域；圖3b示出在圖3a所示晶體管的區(qū)域B中的電勢(shì)變化圖；圖4a為應(yīng)用PD-SOI技術(shù)的圖2a所示晶體管的截面圖；圖4b為示出在圖4a所示晶體管的B區(qū)域的電勢(shì)變化圖；圖5a是應(yīng)用FD-SOI技術(shù)的圖2a所示晶體管的截面圖；圖5b為示出圖5a所示的晶體管的B區(qū)域中的電勢(shì)變化圖；圖6是本設(shè)備第一實(shí)施例的半導(dǎo)體設(shè)備的截面圖；圖7a是本設(shè)備第二實(shí)施例的半導(dǎo)體設(shè)備的截面圖，其能帶未被調(diào)整；圖7b是圖7a能帶被調(diào)整的本設(shè)備的截面圖；以及圖8是本發(fā)明第三實(shí)施例的半導(dǎo)體設(shè)備的截面圖；具體實(shí)施方式
參考圖6，其中示出體現(xiàn)本發(fā)明的半導(dǎo)體設(shè)備，圖6中所示設(shè)備與圖5a中設(shè)備相同的部分由相同的附圖標(biāo)記表示。形式為硅層16的第一半導(dǎo)體層內(nèi)形成一NMOS晶體管，并且該半導(dǎo)體層上覆蓋一絕緣層32，其被穿孔形成窗，所述窗被填充導(dǎo)電材料從而形成接觸區(qū)34、35，它們分別與源區(qū)18和漏區(qū)20相連。接觸區(qū)34、35也分別與導(dǎo)線36、37相連。
圖6所示的NMOS晶體管具有一n型硅層的基底層12，其具有形式為p型硅的盒狀區(qū)域38的第二半導(dǎo)體層，該層的摻雜濃度高于體22的雜質(zhì)濃度，但低于相應(yīng)的源極18和漏極20的雜質(zhì)濃度。通過(guò)穿過(guò)絕緣層14、框架28和絕緣層32的接觸區(qū)41，盒狀區(qū)域38與導(dǎo)線40相連。可采用0.13um技術(shù)對(duì)這類晶體管進(jìn)行布局，使之具有一個(gè)400nm厚的絕緣層14和30nm厚的硅層16。應(yīng)注意，單個(gè)接觸區(qū)41可用于該類型的多個(gè)晶體管，且典型地，可用于成百上千個(gè)晶體管。
通過(guò)對(duì)盒狀區(qū)域38施加負(fù)電壓，通常在用于厚度為400nm的層14的-20V的區(qū)域，由于柵極26和盒狀區(qū)域38之間的電勢(shì)差，可能在體22中形成一中性區(qū)，與圖4所示的PD-SOI晶體管的中性區(qū)類似。這樣，就可能產(chǎn)生、存儲(chǔ)和消耗該中性區(qū)內(nèi)的電荷，如果減小層14的厚度，則創(chuàng)建中性區(qū)所需的電壓也降低。由此，可使用此種晶體管將代表二進(jìn)制數(shù)據(jù)的電荷，存儲(chǔ)在例如一半導(dǎo)體DRAM設(shè)備或嵌入式存儲(chǔ)設(shè)備中。在國(guó)際專利申請(qǐng)?zhí)枮镻CT/GB02/06495的文獻(xiàn)中描述了用于產(chǎn)生或消除此種晶體管中的電荷的處理。在不具有盒狀區(qū)38的設(shè)備的區(qū)域中，可能形成傳統(tǒng)的PD-SOI晶體管或FD-SOI晶體管。
參考圖7a和圖7b，其中，與圖6的實(shí)施例中相同的部件使用類似的附圖標(biāo)記表示，其作為一種選擇方案，用以提供盒狀區(qū)38，通過(guò)使體22中的價(jià)帶和/或?qū)д?，?lái)增加可存儲(chǔ)在體22中的電荷的數(shù)量，有可能在柵極26和與體22相鄰的基底層12之間有足夠大的電勢(shì)差，以在體12內(nèi)提供一電荷存儲(chǔ)中性區(qū)。這可以通過(guò)，例如向晶體管的柵極26、源極18和漏極20的每一個(gè)施加一相對(duì)高的電壓偏移(例如，在20V范圍內(nèi))來(lái)實(shí)現(xiàn)。
具體地，如圖7a和圖7b所示，圖7a示意的完全耗盡(FD)SOI晶體管，其被偏置的方式使其表現(xiàn)為一標(biāo)準(zhǔn)的完全耗盡設(shè)備。在圖7a中，對(duì)柵極26施加2V的電壓、對(duì)漏極20施加2V的電壓，而源極18保持在0V，使晶體管導(dǎo)通。另一方面，在圖7b中示出在電力上表現(xiàn)為部分耗盡型(PD)設(shè)備的相同的FD-SOI晶體管。在所有的設(shè)備節(jié)點(diǎn)上施加20V電壓使所述能帶失真，造成在晶體管的體22內(nèi)產(chǎn)生中性區(qū)23，通常，在絕緣層14的厚度是400nm時(shí)，施加20V電壓。當(dāng)絕緣層14的厚度更薄的情況下，所加的電壓相應(yīng)地成比例地減小。
圖7b的布局使得能夠在不需要很大程度上改變基底層12的電壓的情況下，形成電荷存儲(chǔ)中性區(qū)，且所需的制造步驟少于圖6所示的設(shè)備所需的制造步驟。而且，還能提供的優(yōu)點(diǎn)是，可將存儲(chǔ)設(shè)備和邏輯設(shè)備做在同一基底上，由于盡管如果向基底施加大的移位電壓移位(voltage shift)，存儲(chǔ)設(shè)備一般能正常工作，然而，對(duì)如處理器的邏輯設(shè)備則通常并非如此。因此，對(duì)存儲(chǔ)設(shè)備而不對(duì)邏輯設(shè)備施加電壓移位。
參見(jiàn)圖8，其中，與圖6和圖7所示實(shí)施例相同的部分由相同的附圖標(biāo)記示出，盒狀區(qū)域38由與絕緣層14、源極18和漏極20鄰近的體22的下部的高摻雜區(qū)域替代。這一層所其的效果與圖6的盒狀區(qū)域38的效果類似。具體地，通過(guò)更重地?fù)诫s體22的區(qū)域25來(lái)調(diào)整該晶體管的體的能帶。這在體內(nèi)產(chǎn)生了摻雜梯度。因此，體22具有一含有底摻雜內(nèi)容的上部21，和含有高摻雜內(nèi)容的下部25。這通過(guò)適當(dāng)?shù)碾x子植入，外延或擴(kuò)散來(lái)實(shí)現(xiàn)。體下部25較高的摻雜標(biāo)準(zhǔn)使得所述能帶失真，從而產(chǎn)生一所述能帶平坦的區(qū)域，由此產(chǎn)生一中性區(qū)23。
由此可見(jiàn)，本發(fā)明能夠形成這樣的晶體管，其體可在遠(yuǎn)窄于現(xiàn)有技術(shù)的硅層中存儲(chǔ)代表二進(jìn)制數(shù)據(jù)位的電荷，且具有能夠獲得FD-SOI晶體管的改進(jìn)的設(shè)備性能的優(yōu)點(diǎn)。
雖然參考示出的實(shí)施例描述了本發(fā)明，但此描述不認(rèn)為是限制性的。在不脫離如權(quán)利要求所限定的本發(fā)明的范圍的情況下，可對(duì)本發(fā)明進(jìn)行多種變化和改進(jìn)。而且本領(lǐng)域的技術(shù)人員可知，當(dāng)中性區(qū)厚度不足以達(dá)到那些電路的所期望的目的時(shí)，上述原理可適用于部分耗盡SOI型電路，且與應(yīng)用于NMOS晶體管中一樣，上述原理同樣可應(yīng)用于PMOS晶體管，在這種情況下，所施加的電壓的極性與上述實(shí)施例中提出的極性相反。
權(quán)利要求
1.一種半導(dǎo)體設(shè)備，包括半導(dǎo)體材料的基底；提供于所述基底上的第一電絕緣層；提供于所述第一電絕緣層上的第一半導(dǎo)體層，其適于在其中形成至少一個(gè)場(chǎng)效應(yīng)管的相應(yīng)的源和漏區(qū)，以限定所述源區(qū)和漏區(qū)之間的一個(gè)相應(yīng)的體區(qū)；和能帶調(diào)整裝置，用于調(diào)整在至少一個(gè)所述場(chǎng)效應(yīng)晶體管的所述體區(qū)內(nèi)的價(jià)帶和/或?qū)б栽黾与姾蓴?shù)量，所述電荷可至少被暫時(shí)存儲(chǔ)在所述體區(qū)內(nèi)。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述能帶調(diào)整裝置適于創(chuàng)建一區(qū)，其中，可至少暫時(shí)將電荷存儲(chǔ)在至少一個(gè)所述場(chǎng)效應(yīng)晶體管的體區(qū)內(nèi)。
3.根據(jù)權(quán)利要求1或2所述的設(shè)備，其中，所述能帶調(diào)整裝置適于沿基本與所述第一絕緣層垂直的方向增加一區(qū)域的長(zhǎng)度，在所述區(qū)域內(nèi)，在至少一個(gè)所述場(chǎng)效應(yīng)晶體管的體區(qū)內(nèi)的價(jià)帶和導(dǎo)帶的能量基本是恒定的。
4.根據(jù)上述權(quán)利要求中任何一項(xiàng)所述的設(shè)備，其中，所述能帶調(diào)整裝置適于將一相應(yīng)的電壓變化施加于至少一個(gè)所述場(chǎng)效應(yīng)晶體管的相應(yīng)的源極、漏極和至少一個(gè)柵極。
5.根據(jù)上述權(quán)利要求中任何一項(xiàng)所述的設(shè)備，其中，所述能帶調(diào)整裝置包括至少一個(gè)所述場(chǎng)效應(yīng)晶體管的體區(qū)的一摻雜部分，其中，所述摻雜部分的摻雜濃度比相應(yīng)所述體區(qū)的相鄰部分的高。
6.根據(jù)權(quán)利要求5所述的設(shè)備，其中，所述摻雜部分鄰近所述第一絕緣層設(shè)置。
7.根據(jù)上述權(quán)利要求中任何一項(xiàng)所述的設(shè)備，其中，所述能帶調(diào)整裝置包含至少一個(gè)第二半導(dǎo)體層，其被鄰近至少一個(gè)所述場(chǎng)效應(yīng)晶體管的源和漏區(qū)設(shè)置，且其位于所述第一絕緣層的一側(cè)，遠(yuǎn)離所述第一半導(dǎo)體層。
8.根據(jù)權(quán)利要求7所述的設(shè)備，其中，至少一個(gè)所述第二半導(dǎo)體層至少部分覆蓋所述基底。
9.根據(jù)權(quán)利要求7或8所述的設(shè)備，其中，至少一個(gè)第二半導(dǎo)體層形成部分所述基底。
10.根據(jù)權(quán)利要求7到9中任何一項(xiàng)所述的設(shè)備，進(jìn)一步包括接觸裝置，用以使該或每一個(gè)所述第二半導(dǎo)體層與一相應(yīng)的電輸入信號(hào)源相連。
11.根據(jù)上述權(quán)利要求中任何一項(xiàng)所述的設(shè)備，進(jìn)一步包括形成于所述第一半導(dǎo)體層上的至少一個(gè)所述場(chǎng)效應(yīng)晶體管的相應(yīng)的漏和源區(qū)，以限定所述源和漏區(qū)之間的相應(yīng)的體區(qū)。
12.根據(jù)權(quán)利要求11所述的設(shè)備，還包含鄰近所述場(chǎng)效應(yīng)晶體管的相應(yīng)的所述體區(qū)設(shè)置的至少一個(gè)所述場(chǎng)效應(yīng)晶體管的至少一個(gè)相應(yīng)的柵極。
13.根據(jù)權(quán)利要求12所述的設(shè)備，進(jìn)一步包含在所述第一半導(dǎo)體層上形成的第二絕緣層，且至少一個(gè)所述場(chǎng)效應(yīng)晶體管的至少一個(gè)相應(yīng)的柵區(qū)設(shè)置在所述第二絕緣層上。
14.根據(jù)上述權(quán)利要求中任何一項(xiàng)所述的設(shè)備，其中，所述設(shè)備為半導(dǎo)體存儲(chǔ)設(shè)備。
15.一種控制半導(dǎo)體設(shè)備的方法，包括半導(dǎo)體材料的基底，提供于所述基底上的第一電絕緣層，以及提供于所述第一絕緣層上的第一半導(dǎo)體層，且其中形成至少一個(gè)場(chǎng)效應(yīng)管的源和漏區(qū)，以限定在所述源和漏區(qū)之間的一相應(yīng)的體區(qū)，所述方法包括調(diào)整在至少一個(gè)所述場(chǎng)效應(yīng)晶體管的一相應(yīng)體區(qū)內(nèi)的價(jià)帶和/或?qū)б蕴岣唠姾傻臄?shù)量，所述電荷可至少被暫時(shí)存儲(chǔ)在所述體區(qū)內(nèi)。
16.根據(jù)權(quán)利要求15所述的方法，其中，調(diào)整所述價(jià)帶和/或?qū)У牟襟E包括將一相應(yīng)的電壓改變施加至所述場(chǎng)效應(yīng)晶體管的相應(yīng)的源極、漏極和至少一個(gè)柵極。
17.根據(jù)權(quán)利要求15所述的方法，其中，所述調(diào)整價(jià)帶和/或?qū)У牟襟E包含將一相應(yīng)的電壓施加至至少一個(gè)第二半導(dǎo)體層，所述至少一個(gè)第二半導(dǎo)體層位于所述第一絕緣層的一側(cè)，遠(yuǎn)離所述第一半導(dǎo)體層。
18.一半導(dǎo)體晶片，包括摻雜的半導(dǎo)體材料的基底；提供于所述基底上的第一電絕緣層；提供于所述第一電絕緣層上的第一半導(dǎo)體層；和提供于所述第一電絕緣層的一側(cè)上的至少一個(gè)第二摻雜的半導(dǎo)體材料層，其遠(yuǎn)離所述第一半導(dǎo)體層，其中，該或每個(gè)所述第二半導(dǎo)體層的摻雜濃度遠(yuǎn)遠(yuǎn)高于與其鄰近的所述基底的相應(yīng)區(qū)域的摻雜濃度。
全文摘要
公開(kāi)了一種半導(dǎo)體設(shè)備，例如DRAM存儲(chǔ)器設(shè)備。半導(dǎo)體材料的基底(12)被提供有形式為盒狀區(qū)域(38)的能帶調(diào)整裝置，且該基底由一絕緣層(14)覆蓋。半導(dǎo)體層(16)其中形成有源區(qū)(18)和漏區(qū)(20)，用以限定各場(chǎng)效應(yīng)晶體管的體(22)。盒狀區(qū)域(38)的摻雜濃度高于相鄰的體(22)，但低于對(duì)應(yīng)的源區(qū)(18)和漏區(qū)(20)，且其調(diào)整體(22)的價(jià)帶和/或?qū)?，以提高可存?chǔ)于體(22)內(nèi)的電荷的數(shù)量。
文檔編號(hào)H01L21/8242GK1647283SQ03808738
公開(kāi)日2005年7月27日 申請(qǐng)日期2003年3月17日 優(yōu)先權(quán)日2002年4月18日
發(fā)明者皮埃爾·克里斯托夫·法贊, 塞爾格·奧霍寧 申請(qǐng)人:矽利康創(chuàng)新有限公司