專利名稱：接觸孔的成型方法
技術領域：
本發(fā)明涉及接觸孔成型方法。更具體的說，本發(fā)明涉及適用于在柵極電極密集制成的區(qū)域中和在柵極電極零星制成的區(qū)域中制成接觸孔的方法。
背景技術：
近幾年來，隨著半導體器件的高度集成的發(fā)展，柵極電極的寬度和在柵極電極之間的間距而變得越來越窄。特別是，如果工藝的規(guī)則等于或小于0.18μm，則在相鄰柵極電極之間的最小間隔約為0.3μm，這是非常窄的。于是，在相鄰柵極電極之間的上述討論的窄間隔中填入中間層電介質的情況下，就出現(xiàn)了在相鄰柵極電極之間的中間層介質中孔隙形成的問題。
因此，為了能消除在相鄰柵極電極之間形成的孔隙，對中間層介質進行了熱處理。熱處理是通過加熱中間層介質回流中間層介質所進行的處理。上述討論的處理允許在相鄰柵極電極之間所形成的孔隙能夠消除掉。
對進行上述討論熱處理的中間層介質的材料來說，最好使用在低溫時軟化的材料。這是因為低溫軟化的材料，其晶體管特性可以防止在熱處理過程中由于暴露于蒸發(fā)溫度的影響。因此，硼磷硅酸鹽玻璃(BPSG)薄膜在約攝氏800度時產生回流，因此，常作為中間層介質使用。值得注意的是，BPSG薄膜是將硼(B)和磷(P)沉積在二氧化硅薄膜上所制成的介質薄膜。
下文，將參照附圖來討論使用上述討論的BPSG薄膜作為中介層介質制成在半導體器件中的接觸孔的常規(guī)方法。圖5A至5D是開放接觸孔處理中的半導體器件的剖面圖。在接觸孔通過半導體器件開放之前，晶體管制成在硅襯底上，并在晶體管上又制成了中間層介質。值得注意的是，圖5所示的剖面視圖說明了在存儲器等器件中使用的具有開關器件功能的半導體器件的部分。
首先，在硅襯底1上制成MOS場效應晶體管。特別是，制成了柵極氧化薄膜(未顯示)，又在柵極氧化薄膜上制成柵極電極2(例如，多晶硅薄膜)。在形成了柵極氧化薄膜(未顯示)、柵極電極2(例如，多晶硅薄膜)以及側壁3(例如，TEOS薄膜)之后，形成源極區(qū)域(未顯示)和漏極區(qū)域(未顯示)。
接著，在柵極電極2上沉積BPSG薄膜4作為中介層介質。隨后，為了能回流BPSG薄膜4，對BPSG薄膜4進行熱處理。于是，形成在相鄰柵極電極2之間的孔隙可以被消除到BPSG薄膜4的外面。圖5A顯示了在上述討論的處理之后的半導體器件的剖面圖。在完成熱處理之后，在BPSG薄膜4上沉積不摻雜質氧化薄膜5，例如，TEOS薄膜。
這里，在BPSG薄膜4上沉積非摻雜質氧化薄膜5具有下列一些理由。BPSG薄膜4是高吸濕性的。特別是，當BPSG薄膜4暴露空氣中時，BPSG薄膜4中所包含的硼或磷會與空氣中的水發(fā)生反應。因此，形成了硼、磷、和氧的化合物，例如，BPO4，B2O3和PO4，并且沉淀在BPSG薄膜4上。上述討論的化合物是BPSG薄膜4上的異質物質，會明顯地減少在后續(xù)半導體器件制造工藝中的合格率。
于是，在BPSG薄膜4上沉積非摻雜質氧化薄膜5，該非摻雜質氧化薄膜5具有保護覆蓋的功能，從而防止BPSG薄膜4暴露于空氣。
在完成非摻雜質氧化薄膜5的沉積之后，采用化學一機械拋光(CMP)的方法，平整非摻雜質氧化薄膜5的表面，正如圖5B所示。進行了上述討論的平整，使得在后續(xù)的工藝處理中，光刻膠能夠準確地形成在非摻雜質氧化薄膜5上。
接著，采用照相制版的方法在平整后的非摻雜質氧化薄膜5上制成具有開孔7的光刻膠6。圖5C顯示了在上述討論處理過程之后的半導體器件的剖面圖。
接著，正如圖5D所示，對非摻雜質氧化薄膜5和BPSG薄膜4采用光刻膠6作為保護掩膜用于進行干式腐蝕，以形成接觸孔8的開孔。在上述討論的干式腐蝕之后，采用金屬(例如，鎢)來填充接觸孔8，從而完成了在硅襯底1上晶體管與在上層形成的互連(未顯示)的接觸電性能連接的形成。
值得注意的是，在硅襯底1上并不是以固定的間隔來制成各個晶體管的柵極電極2。因此，在硅襯底1上，柵極電極2在某些區(qū)域較密的制成而在其它區(qū)域較疏的制成。上述所討論的兩類區(qū)域，即，柵極電極2較密制成的區(qū)域和柵極電極2較疏制成的區(qū)域，都會引起以下一些問題，這些問題將參照附圖進行具體的討論。圖6是具有較密制成柵極電極2的區(qū)域和較疏制成柵極電極2的區(qū)域的半導體器件的剖面視圖。
首先，正如圖5A所示，BPSG薄膜4制成在硅襯底1上并采用熱處理進行回流，隨之消除在BPSG薄膜4中的孔隙并且平整BPSG薄膜4的表面。
然而，如果柵極電極2是較密的制成在某些區(qū)域以及較疏的制成在另一些區(qū)域的話，BPSG薄膜4的表面就會變得不平坦，正如圖6所示，因為即使在進行了上述討論的熱處理之后，柵極電極2從一個區(qū)域到另一區(qū)域的密度仍是變化。特別是，在較密制成柵極電極的區(qū)域中，BPSG薄膜4的薄膜厚度De就會變厚。另一方面，在較疏制成柵極電極的區(qū)域中，BPSG薄膜4的厚度Df就會變薄。正如以上所討論的，熱處理允許BPSG薄膜4的表面在局部區(qū)域內平整，例如，在較密制成柵極電極2的區(qū)域中或者在較疏制成柵極電極2的區(qū)域中。然而，在半導體器件的整個區(qū)域上，BPSG薄膜的表面并不是平整的。如果在上述表面不平整的BPSG薄膜4上沉積非摻雜質氧化薄膜5并且采用CMP來平整非摻雜質氧化薄膜5的表面，則組成BPSG薄膜4和非摻雜質氧化薄膜5的層在厚度上會一致，但是BPSG薄膜4與非摻雜質氧化薄膜5的厚度比率從一個區(qū)域到另一個區(qū)域是變化的。
在厚度比率中的上述討論的變化會在形成接觸孔的開孔時引起下列問題。特別是，通過采用CxFy氣體(例如，C4F8，C5F8，C4F6)的干式腐蝕方法來去除BPSG薄膜4和非摻雜質氧化薄膜5，以形成接觸孔的開孔。這時，BPSG薄膜4的腐蝕速率會高于非摻雜質氧化薄膜5的腐蝕速率。其結果是，如果BPSG薄膜4與非摻雜質氧化薄膜5的厚度比率從半導體器件的一個區(qū)域到另一個區(qū)域是變化的，則中間層介質(即，組成BPSG薄膜4和非摻雜質氧化薄膜5的層)的腐蝕率從半導體器件的一個區(qū)域到另一個區(qū)域是變化的。由于在腐蝕速率中的上述討論的變化，開孔的接觸孔從半導體器件的一個區(qū)域到另一個區(qū)域會在深度上變化。
參照圖6，將具體討論在較密制成柵極電極2的區(qū)域中形成接觸孔8e的開孔深度和在較疏制成柵極電極2的區(qū)域中形成接觸孔8f的開孔深度之間的比較。值得注意的是，在較密制成柵極電極2的區(qū)域中，BPSG薄膜4和非摻雜質氧化薄膜5的薄膜厚度分別假設為De和de。另一方面，在較疏制成柵極電極2的區(qū)域中，BPSG薄膜4和非摻雜質氧化薄膜5的薄膜厚度分別假設為Df和df。同樣，值得注意的是，在上述討論的四個薄膜厚度中，存在著De＞Df和de＞df的關系。
正如圖6所示，在較密制成柵極電極2的區(qū)域中，與較疏制成柵極電極2的區(qū)域相比，非摻雜質氧化薄膜5的薄膜厚度較厚，因為它的腐蝕速率比BPSG薄膜4要高得多；而BPSG薄膜4的薄膜厚度較薄，因為它的腐蝕速率比非摻雜質氧化薄膜5要低得多。其結果是，在較密制成柵極電極2的區(qū)域中，與較疏制成柵極電極2的區(qū)域相比，中間層介質的腐蝕速率較高。由于上述討論的較高腐蝕速率的原因，在接觸孔8e和8f同時形成開孔的情況下，在接觸孔8f的底部到達硅襯底1之前，接觸孔8e的底部已到達硅襯底1。其結果是，在較密制成柵極電極2的區(qū)域中也腐蝕了硅襯底1。如果硅襯底1也像上述討論的那樣腐蝕的話，就會在半導體器件的制造過程中發(fā)生泄漏電流。另一方面，在較疏制成柵極電2的區(qū)域中，相反會發(fā)生接觸孔的底部并沒有到達硅襯底1，這就會引起半導體器件中斷路的高發(fā)生率。
此外，接觸孔深度的變化，它從開孔到底部的逐漸變小，引起了接觸孔底部區(qū)域的變化，從而增加了接觸電阻的變化。
值得注意的是，在上述的描述中，已經討論了具有較密制成柵極電極2區(qū)域和較疏制成柵極電極2區(qū)域的硅襯底。然而，在硅襯底1上形成互連的情況下，會出現(xiàn)同樣的問題。特別是，在互連之間的距離窄的區(qū)域中，可制成深的接觸孔，正像在較密制成柵極電極2的區(qū)域中那樣。另一方面，在互連之間的距離寬的區(qū)域中，可制成淺的接觸孔，正像在較疏制成柵極電極2的區(qū)域中那樣。此外，互連的寬度以及在互連之間的距離也會影響接觸孔的深度。特別是，在制成寬的互連的區(qū)域中，可制成深的接觸孔，正像在較密制成柵極電極2的區(qū)域中那樣。另一方面，在制成窄的互連的區(qū)域中，可制成淺的接觸孔，正像在較疏制成柵極電極2的區(qū)域中那樣。

發(fā)明內容
因此，本發(fā)明的目的是提供適用于制成均勻深度的接觸孔的方法，該接觸孔可以通過具有不同腐蝕速率的兩種電介質薄膜所構成的電介質層，即使晶體管較密的制成在某些區(qū)域中和較疏的制成在另一些區(qū)域中，或者在某些區(qū)域中互連之間的距離是窄的而在另一些區(qū)域中互連之間的距離是寬的，以及即使互連的寬度可以從半導體器件的一個區(qū)域到另一區(qū)域是變化的。
本發(fā)明具有附屬于上述目的的下列性能。
按本觀點，在具有較密制成柵極電極的區(qū)域和較疏制成柵極電極的區(qū)域的半導體襯底上沉積第一介質薄膜之后，平整第一介質薄膜。在平整的第一介質薄膜上，沉積第二介質薄膜，該第二介質薄膜的腐蝕速率不同第一介質薄膜的腐蝕速率。如果第一介質薄膜是沉積在柵極電極分布式變化的半導體襯底上，則第一介質薄膜的厚度就會因為柵極電極分布式變化而變得不均勻。如果在具有不均勻厚度的第一電介質薄膜上沉積第二電介質薄膜且其腐蝕速率不同于第一介質薄膜的腐蝕速率，就會產生組成第一和第二介質層薄膜的介質層的腐蝕速率會從半導體器件的一個區(qū)域到另一個區(qū)域變化的問題。其結果是難以在半導體器件的整個區(qū)域上形成均勻深度的接觸孔。因此，在該方面，通過平整第一介質薄膜，使得第一和第二介質薄膜的厚度在半導體器件的整個區(qū)域上均勻，從而獲得組成在半導體器件整個區(qū)域上的第一和第二介質層薄膜的介質層具有均勻的腐蝕速率。其結果是，有可能形成均勻深度的接觸孔。
在平整的第一介質薄膜上沉積第二介質薄膜，從而有可能使得所沉積的第二介質薄膜具有均勻的厚度。為了進一步改善第二介質薄膜的薄膜厚度的均勻性，可以對第二介質薄膜的表面進行平整。
正如上述所討論的第一介質薄膜那樣，可以使用，例如，BPSG薄膜。BPSG薄膜在約攝氏800度下進行回流，這溫度是相對較低的溫度。于是，有可能在通過熱處理消除在介質薄膜中形成的孔隙時防止由于高溫對晶體管的損傷。
在平整了第一介質薄膜之后，考慮到上述所討論的沉淀物對第二介質薄膜的均勻沉積的影響，最好是在第一介質薄膜表面的沉淀物生成之前沉積第二介質薄膜。特別是，推薦在第一介質薄膜平整之后的24小時內進行第二介質薄膜的沉積。
如果在沉積第二介質薄膜之前已經在第一介質薄膜的表面生成了沉淀物，上述的沉淀物是可以消除的。在上述討論的沉淀物消除了之后，就有可能沉積均勻厚度的第二介質薄膜。
同樣，可以制成接觸孔，使之能夠到達半導體襯底或者到達各個柵極電極。
此外，有可能將本觀點應用于在具有較密制成互連區(qū)域和較疏制成互連區(qū)域的半導體器件中制成接觸孔的情況，或者應用于制成多個不同寬度互連的半導體器件中制成接觸孔的情況。
值得注意的是，本觀點提出了接觸孔成型的方法，但也提出了使用上述討論的接觸孔成型方法所構成的半導體器件。
從以下結合附圖的本發(fā)明詳細討論中，本發(fā)明的各種對象、性能、方面和優(yōu)點將會變得更加清晰。


圖1A至1E是采用本發(fā)明第一實施例所討論的處理中的半導體器件的剖面圖；圖2是線條圖，顯示了在圓晶片保持為非接觸的時間長短與異質物質數(shù)量之間的關系；圖3是根據本發(fā)明接觸孔成型方法在制成接觸孔之后半導體器件的剖面圖；圖4是根據本發(fā)明接觸孔成型方法在各個柵極電極互連上制成接觸孔之后半導體器件的剖面圖；圖5A至5D是根據常規(guī)接觸孔成型方法處理的半導體器件的剖面圖；以及，圖6是根據常規(guī)接觸孔成型方法在制成接觸孔之后半導體器件的剖面圖。
較佳實施例描述(第一實施例)下文將參照附圖討論根據本發(fā)明第一實施例的接觸孔成型方法。根據本實施例的接觸孔成型的方法，接觸孔在具有硅襯底的半導體器件中是開放的，在硅襯底上沉積了BPSG薄膜和非摻雜質氧化薄膜所組成的中間層電介質。本實施例的接觸孔成型方法的主要性能是平整了沉積在硅襯底上的BPSG薄膜和非摻雜質氧化薄膜，從而可以開放具有均勻深度的接觸孔，即使半導體器件具有較密制成晶體管柵極電極的區(qū)域和較疏制成柵極電極的區(qū)域。這里，圖1A至1E是采用具有開放接觸孔的處理方法的半導體器件的剖面圖。圖1所示的半導體器件包括硅襯底，和形成在襯底上的晶體管，以及進一步形成的中間層電介質。值得注意的是，圖1所示的剖面圖說明了具有適合于存儲器等使用的開關器件功能的半導體器件的部分。
首先，在硅襯底1上制成MOS場效應晶體管。特別是，制成柵極氧化薄膜(未顯示)和柵極電極2(例如，薄膜厚度約為200nm的多晶硅薄膜)。接著，沉積TEOS薄膜，該薄膜的厚度約為200nm，以及對TEOS薄膜進行腐蝕后處理制成側壁3。隨后，制成源極區(qū)域(未顯示)和漏極區(qū)域(未顯示)。
接著，在制成了晶體管的硅襯底1上，采用化學蒸發(fā)沉積(CVD)方法沉積BPSG薄膜4，該薄膜具有中間層電介質的功能。值得注意的是，BPSG薄膜4具有約1000nm的厚度并且含有3.0wt％的硼(B)和5.0wt％的磷(P)。
隨后，進行熱處理，使回流BPSG薄膜4，從而使相鄰柵極電極2之間所形成的孔隙消除到BPSG薄膜4的外面。值得注意的是，所進行的熱處理，例如，將半導體器件加熱到攝氏800度并保持30分鐘。圖1A說明了在完成上述討論的熱處理之后半導體器件的剖面。
接著，正如圖1B所示，可以籍助于CMP來平整BPSG薄膜的表面。對進行上述討論CMP來說，可以調整各種條件(例如，處理時間，等等)，使得平整的BPSG薄膜4的薄膜厚度變得約600nm。通過對BPSG薄膜4表面的全部平整，CMP允許BPSG薄膜4能夠具有均勻的厚度，而與在硅襯底1是否具有柵極電極2無關。值得注意的是，上述所討論的處理方法是本發(fā)明的主要性能。
接著，正如圖1C所示，在采用CMO平整過的BPSG薄膜4表面上沉積非摻雜質氧化薄膜5。特別是，采用CVD沉積約為50nm厚度的TEOS薄膜。這時，但BPSG薄膜4的表面暴露于空氣時，在BPSG薄膜4中所含有的硼和磷會于空氣中的水分子發(fā)生反應。其結果是，在BPSG薄膜4的表面上形成諸如BPO4，B2O3和PO4的化合物，并且沉淀在BPSG薄膜上。上述討論的化合物是在BPSG薄膜4表面上的異質物質，會明顯地減少在后續(xù)半導體器件制造工藝中的合格率。于是，在BPSG薄膜4上沉積非摻雜質氧化薄膜5，它具有保護覆蓋的功能。
正如以上所討論的，當BPSG薄膜的表面暴露空氣時，諸如BPO4，B2O3和PO4的化合物就會沉淀在BPSG薄膜上，形成異質物質。于是，就必須在BPSG薄膜4采用CMP平整了之后立即沉積非摻雜質氧化薄膜5。在下文中，將參照附圖來討論在BPSG薄膜4表面平整之后沉積非摻雜質氧化薄膜5的時間限制。圖2是線條圖，顯示了在通常用于半導體器件制造的清化室中圓晶片保持未接觸狀態(tài)時，8英寸圓晶片保持未接觸時間長度和異質物質數(shù)量之間的關系。特別是，圖形的水平軸表示在BPSG薄膜4平整之后圓晶片保持未接觸的時間長度，而垂直軸表示每個圓晶片的異質物質的數(shù)量。
正如圖2所示，在BPSG薄膜4平整了48小時之后，異質物質的數(shù)量會急劇增加。于是，在本實施例中，允許時間范圍的極限，是在采用CMP方法平整BPSG薄膜4之后的48小時內沉積非摻雜質氧化薄膜5(例如，TEOS薄膜)。其結果是，有可能防止在平整的BPSG薄膜4上生成異質物質，并且所沉積的非摻雜質氧化薄膜5比以前更均勻。
在非摻雜質氧化薄膜5沉積之后，采用照相制版的工藝，在非摻雜質氧化薄膜5制成如圖1D所示的在預定區(qū)域中具有開孔7的光刻膠6。
接著，正如圖1E所示，使用光刻膠6作為保護掩膜對貫穿BPSG薄膜4和非摻雜質氧化薄膜5且到達硅襯底1的接觸孔8的開孔進行干式腐蝕。對于上述所討論的干式腐蝕來說，可以使用CxFy氣體(例如，C4F8，C5F8，C4F6)。
隨后，進行清除殘余物，等等，以去除光刻膠6，并且采用金屬(例如，鎢)來填充接觸孔。特別是，可以通過CVD或電鍍等方法使金屬填充到接觸孔8中，并且采用CMP方法來去除多余的金屬，從而完成了在硅襯底1上晶體管與在上層形成的互連(未顯示)的接觸電性能連接的形成。
這里，將結合附圖來討論BPSG薄膜4平整中所獲得的效應。值得注意的是，BPSG薄膜4的平整是根據本實施例接觸孔成型方法的主要性能。圖3是根據本實施例的接觸孔成型方法在制成貫穿中間層介質的接觸孔之后的半導體器件的剖面圖。
正如以上所指出的那樣，在本實施例中，在平整的BPSG薄膜4上沉積非摻雜質氧化薄膜5，并且也可以平整非摻雜質氧化薄膜5。于是，正如圖3所示，就有可能在半導體器件的整個區(qū)域上，形成具有均勻厚度的BPSG薄膜4和非摻雜質氧化薄膜5，而與在硅襯底1上所制成的柵極電極2是否較密分布或較疏分布無關。特別是，在較密制成柵極電極2的區(qū)域中的BPSG薄膜4的薄膜厚度Da相等于在較疏制成柵極電極2的區(qū)域中的BPSG薄膜4的薄膜厚度Db，在較密制成柵極電極2的區(qū)域中的非摻雜質氧化薄膜5的薄膜厚度da相等于在較疏制成柵極電極2的區(qū)域中的非摻雜質氧化薄膜5的薄膜厚度db。于是，就有可能在半導體器件的整個區(qū)域上獲得相等的中間層介質的腐蝕速率(在本實施例中，介質層是由BPSG薄膜4和非摻雜質氧化薄膜5組成)。其結果是，有可能在介質薄膜的整個區(qū)域中采用干式腐蝕的方法制成多個具有均勻深度的接觸孔的開孔。上述所討論的介質薄膜是由不止一種各自具有不同腐蝕速率的介質薄膜所組成，并且沉積在具有較密制成柵極電極2的區(qū)域和較疏制成柵極電極2的區(qū)域的硅襯底1上。于是，根據本實施例的接觸孔成型方法可以防止以下不良現(xiàn)象，例如，在較密制成柵極電極2的區(qū)域中由于增加腐蝕速率而使得襯底也被腐蝕所產生電流泄漏的現(xiàn)象，或者在較疏制成柵極電極2的區(qū)域中由于減小腐蝕速率而使得接觸孔的底部不能到達襯底所產生的在半導體器件和它下層之間的互連趨于斷路的現(xiàn)象。
同樣，均勻的腐蝕速率允許在半導體器件中的接觸孔可以在相同的腐蝕時間內開放相同的深度，從而減小造接觸孔底部區(qū)域中的變化以及使得接觸電阻的變化最小化。其結果是，有可能在半導體器件的整個區(qū)域中制成具有均勻深度的接觸孔，而與柵極電極2是否較密分布或較疏分布無關。
(第二實施例)根據第二實施例的接觸孔成型方法不同于根據第一實施例的接觸孔成型方法，該方法還包括了清洗處理方法。特別是，在本實施例中，在平整BPSG薄膜4的表面(見圖1B)之后，在沉積非摻雜質氧化薄膜5(見圖1C)之前，可以采用諸如酸的化學溶液清洗BPSG薄膜4的表面。值得注意的是，除了上述討論的清洗處理方法以外，第二實施例的處理方法類同于第一實施例所討論的處理方法。下文將結合附圖來討論根據第二實施例的接觸孔成型方法。
首先，在硅襯底1上制成MOS場效應晶體管。特別是，制成柵極氧化薄膜(未顯示)和柵極電極2(例如，薄膜厚度約為200nm的多晶硅薄膜)。接著，沉積TEOS薄膜，該薄膜的厚度約為200nm，以及對TEOS薄膜進行腐蝕后處理制成側壁3。隨后，制成源極區(qū)域(未顯示)和漏極區(qū)域(未顯示)。
接著，在制成了晶體管的硅襯底1上，采用化學蒸發(fā)沉積(CVD)方法沉積BPSG薄膜4，該薄膜具有中間層介質的功能。值得注意的是，BPSG薄膜4具有約1000nm的厚度并且含有3.0wt％的硼(B)和5.0wt％的磷(P)。
隨后，進行熱處理，使之回流BPSG薄膜4，從而使相鄰柵極電極2之間所形成的孔隙消除到BPSG薄膜4的外面。值得注意的是，所進行的熱處理，例如，將半導體器件加熱到攝氏800度并保持30分鐘。圖1A說明了在完成上述討論的熱處理之后半導體器件的剖面。值得注意的是，以上所討論的處理方法類同于第一實施例。
接著，正如圖1B所示，可以籍助于CMP來平整BPSG薄膜的表面。對進行上述討論CMP來說，可以調整各種條件(例如，處理時間，等等)，使得平整的BPSG薄膜4的薄膜厚度變成約600nm。通過對BPSG薄膜4表面的全部平整，CMP允許BPSG薄膜4能夠具有均勻的厚度，而與是否具有柵極電極2無關。值得注意的是，上述所討論的處理方法也類同于第一實施例。
在完成了CMP之后，可以采用諸如酸的化學溶液來清洗BPSG薄膜4的表面，以消除雜質。特別是，將半導體器件浸入在攝氏110度的硫酸中，以清洗BPSG薄膜4的表面。隨后，用水洗去覆蓋著半導體器件上的硫酸，并且烘干半導體器件。
這里詳細地討論了上述所討論的清洗處理方法。正如圖2所示，在BPSG薄膜4的表面平整之后，如果在下一步處理(圖1C)沉積非摻雜質氧化薄膜5之前已經過去了24小時或更多的時間，則在BPSG薄膜4中所含有的硼(B)或磷(P)就會與空氣中氧分子反應，在BPSG薄膜4的表面大量生成或沉淀諸如BPO4，B2O3和PO4的化合物。因此，如果在從BPSG薄膜4表面平整到非摻雜質氧化薄膜5的沉積的時間周期中上述所討論的化合物沉淀在BPSG薄膜4的表面上，則必須消除已沉淀的化合物。于是，在本實施例中，采用諸如酸的化學溶液來清洗BPSG薄膜4的表面，該化學溶液可以溶解諸如BPO4，B2O3和PO4的化合物。值得注意的是，對于溶解上述所討論的化合物來說，也可以使用硫酸以外的鹽酸、硝酸或氫氟酸。
在本實施例的清洗處理方法中，只是溶解了所沉淀的化合物。然而，在相同的清洗處理方法下并不溶解BPSG薄膜4。于是，即使重復清洗BPSG薄膜4的表面，也有可能只是消除化合物(即，雜質)，而不會減小BPSG薄膜4的厚度。因此，即使由于在下一步處理沉積非摻雜質氧化薄膜5之前已經存放了很長時間在已經清洗過BPSG薄膜4的表面再次沉淀了化合物，也有可能再次清洗BPSG薄膜4的表面，而不需要考慮會減小BPSG薄膜4的厚度，從而改善了半導體器件的成品率。
在完成清洗BPSG薄膜4的表面之后，在BPSG薄膜4的表面上沉積非摻雜質氧化薄膜5，正如圖1C所示。特別是，薄膜厚度約為50nm的TEOS薄膜采用CVD方法沉積。這時，但BPSG薄膜4的表面暴露于空氣時，在BPSG薄膜4中所含有的硼或磷與空氣中的水發(fā)生反應。其結果是，形成了諸如BPO4，B2O3和PO4硼、磷、和氧的化合物，并且沉淀在BPSG薄膜上。上述討論的化合物是BPSG薄膜4上的異質物質，并且會明顯地減少在后續(xù)半導體器件制造工藝中的合格率。于是，在BPSG薄膜4上沉積非摻雜質氧化薄膜5，該非摻雜質氧化薄膜5具有保護覆蓋的功能。值得注意的是，上述所討論的處理方法也類同于第一實施例的處理方法。
在非摻雜質氧化薄膜5沉積之后，采用照相制版工藝在非摻雜質氧化薄膜5上制成如圖1D所示在預定區(qū)域內具有開孔7的光刻膠。值得注意的是，上述所討論的處理方法也類同于第一實施例的處理方法。
接著，正如圖1E所示，使用光刻膠6作為保護掩膜對貫穿BPSG薄膜4和非摻雜質氧化薄膜5并到達硅襯底1的接觸孔的開孔進行干式腐蝕。對于上述討論的干式腐蝕來說，可以采用CxFy氣體，例如，C4F8，C5F8，C4F6。值得注意的是，上述所討論的處理方法也類同于第一實施例的處理方法。
隨后，可以進行清除殘余物的處理，以去除光刻膠6，并且采用金屬(例如，鎢)來填充接觸孔8。特別是，可以采用CVD或電鍍等方法將金屬填充到接觸孔8中，以及采用CMP方法去除多余的金屬，從而完成了在硅襯底1上的上層和晶體管等互連(未顯示)的接觸電性能連接的形成。
正如以上所討論的，根據本實施例的接觸孔的成型方法，即使在BPSG薄膜4平整后的預定時間周期(例如，24小時或更長些)之后化合物沉淀在BPSG薄膜的表面的情況下，仍有可能消除在BPSG薄膜4表面上沉淀的化合物。其結果是，可以均勻地沉積非摻雜質氧化薄膜5。即，不需要再控制BPSG薄膜4平整之后消逝的時間，因為在BPSG薄膜4表面上的異質物質可以可靠地去除。于是，即使在BPSG薄膜4沉積之后使得圓晶片在預定時間周期內不被接觸，并且在非摻雜質氧化薄膜5沉積之前的預定時間周期內化合物沉淀在BPSG薄膜4的表面上，但仍有可能形成均勻深度的接觸孔，從而避免在后續(xù)的半導體器件制造處理工藝中合格率的下降。
值得注意的是，第一和第二實施例中的非摻雜質氧化薄膜5可以是除TEOS薄膜以外的薄膜，只要該薄膜是不含有諸如硼(B) 或磷(P)雜質的介質薄膜，或者是雜質含量非常低的介質薄膜。例如，也可以使用氮化硅薄膜作為上述討論的介質薄膜。
同樣，在第一和第二實施例中沉積在硅襯底1上的中間層介質并不限制于BPSG薄膜4，該薄膜可以作為中間層介質使用并且該薄膜的表面顯示了形成在硅襯底1上的晶體管等器件的凹和凸。例如，通過覆蓋而制成的氧化薄膜，低介電常數(shù)薄膜，摻磷的硅氧化薄膜組成的PSG薄膜，或者摻硼的硅氧化薄膜組成的BSG薄膜都可以作為上述討論的中間介質使用。值得注意的是，上述討論的低介電常數(shù)薄膜可以是例如，SiOC薄膜、有機薄膜，或多孔薄膜。
同樣，在第一和第二實施例，BPSG薄膜4是采用CMP方法進行平整的，也可以采用腐蝕后的處理方法來取代CMP平整BPSG薄膜4。特別是，需要平整的BPSG薄膜4的表面可以采用與BPSG薄膜4相同腐蝕速率的抗蝕劑來覆蓋。隨后，對抗蝕劑和BPSG薄膜4的表面進行干式腐蝕，其中上述討論的抗蝕劑作為犧牲薄膜。于是，完全去除了抗蝕劑，以及去除部分BPSG薄膜4。由于上述討論的抗蝕劑和BPSG薄膜4具有相同的腐蝕速率，所以采用上述討論的腐蝕后處理方法可以獲得具有均勻表面的BPSG薄膜。值得注意的是，也可以采用上述討論的腐蝕后處理方法來平整非摻雜質氧化薄膜5，該情況類似于BPSG薄膜4的情況。
值得注意的是，在第一和第二實施例中，接觸孔的開孔連接著晶體管的柵極電極，但是接觸孔的開孔也可以在其它地方。例如，接觸孔的開孔也可以在各個柵極電極上，或者在如凸4所示的各個柵極電極的互連12上。這里，柵極電極互連12是在硅襯底1上的STI(淺溝絕緣)介質薄膜11上制成，并且柵極電極互連12與晶體管的柵極電極相連接。同樣，在該情況中，柵極電極互連12可以在某些區(qū)域較密地制成，而在另一些區(qū)域較疏地制成，從而會引起與柵極電極2情況中所出現(xiàn)的問題相同的問題。然而，根據本發(fā)明的接觸孔成型方法允許在各個柵極電極互連12上所形成的接觸孔的開孔具有均勻的深度，該情況類似于柵極電極2的情況。
在詳細討論本發(fā)明的過程中，上述的討論只是各個方面的說明，而不是限制。應該理解的是，可以在不脫離本發(fā)明范圍的條件下引申出許多其它改進和變化。
權利要求
1.適用于在較密制成柵極電極的區(qū)域和較疏制成柵極電極的區(qū)域制成接觸孔的接觸孔成型方法，該方法包括在制成了晶體管的半導體襯底上沉積第一介質薄膜的處理過程；使第一介電薄膜平面化的處理過程；在第一介質薄膜上沉積具有其腐蝕速率不同于第一介質薄膜的腐蝕速率的第二介質薄膜的處理過程；以及，制成貫穿第一和第二介質薄膜的接觸孔的處理過程。
2.如權利要求1所述接觸孔成型方法，進一步包括平整第二介質薄膜的處理過程。
3.如權利要求1所述接觸孔成型方法，其特征在于，第一介質薄膜是BPSG薄膜。
4.如權利要求3所述接觸孔成型方法，其特征在于，在第一介質薄膜平整之后，在第一介質薄膜的表面形成沉淀物之前，在第一介質薄膜上沉積第二介質薄膜。
5.如權利要求4所述接觸孔成型方法，其特征在于，在第一介質薄膜平整后的24小時之內，在第一介質薄膜上沉積第二介質薄膜。
6.如權利要求1所述接觸孔成型方法，進一步包括在第一介質薄膜平整之后，消除在第一介質薄膜表面上的沉淀物的處理過程。
7.如權利要求1所述接觸孔成型方法，其特征在于，制成接觸孔且使之到達半導體襯底。
8.如權利要求1所述接觸孔成型方法，其特征在于，制成接觸孔且使之到達制成在半導體襯底上的柵極電極。
9.適用于在具有較密制成互連的區(qū)域和較疏制成互連的區(qū)域的半導體器件中制成接觸孔的接觸孔成型方法，該方法包括在制成了互連的半導體襯底上沉積第一介質薄膜的處理過程；平整第一介質薄膜的處理過程；在第一介質薄膜上沉積具有其腐蝕速率不同于第一介質薄膜的腐蝕速率的第二介質薄膜的處理過程；以及，制成貫穿第一和第二介質薄膜的接觸孔的處理過程。
10.適用于在具有制成多個不同寬度互連的半導體襯底的半導體器件中制成接觸孔的接觸孔成型方法，該方法包括在制成了互連的半導體襯底上沉積第一介質薄膜的處理過程；平整第一介質薄膜的處理過程；在第一介質薄膜上沉積具有其腐蝕速率不同于第一介質薄膜的腐蝕速率的第二介質薄膜的處理過程；以及，制成貫穿第一和第二介質薄膜的接觸孔的處理過程。
11.一種半導體器件，它包括具有較密制成柵極電極的區(qū)域和較疏制成柵極電極的區(qū)域的襯底；在襯底上制成第一介質薄膜并且具有平整的表面；以及，在平整的第一介質薄膜的表面上制成第二介質薄膜并且該薄膜具有不同于第一介質薄膜腐蝕速率的腐蝕速率，以及，其特征在于，所制成的接觸孔穿過第一和第二介質薄膜。
12.如權利要求11所述半導體器件，其特征在于，第二介質薄膜是平整的。
13.一種半導體器件，它包括具有較密制成互連的區(qū)域和較疏制成互連的區(qū)域的襯底；在襯底上制成第一介質薄膜并且具有平整的表面；以及，在平整的第一介質薄膜的表面上制成第二介質薄膜并且該薄膜具有不同于第一介質薄膜腐蝕速率的腐蝕速率，以及，其特征在于，所制成的接觸孔穿過第一和第二介質薄膜。
14.一種半導體器件，它包括具有制成多個不同寬度互連的襯底；在襯底上制成第一介質薄膜并且具有平整的表面；以及，在平整的第一介質薄膜的表面上制成第二介質薄膜并且該薄膜具有不同于第一介質薄膜腐蝕速率的腐蝕速率，以及，其特征在于，所制成的接觸孔穿過第一和第二介質薄膜。
全文摘要
一種接觸孔成型方法包括在制成晶體管的半導體襯底1上沉積BPSG薄膜4的處理方法，平整BPSG薄膜4的處理方法，在BPSG薄膜4上沉積非摻雜質氧化薄膜5的處理方法，以及在某些區(qū)域較密制成柵極電極和在另一些區(qū)域較疏制成柵極電極的情況下，制成貫穿BPSG薄膜4和介質薄膜5且到達半導體襯底1的接觸孔8的處理方法。上述討論的接觸孔成型方法允許BPSG薄膜4的厚度成為均勻的，而于柵極電極的密度無關，從而腐蝕的速率在半導體器件的整個區(qū)域上都變得均勻。于是，有可能制成具有接觸阻抗和泄漏電流的數(shù)值變化都最小化的接觸孔。
文檔編號H01L21/44GK1489185SQ03157780
公開日2004年4月14日 申請日期2003年8月29日 優(yōu)先權日2002年8月30日
發(fā)明者松谷哲也 申請人:松下電器產業(yè)株式會社