專利名稱：增加集成電路構(gòu)裝密度的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種其用于改善集成電路中的構(gòu)裝密度(packing density)的制造方法，尤其涉及一種有利于空隙充填(gap-filling)與避免接觸至柵極間的短路(contact-to-gate shorts)的制造方法。
背景技術(shù)：
間隙壁(spacer)為一種緊鄰柵極側(cè)面、并且在源極與漏極延伸區(qū)上方的結(jié)構(gòu)。較佳的間隙壁為二氧化硅結(jié)構(gòu)，可以選擇的其它的材料，例如氮化硅(silicon nitride)、氮氧化硅(siliconoxynitride，SiON)等等也可以做為間隙壁材料。以剖面觀察傳統(tǒng)的間隙壁，通常為圓滑形狀，金氧半導(dǎo)體場效晶體管則利用D形間隙壁、三角形氧化物間隙壁、或是梯形氮化物間隙壁，這些形狀的間隙壁，有助于分開淺源極與漏極延伸區(qū)(shallow source and drain extensions)和深源極與漏極接觸接合(deep source and drain contact junctions)。
集成電路(IC)長程目標(biāo)在于尺寸的縮小與構(gòu)裝密度的提升，尺寸縮小的IC減少所占用的面積，對于IC高速效能表現(xiàn)是很重要的，且提升的構(gòu)裝密度則可在單位面積上安置更多的半導(dǎo)體元件；此外，IC晶粒面積的減少也可導(dǎo)致IC制造的較高產(chǎn)能，這些優(yōu)點(diǎn)驅(qū)使IC尺寸的縮小與構(gòu)裝密度的提升。然而，當(dāng)欲提升構(gòu)裝密度時(shí)，中間介電層(interlayer dielectric)的空隙充填及避免接觸至柵極的短路形成一大挑戰(zhàn)。傳統(tǒng)不同形狀的間隙壁，對于尺寸的縮小、構(gòu)裝密度的提升、與元件的制造而言，很難有所幫助。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種增加集成電路構(gòu)裝密度的制造方法，其利用深次微米技術(shù)形成L形間隙壁，以有效提高集成電路的構(gòu)裝密度。
本發(fā)明所要解決的另一技術(shù)問題是提供一種以深次微米技術(shù)制作的制造方法，其有利于空隙充填與避免接觸至柵極的短路，且L形間隙壁有利于空隙的充填，并避免與接觸之間的短路現(xiàn)象發(fā)生。
為了解決上述技術(shù)問題，本發(fā)明提供一種制造方法，有助于一集成電路中的構(gòu)裝密度，包括提供一柵極結(jié)構(gòu)于一半導(dǎo)體底材上，并形成一氧化薄層緊鄰于柵極結(jié)構(gòu)的側(cè)面；共形沉積一間隙壁材料于氧化薄層上，再于間隙壁材料上形成一氧化物，此氧化物具有一可覆蓋間隙壁材料的L形結(jié)構(gòu)；接著移除該氧化物以露出間隙壁材料的L形部分。
后面通過具體實(shí)施例配合所附的圖式詳加說明，以更容易了解本發(fā)明的目的、技術(shù)內(nèi)容、特點(diǎn)及其所達(dá)成的功效。


圖1-圖3是根據(jù)本發(fā)明的IC部分的剖面示意圖。
圖4是根據(jù)圖3后沉積一中間介電層的剖視圖。
圖5-6是根據(jù)本發(fā)明的另一IC部分的剖面示意圖。
圖號說明10底材12氧化薄層14氮化物材料層(L形間隙壁)16柵極結(jié)構(gòu)18氧化層20中間介電層
22自行對準(zhǔn)硅化物層具體實(shí)施方式
本發(fā)明的半導(dǎo)體設(shè)計(jì)可被廣泛地應(yīng)用到許多半導(dǎo)體設(shè)計(jì)中，并且可利用許多不同的半導(dǎo)體材料制作，當(dāng)本發(fā)明以一較佳實(shí)施例來說明本發(fā)明方法時(shí)，本領(lǐng)域內(nèi)的普通技術(shù)人員應(yīng)知許多的步驟是可以改變的，材料及雜質(zhì)也是可替換的，這些一般的替換無疑地不脫離本發(fā)明的精神及范疇。
其次，本發(fā)明用示意圖詳細(xì)描述如下，在詳述本發(fā)明實(shí)施例時(shí)，表示半導(dǎo)體結(jié)構(gòu)的剖面圖在半導(dǎo)體制程中會不依一般比例作局部放大以利說明，應(yīng)不能以此作為對本發(fā)明的限定。此外，在實(shí)際的制作中，應(yīng)包含長度、寬度及深度的三維空間尺寸。
圖1至圖3為根據(jù)本發(fā)明的IC部分的剖面示意圖。如圖1所示，此部分包含一底材10、一柵極結(jié)構(gòu)16、一氧化薄層12、一氮化物材料層14以及一氧化層18。此一部份可做為半導(dǎo)體晶片，例如硅晶片上IC的一部份。底材10可以是任何適當(dāng)?shù)陌雽?dǎo)體材料，在一實(shí)施例中，底材10為硅材料，亦可包含若干井于其中；柵極結(jié)構(gòu)16可以是任何適當(dāng)?shù)膶?dǎo)體材料，且在此一實(shí)施例中，柵極結(jié)構(gòu)16為多晶硅材料，而氮化物材料層14則為一氮化硅材料或是其它間隙壁材料；氧化薄層12以適當(dāng)?shù)姆椒ㄐ纬?，并緊鄰于柵極結(jié)構(gòu)16的側(cè)面(lateral sides)，其厚度約為100埃；氮化物材料層14系作為一間隙壁，共形(conformally)沉積于氧化薄層12上，其厚度約為300埃；以及該氧化層18是以適當(dāng)?shù)姆椒ㄐ纬?，其具有一厚度大于氮化物材料?4的厚度，例如1000埃。
如圖2所示，部分的氧化層18、氮化物材料層14，及氧化薄層12以蝕刻方式移除。之后暴露出底材10與柵極結(jié)構(gòu)16的頂部，剩余的氧化層18覆蓋氮化物材料層14及氧化薄層12的L形部分；此氮化物材料層14及氧化薄層12的L形部分緊鄰于柵極結(jié)構(gòu)16的側(cè)壁。
接著，如圖3所示，剩余的氧化層18以適當(dāng)?shù)奈g刻方法移除，氮化物材料層14的L形部分未被覆蓋，其即可視為柵極結(jié)構(gòu)16的L形間隙壁14的一部分。根據(jù)本發(fā)明，柵極結(jié)構(gòu)16的L形間隙壁14的設(shè)計(jì)有助于構(gòu)裝密度，因?yàn)槠涫沟每障冻涮钭兊煤苋菀?，并且避免柵極與接觸的短路。如圖2所示，當(dāng)進(jìn)行中間介電層20的沉積時(shí)，因?yàn)長形間隙壁14不會妨礙中間介電層20的充填，因此介于柵極結(jié)構(gòu)16之間的微小空隙可以如半導(dǎo)體的其它部分一樣地順利充填。因此，L形間隙壁14有助于中間介電層20的充填，進(jìn)而增加IC的構(gòu)裝密度。
要了解的是，有許多植入步驟介于上述步驟中，舉例來說，例如在氧化薄層12形成之前，以柵極結(jié)構(gòu)16做為植入掩蔽，對底材10進(jìn)行離子植入步驟，以作為輕摻雜漏極區(qū)域；另在后續(xù)步驟進(jìn)行之前，以柵極結(jié)構(gòu)16與L形間隙壁14作為另一植入掩蔽，對該底材10內(nèi)進(jìn)行離子植入，以作為源極與漏極區(qū)域。
圖5、圖6為根據(jù)本發(fā)明的另一IC部分的剖面示意圖。如圖5所示，若干設(shè)計(jì)需在柵極結(jié)構(gòu)16的頂部首先形成自行對準(zhǔn)硅化物層22，之后中間介電層20再沉積于底材10與柵極結(jié)構(gòu)16上。如圖6所示，移除部分的中間介電層20，以在柵極結(jié)構(gòu)16形成接觸。
因此，相較于傳統(tǒng)形狀間隙壁，當(dāng)后續(xù)完成接觸后，本發(fā)明的L形間隙壁可避免接觸至柵極的短路。因此，本發(fā)明的優(yōu)點(diǎn)之一是可避免接觸至柵極的短路。
以上所述的實(shí)施例僅用于說明本發(fā)明的技術(shù)思想及特點(diǎn)，其目的在使本領(lǐng)域內(nèi)的普通技術(shù)人員能夠了解本發(fā)明的內(nèi)容并據(jù)以實(shí)施，并不能僅以此來限定本發(fā)明的專利范圍，即凡依本發(fā)明所揭示的精神所作的均等變化或修飾，仍應(yīng)涵蓋在本發(fā)明的專利范圍內(nèi)。
權(quán)利要求
1.一種增加集成電路構(gòu)裝密度的制造方法，其特征在于，包括下列步驟在一半導(dǎo)體底材上形成一柵極結(jié)構(gòu)；在緊鄰該柵極結(jié)構(gòu)的側(cè)面形成一氧化薄層；在該氧化薄層上共形沉積一間隙壁材料；在該間隙壁材料上形成一氧化物，該氧化物具有一形狀以覆蓋該間隙壁材料的一L形部分；及移除該氧化物以暴露出該間隙壁材料的該L形部分。
2.根據(jù)權(quán)利要求1所述的增加集成電路構(gòu)裝密度的制造方法，其特征在于，還包含在該氧化物與該半導(dǎo)體底材上沉積一中間介電層。
3.根據(jù)權(quán)利要求1所述的增加集成電路構(gòu)裝密度的制造方法，其特征在于，還包含在未被該氧化薄層覆蓋的該柵極結(jié)構(gòu)上形成一自行對準(zhǔn)硅化物薄層。
4.根據(jù)權(quán)利要求1所述的增加集成電路構(gòu)裝密度的制造方法，其特征在于，其中該間隙壁材料為氮化物材料，較佳的為氮化硅。
5.一種增加集成電路構(gòu)裝密度的制造方法，其有助于在集成電路中柵極結(jié)構(gòu)之間的空隙充填，其特征在于，包括下列步驟提供至少兩柵極結(jié)構(gòu)于一半導(dǎo)體底材上；在該半導(dǎo)體底材與該復(fù)數(shù)個(gè)柵極結(jié)構(gòu)上形成一第一氧化層；在該第一氧化層上共形沉積一氮化物層，其中相對于該第一氧化層時(shí)、該氮化物層具有較厚的一第一厚度；在該氮化物層上形成一第二氧化層，其中相對于該氮化物層時(shí)、該第二氧化層具有較厚的一第二厚度；及移除部分該第一氧化層、該氮化物層與該第二氧化層以暴露出該半導(dǎo)體底材與該等柵極結(jié)構(gòu)的頂部，且該氮化物層的復(fù)數(shù)個(gè)L形部分緊鄰于該復(fù)數(shù)個(gè)柵極結(jié)構(gòu)的側(cè)面。
6.根據(jù)權(quán)利要求5所述的增加集成電路構(gòu)裝密度的制造方法，其特征在于，還包含移除該第二氧化層以暴露出該氮化物層的該復(fù)數(shù)個(gè)L形部分。
7.根據(jù)權(quán)利要求6所述的增加集成電路構(gòu)裝密度的制造方法，其特征在于，還包含在該復(fù)數(shù)個(gè)柵極結(jié)構(gòu)與該半導(dǎo)體底材上形成一中間介電層，以及移除介于該復(fù)數(shù)個(gè)柵極結(jié)構(gòu)之間的部分該中間介電層，以形成一接觸。
8.根據(jù)權(quán)利要求6所述的增加集成電路構(gòu)裝密度的制造方法，其特征在于，還包含于在該柵極結(jié)構(gòu)的頂部上形成一自行對準(zhǔn)硅化物薄層。
9.根據(jù)權(quán)利要求6所述的增加集成電路構(gòu)裝密度的制造方法，其特征在于，還包含以該L形部分與該柵極結(jié)構(gòu)部分做為一屏蔽，在該半導(dǎo)體底材中植入離子。
10.根據(jù)權(quán)利要求5所述的增加集成電路構(gòu)裝密度的制造方法，其特征在于，其中該第一厚度實(shí)質(zhì)上為300埃。
11.根據(jù)權(quán)利要求5所述的增加集成電路構(gòu)裝密度的制造方法，其特征在于，其中該第二厚度實(shí)質(zhì)上為1000埃。
12.根據(jù)權(quán)利要求5所述的增加集成電路構(gòu)裝密度的制造方法，其特征在于，其中該提供步驟包含以該柵極結(jié)構(gòu)為一掩蔽，以在該半導(dǎo)體底材中進(jìn)行離子植入步驟。
全文摘要
本發(fā)明提供一種增加集成電路構(gòu)裝密度的制造方法，其在一半導(dǎo)體底材上提供一柵極結(jié)構(gòu)；在緊鄰于柵極結(jié)構(gòu)的側(cè)面形成一氧化薄層；并于氧化薄層上共形沉積一間隙壁材料；于間隙壁材料上再形成一氧化物，此氧化物具有一形狀以覆蓋間隙壁材料的一L形部分；接著移除氧化物以暴露出間隙壁材料的L形部分。此種具有L形間隙壁的柵極結(jié)構(gòu)有利于空隙充填與避免接觸至柵極的短路。
文檔編號H01L21/8234GK1591823SQ03150608
公開日2005年3月9日 申請日期2003年8月27日 優(yōu)先權(quán)日2003年8月27日
發(fā)明者葉雙鳳, 金平中 申請人:上海宏力半導(dǎo)體制造有限公司