專利名稱：將數(shù)據(jù)寫入電流提供給多個(gè)存儲(chǔ)塊的薄膜磁存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及薄膜磁存儲(chǔ)裝置，特別涉及包括具有磁隧道結(jié)(MTJMagnetic Tunnel Junction)的存儲(chǔ)單元的隨機(jī)存取存儲(chǔ)器。
背景技術(shù)：
作為低功耗、可非易失性地存儲(chǔ)數(shù)據(jù)的存儲(chǔ)裝置，MRAM(MagneticRandom Access Memory，磁隨機(jī)存取存儲(chǔ)器)器件正在引人注目。MRAM器件是用半導(dǎo)體集成電路中形成的多個(gè)薄膜磁性體來進(jìn)行非易失性數(shù)據(jù)存儲(chǔ)、可隨機(jī)存取各個(gè)薄膜磁性體的存儲(chǔ)裝置。
特別是，近年來發(fā)表了下述事實(shí)通過將利用磁隧道結(jié)的薄膜磁性體--隧道磁阻元件用于存儲(chǔ)單元，MRAM器件的性能飛躍性地提高。包括具有磁隧道結(jié)的存儲(chǔ)單元的MRAM器件公開于下述等技術(shù)文獻(xiàn)中“A 10ns Read and Write Non-Volatile Memory Array Using aMagnetic Tunnel Junction and FET Switch in each Cell(在每個(gè)單元中使用磁隧道結(jié)和FET開關(guān)的10ns讀寫非易失性存儲(chǔ)陣列)”，ISSCC Digest of Technical Papers，TA7.2，F(xiàn)eb.2000.；“NonvolatileRAM based on Magnetic Tunnel Junction Elements(基于磁隧道結(jié)元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA7.3，F(xiàn)eb.2000.；及“A 256kb 3.0V 1T1MTJ Nonvolatile MagnetoresistiveRAM(256kb 3.0V 1T1MTJ非易失性磁阻RAM)”，ISSCC Digest ofTechnical Papers，TA7.6，F(xiàn)eb.2001.。
圖44是具有磁隧道結(jié)區(qū)的存儲(chǔ)單元(以下，也簡(jiǎn)稱為“MTJ存儲(chǔ)單元”)的結(jié)構(gòu)示意圖。
參照?qǐng)D44，MTJ存儲(chǔ)單元包括隧道磁阻元件TMR，其電阻按照存儲(chǔ)數(shù)據(jù)電平來變化；以及存取元件ATR，在數(shù)據(jù)讀出時(shí)用于形成通過隧道磁阻元件TMR的讀出電流Is的路徑。代表性的存取元件ATR由場(chǎng)效應(yīng)晶體管形成，所以以下將存取元件ATR也稱為存取晶體管ATR。存取晶體管ATR與隧道磁阻元件TMR串聯(lián)連接。
對(duì)MTJ存儲(chǔ)單元配置有數(shù)字線DL，用于指示數(shù)據(jù)寫入；字線WL，用于執(zhí)行數(shù)據(jù)讀出；以及數(shù)據(jù)線--位線BL，用于在數(shù)據(jù)讀出及數(shù)據(jù)寫入中傳遞與存儲(chǔ)數(shù)據(jù)的數(shù)據(jù)電平對(duì)應(yīng)的電信號(hào)。
圖45是說明從MTJ存儲(chǔ)單元讀出數(shù)據(jù)的工作的原理圖。
參照?qǐng)D45，隧道磁阻元件TMR具有強(qiáng)磁性體層FL，具有固定的磁化方向(以下，也簡(jiǎn)稱為“固定磁化層”)；以及強(qiáng)磁性體層VL，沿與外加磁場(chǎng)對(duì)應(yīng)的方向被磁化(以下，也簡(jiǎn)稱為“自由磁化層”)。在固定磁化層FL及自由磁化層VL之間，設(shè)有由絕緣膜形成的隧道勢(shì)壘(隧道膜)TB。自由磁化層VL按照寫入的存儲(chǔ)數(shù)據(jù)的電平，沿與固定磁化層FL相同的方向或與固定磁化層FL相反的方向被磁化。這些固定磁化層FL、隧道勢(shì)壘TB及自由磁化層VL形成磁隧道結(jié)。
在數(shù)據(jù)讀出時(shí)，響應(yīng)字線WL的激活，存取晶體管ATR導(dǎo)通，隧道磁阻元件TMR被連接在位線BL和接地電壓GND之間。由此，向隧道磁阻元件TMR的兩端施加與位線電壓對(duì)應(yīng)的偏壓，使隧道電流流入隧道膜。通過使用這種隧道電流，在數(shù)據(jù)讀出時(shí)，能夠使讀出電流流入位線BL～隧道磁阻元件TMR～存取晶體管ATR～接地電壓GND的電流路徑。
隧道磁阻元件TMR的電阻按照固定磁化層FL及自由磁化層VL各自的磁化方向的相對(duì)關(guān)系來變化。具體地說，在固定磁化層FL的磁化方向和自由磁化層VL的磁化方向平行的情況下，隧道磁阻元件TMR的電阻值為最小值Rmin，而在兩者的磁化方向相反(逆平行)的情況下，為最大值Rmax。
因此，如果使自由磁化層VL沿與存儲(chǔ)數(shù)據(jù)對(duì)應(yīng)的方向磁化，則讀出電流Is在隧道磁阻元件TMR中產(chǎn)生的電壓變化因存儲(chǔ)數(shù)據(jù)電平而異。因此，例如如果將位線BL預(yù)充電到一定電壓后，使讀出電流Is流入隧道磁阻元件TMR，則通過檢測(cè)位線BL的電壓，能夠讀出MTJ存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)。
圖46是說明向MTJ存儲(chǔ)單元寫入數(shù)據(jù)的工作的原理圖。
參照?qǐng)D46，在數(shù)據(jù)寫入時(shí)，字線WL被去活，存取晶體管ATR被導(dǎo)通。在此狀態(tài)下，用于使自由磁化層VL沿與寫入數(shù)據(jù)對(duì)應(yīng)的方向磁化的數(shù)據(jù)寫入電流分別流入數(shù)字線DL及位線BL。
圖47是說明數(shù)據(jù)寫入時(shí)數(shù)據(jù)寫入電流和隧道磁阻元件的磁化方向的關(guān)系的原理圖。
參照?qǐng)D47，橫軸H(EA)表示隧道磁阻元件TMR內(nèi)的自由磁化層VL中沿易磁化軸(EAEasy Axis)方向施加的磁場(chǎng)。而縱軸H(HA)表示自由磁化層VL中沿難磁化軸(HAHard Axis)方向作用的磁場(chǎng)。磁場(chǎng)H(EA)及H(HA)分別對(duì)應(yīng)于由分別流過位線BL及數(shù)字線DL的電流產(chǎn)生的2個(gè)磁場(chǎng)中的各一個(gè)。
在MTJ存儲(chǔ)單元中，固定磁化層FL的固定磁化方向在自由磁化層VL的易磁化軸上，自由磁化層VL按照存儲(chǔ)數(shù)據(jù)的電平(“1”及“0”)，在易磁化軸方向上，沿與固定磁化層FL平行或逆平行(相反)的方向被磁化。使MTJ存儲(chǔ)單元對(duì)應(yīng)于自由磁化層VL的2種磁化方向，能夠存儲(chǔ)1比特的數(shù)據(jù)(“1”及“0”)。
只在施加的磁場(chǎng)H(EA)及H(HA)之和到達(dá)圖中所示的星形特性線外側(cè)的區(qū)域的情況下，才重新改寫自由磁化層VL的磁化方向。即，在施加的數(shù)據(jù)寫入磁場(chǎng)的強(qiáng)度相當(dāng)于星形特性線內(nèi)側(cè)的區(qū)域的情況下，自由磁化層VL的磁化方向不變化。
如星形特性線所示，通過向自由磁化層VL施加難磁化軸方向的磁場(chǎng)，能夠降低改變沿易磁化軸的磁化方向所需的磁化閾值。
在像圖47所示的例子那樣設(shè)計(jì)了數(shù)據(jù)寫入時(shí)的工作點(diǎn)的情況下，在作為寫入數(shù)據(jù)對(duì)象的MTJ存儲(chǔ)單元中，易磁化軸方向的數(shù)據(jù)寫入磁場(chǎng)的強(qiáng)度被設(shè)計(jì)為HWR。即，設(shè)計(jì)流過位線BL或數(shù)字線DL的數(shù)據(jù)寫入電流的值，使得能得到該數(shù)據(jù)寫入磁場(chǎng)HWR。一般，數(shù)據(jù)寫入磁場(chǎng)HWR由切換磁化方向所需的開關(guān)磁場(chǎng)HSW、和余量ΔH之和來表示。即，由HWR＝HSW+ΔH來表示。
為了改寫MTJ存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)、即隧道磁阻元件TMR的磁化方向，需要使規(guī)定電平以上的數(shù)據(jù)寫入電流流入數(shù)字線DL和位線BL兩者。由此，隧道磁阻元件TMR中的自由磁化層VL按照易磁化軸(EA)上的數(shù)據(jù)寫入磁場(chǎng)的方向，沿與固定磁化層FL平行或相反(逆平行)的方向被磁化。寫入到隧道磁阻元件TMR中的磁化方向、即MTJ存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)在執(zhí)行新的數(shù)據(jù)寫入之前一直被非易失性地保持著。
這樣，隧道磁阻元件TMR的電阻按照可通過施加的數(shù)據(jù)寫入磁場(chǎng)改寫的磁化方向來變化，所以通過使隧道磁阻元件TMR的電阻值Rmax及Rmin、和存儲(chǔ)數(shù)據(jù)的電平(“1”及“0”)分別對(duì)應(yīng)，能夠執(zhí)行非易失性數(shù)據(jù)存儲(chǔ)。
圖48是將MTJ存儲(chǔ)單元MC集成配置為矩陣狀的MRAM器件10的整體結(jié)構(gòu)圖。
參照?qǐng)D48，在MRAM器件10中，設(shè)有N個(gè)分割出的存儲(chǔ)塊MB0～MBn-1(n自然數(shù))(以下，也總稱為存儲(chǔ)塊MB)。
各存儲(chǔ)塊MB包含字線WL和數(shù)字線DL，對(duì)應(yīng)于存儲(chǔ)單元行來設(shè)置；及位線BL，對(duì)應(yīng)于存儲(chǔ)單元列來設(shè)置。
在大容量存儲(chǔ)陣列的情況下，一般將包含集成配置為矩陣狀的MTJ存儲(chǔ)單元MC的存儲(chǔ)陣列按照功能及用途分割為多個(gè)存儲(chǔ)塊。
這樣，在采用分割為多個(gè)存儲(chǔ)塊的布局結(jié)構(gòu)的情況下，需要對(duì)各存儲(chǔ)塊MB分別配置驅(qū)動(dòng)數(shù)字線等的DL/WL驅(qū)動(dòng)器帶。再者，需要對(duì)各DL/WL驅(qū)動(dòng)器帶分別配置行譯碼器110來控制各DL/WL驅(qū)動(dòng)器帶。
圖49是對(duì)各DL/WL驅(qū)動(dòng)器帶分別設(shè)有行譯碼器110的行選電路的原理圖。
這里，以存儲(chǔ)塊MB0及MB1為代表來進(jìn)行說明，而其他存儲(chǔ)塊MB2～MBn-1也同樣，不重復(fù)其說明。
參照?qǐng)D49，與存儲(chǔ)塊MB0及MB1分別對(duì)應(yīng)的DL/WL驅(qū)動(dòng)器帶DWG0及DWG1分別包含用于控制向各數(shù)字線DL提供數(shù)據(jù)寫入電流的數(shù)字線驅(qū)動(dòng)器DLD0及DLD1。此外，對(duì)應(yīng)于各存儲(chǔ)塊MB設(shè)有行譯碼器110。
按照行譯碼器110基于行地址RA及寫使能WE的行選結(jié)果--輸出信號(hào)及選擇存儲(chǔ)塊MB0的塊選信號(hào)DLBS0，存儲(chǔ)塊MB0中包含的數(shù)字線DL被選擇性地激活。同樣，按照行譯碼器110的輸出信號(hào)及塊選信號(hào)DLBS1，存儲(chǔ)塊MB1中包含的數(shù)字線DL被選擇性地激活。
在采用這種結(jié)構(gòu)的情況下，需要對(duì)各DL/WL驅(qū)動(dòng)器帶分別配置行譯碼器110，所以需要與各行譯碼器相應(yīng)的面積，產(chǎn)生MRAM器件的面積增大這一問題。
此外，另一個(gè)問題是，如上所述，MTJ存儲(chǔ)單元MC按照由分別流過位線BL及數(shù)字線DL的電流產(chǎn)生的2個(gè)磁場(chǎng)來執(zhí)行數(shù)據(jù)寫入。即，在向選擇出的存儲(chǔ)單元執(zhí)行數(shù)據(jù)寫入的情況下，向選擇出的數(shù)字線DL及位線BL提供電流。此時(shí)，向與選擇出的數(shù)字線DL相鄰的數(shù)字線也施加了泄漏磁場(chǎng)。理論上，向與相鄰的數(shù)字線及選擇出的位線BL對(duì)應(yīng)的相鄰的存儲(chǔ)單元上，施加了圖47所示的星形特性線內(nèi)側(cè)的區(qū)域的磁場(chǎng)。因此，抗干擾特性強(qiáng)的正常的存儲(chǔ)單元不會(huì)產(chǎn)生數(shù)據(jù)誤寫入，但是在抗干擾特性弱的存儲(chǔ)單元的情況下，有時(shí)會(huì)產(chǎn)生數(shù)據(jù)誤寫入，需要預(yù)先除去這種抗干擾特性弱的缺陷存儲(chǔ)單元。
為了除去這種缺陷存儲(chǔ)單元，需要使電流逐次流入每1根數(shù)字線來進(jìn)行測(cè)試。以下，將這種用于評(píng)價(jià)耐數(shù)據(jù)誤寫入性的工作模式稱為干擾測(cè)試。隨之，具有該干擾測(cè)試花費(fèi)很長(zhǎng)時(shí)間的問題。
此外，還有一個(gè)問題是，如上所述，數(shù)字線DL對(duì)應(yīng)于存儲(chǔ)單元行來設(shè)置，但是數(shù)字線DL間的配線間距與存儲(chǔ)單元的布局間距大致相同。隨著存儲(chǔ)單元逐漸微細(xì)化，出現(xiàn)數(shù)字線DL間的缺陷使成品率和可靠性降低的問題。因此，需要進(jìn)行數(shù)字線DL間的燒入(バ—ンイン)測(cè)試，但是數(shù)字線DL是電流線，所以在數(shù)字線DL間及數(shù)字線DL與其他配線層的信號(hào)線或觸點(diǎn)等之間不能形成足夠的電壓差，即使在升高驅(qū)動(dòng)數(shù)字線的電壓的情況下，也不能執(zhí)行充分的燒入測(cè)試。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種薄膜磁存儲(chǔ)裝置，在將存儲(chǔ)陣列分割為多個(gè)存儲(chǔ)塊的情況下，能縮小對(duì)每個(gè)存儲(chǔ)塊分別設(shè)置的驅(qū)動(dòng)信號(hào)線等的電路帶的面積。
本發(fā)明的另一目的在于提供一種薄膜磁存儲(chǔ)裝置，能夠縮短用于除去抗干擾特性弱的缺陷存儲(chǔ)單元的干擾測(cè)試的測(cè)試時(shí)間。
本發(fā)明的另一目的在于提供一種薄膜磁存儲(chǔ)裝置，能夠?qū)﹄娏骶€--數(shù)字線執(zhí)行充分的燒入測(cè)試。
本發(fā)明一個(gè)方面的薄膜磁存儲(chǔ)裝置包含配置為矩陣狀的多個(gè)磁存儲(chǔ)單元、多個(gè)數(shù)字線、以及多個(gè)第1及第2驅(qū)動(dòng)單元。多個(gè)磁存儲(chǔ)單元沿行方向被分割為第1級(jí)至第N級(jí)這N個(gè)(N自然數(shù))存儲(chǔ)塊以便共享存儲(chǔ)單元行。在各存儲(chǔ)塊中，多個(gè)數(shù)字線分別對(duì)應(yīng)于存儲(chǔ)單元行來設(shè)置，使產(chǎn)生數(shù)據(jù)寫入磁場(chǎng)的數(shù)據(jù)寫入電流選擇性地流入被選擇為數(shù)據(jù)寫入對(duì)象的被選磁存儲(chǔ)單元。多個(gè)第1驅(qū)動(dòng)單元分別對(duì)應(yīng)于多個(gè)數(shù)字線來設(shè)置，分別控制對(duì)應(yīng)的數(shù)字線的一端和第1電壓之間的連接。多個(gè)第2驅(qū)動(dòng)單元分別對(duì)應(yīng)于多個(gè)數(shù)字線來設(shè)置，分別控制對(duì)應(yīng)的數(shù)字線的另一端和第2電壓之間的連接。在數(shù)據(jù)寫入時(shí)，與第1級(jí)存儲(chǔ)塊對(duì)應(yīng)的各第1驅(qū)動(dòng)單元按照行選結(jié)果來連接對(duì)應(yīng)的數(shù)字線的一端與第1電壓；在數(shù)據(jù)寫入時(shí)，與包含被選磁存儲(chǔ)單元的第I級(jí)(II≤N的自然數(shù))存儲(chǔ)塊對(duì)應(yīng)的各第2驅(qū)動(dòng)單元按照多個(gè)存儲(chǔ)塊的選擇結(jié)果，來連接對(duì)應(yīng)的數(shù)字線的另一端與第2電壓；在數(shù)據(jù)寫入時(shí)，在I≥2時(shí)，與第2級(jí)至第N級(jí)存儲(chǔ)塊分別對(duì)應(yīng)的各第1驅(qū)動(dòng)單元按照前級(jí)存儲(chǔ)塊內(nèi)的同一存儲(chǔ)單元行的數(shù)字線的電壓電平，來連接對(duì)應(yīng)的數(shù)字線的一端與第1電壓；在數(shù)據(jù)寫入時(shí)，在I≥2時(shí)，與第1級(jí)至第(I-1)級(jí)存儲(chǔ)塊對(duì)應(yīng)的各第2驅(qū)動(dòng)單元按照多個(gè)存儲(chǔ)塊的選擇結(jié)果，將對(duì)應(yīng)的數(shù)字線的另一端與第2電壓斷開。
本發(fā)明的薄膜磁存儲(chǔ)裝置能夠用對(duì)每個(gè)存儲(chǔ)塊分割設(shè)置的數(shù)字線向作為數(shù)據(jù)寫入對(duì)象的存儲(chǔ)塊傳遞行選結(jié)果。
因此，本發(fā)明的主要優(yōu)點(diǎn)在于，能夠抑制各數(shù)字線的配線電阻，并且不用新配置行選線就能夠選擇性地使數(shù)據(jù)寫入電流流入作為數(shù)據(jù)寫入對(duì)象的存儲(chǔ)塊中，其結(jié)果是，能夠防止配線層數(shù)增加，避免制造工藝復(fù)雜化。
本發(fā)明另一方面的薄膜磁存儲(chǔ)裝置包含配置為矩陣狀的多個(gè)磁存儲(chǔ)單元、多個(gè)數(shù)字線、多個(gè)第1及第2驅(qū)動(dòng)單元、分別對(duì)應(yīng)于存儲(chǔ)單元行而設(shè)置的多個(gè)字線、多個(gè)數(shù)字線、以及多個(gè)驅(qū)動(dòng)部。多個(gè)數(shù)字線分別對(duì)應(yīng)于存儲(chǔ)單元行來設(shè)置，使產(chǎn)生數(shù)據(jù)寫入磁場(chǎng)的數(shù)據(jù)寫入電流選擇性地流入被選擇為數(shù)據(jù)寫入對(duì)象的被選磁存儲(chǔ)單元。多個(gè)第1驅(qū)動(dòng)單元分別對(duì)應(yīng)于多個(gè)數(shù)字線來設(shè)置，分別控制對(duì)應(yīng)的數(shù)字線的一端和第1電壓之間的連接。多個(gè)第2驅(qū)動(dòng)單元分別對(duì)應(yīng)于多個(gè)數(shù)字線來設(shè)置，分別控制對(duì)應(yīng)的數(shù)字線的另一端和第2電壓之間的連接。多個(gè)驅(qū)動(dòng)部分別對(duì)應(yīng)于多個(gè)字線來設(shè)置，分別按照同一行的數(shù)字線的電壓電平來激活對(duì)應(yīng)的字線。在數(shù)據(jù)寫入時(shí)，各第1驅(qū)動(dòng)單元按照行選結(jié)果來連接對(duì)應(yīng)的數(shù)字線的一端和第1電壓，各第2驅(qū)動(dòng)單元連接對(duì)應(yīng)的數(shù)字線的另一端和第2電壓；在數(shù)據(jù)讀出時(shí)，各第1驅(qū)動(dòng)單元按照行選結(jié)果來連接對(duì)應(yīng)的數(shù)字線的一端和第1電壓，各第2驅(qū)動(dòng)單元將對(duì)應(yīng)的數(shù)字線的另一端和第2電壓斷開。
本發(fā)明的薄膜磁存儲(chǔ)裝置在數(shù)據(jù)讀出時(shí)，驅(qū)動(dòng)部按照同一行的數(shù)字線的電壓電平來激活對(duì)應(yīng)的字線。即，在數(shù)據(jù)讀出時(shí)，數(shù)字線用作指示字線激活的信號(hào)線。
本發(fā)明的主要優(yōu)點(diǎn)在于，能夠防止配線層數(shù)增加，避免制造工藝復(fù)雜化。
本發(fā)明另一方面的薄膜磁存儲(chǔ)裝置包含配置為矩陣狀的多個(gè)磁存儲(chǔ)單元、多個(gè)數(shù)字線、多個(gè)位線、以及多個(gè)電流提供電路。多個(gè)數(shù)字線分別對(duì)應(yīng)于存儲(chǔ)單元行來設(shè)置，使第1數(shù)據(jù)寫入電流選擇性地流入被選擇為數(shù)據(jù)寫入對(duì)象的被選磁存儲(chǔ)單元。多個(gè)位線分別對(duì)應(yīng)于存儲(chǔ)單元列來設(shè)置，使第2數(shù)據(jù)寫入電流選擇性地流入被選擇為數(shù)據(jù)寫入對(duì)象的磁存儲(chǔ)單元。多個(gè)電流提供電路分別對(duì)應(yīng)于多個(gè)數(shù)字線來設(shè)置，分別控制向?qū)?yīng)的數(shù)字線提供第1數(shù)據(jù)寫入電流。在數(shù)據(jù)寫入時(shí)，各電流提供電路按照行選結(jié)果向?qū)?yīng)的數(shù)字線提供第1數(shù)據(jù)寫入電流。在測(cè)試時(shí)，各電流提供電路提供比數(shù)據(jù)寫入時(shí)小的第1數(shù)據(jù)寫入電流；在測(cè)試時(shí)，多個(gè)數(shù)字線中的至少1根接受第2數(shù)據(jù)寫入電流的供給。
本發(fā)明的薄膜磁存儲(chǔ)裝置設(shè)有多個(gè)電流提供電路，分別對(duì)應(yīng)于多個(gè)數(shù)字線來設(shè)置，提供第1數(shù)據(jù)寫入電流。各電流提供電路在測(cè)試時(shí)提供比數(shù)據(jù)寫入時(shí)少的數(shù)據(jù)寫入電流。此外，在測(cè)試時(shí)向多個(gè)位線中的1根提供第2數(shù)據(jù)寫入電流。即，將比正常時(shí)少的第1數(shù)據(jù)寫入電流提供給數(shù)字線，將第2數(shù)據(jù)寫入電流提供給位線。
因此，本發(fā)明的優(yōu)點(diǎn)在于，能夠用通過第1及第2數(shù)據(jù)寫入電流產(chǎn)生的磁場(chǎng)對(duì)存儲(chǔ)單元列并聯(lián)執(zhí)行所謂的干擾測(cè)試。由此，能夠縮短測(cè)試時(shí)間。
本發(fā)明另一方面的薄膜磁存儲(chǔ)裝置包含配置為矩陣狀的多個(gè)磁存儲(chǔ)單元、多個(gè)數(shù)字線、多個(gè)驅(qū)動(dòng)單元、以及第1及第2外部焊盤。多個(gè)數(shù)字線分別對(duì)應(yīng)于存儲(chǔ)單元行來設(shè)置，使產(chǎn)生數(shù)據(jù)寫入磁場(chǎng)的數(shù)據(jù)寫入電流選擇性地流入被選擇為數(shù)據(jù)寫入對(duì)象的被選磁存儲(chǔ)單元。多個(gè)驅(qū)動(dòng)單元分別對(duì)應(yīng)于多個(gè)數(shù)字線來設(shè)置，分別按照行選結(jié)果來激活，控制對(duì)應(yīng)的數(shù)字線的一端和第1電壓之間的連接。第1外部焊盤與各對(duì)應(yīng)的數(shù)字線的另一端電連接。第2外部焊盤與多個(gè)數(shù)字線以外的內(nèi)部電路電連接，接受第2電壓的供給。在正常工作時(shí)，連接第1外部焊盤與第2電壓；測(cè)試時(shí)第1外部焊盤的連接狀態(tài)與正常工作時(shí)不同。
本發(fā)明的薄膜磁存儲(chǔ)裝置包含多個(gè)驅(qū)動(dòng)單元，分別對(duì)應(yīng)于多個(gè)數(shù)字線來設(shè)置，控制一端和第1電壓之間的連接；以及第1外部焊盤，與另一端電連接。在測(cè)試時(shí)，向第1外部焊盤提供的電壓與第2電壓不同。隨之，通過向第1外部焊盤提供電壓電平高的固定電壓，能夠從各數(shù)字線的另一端并聯(lián)施加固定電壓。
因此，本發(fā)明的優(yōu)點(diǎn)在于，能夠?qū)﹄娏骶€--數(shù)字線執(zhí)行足夠的燒入測(cè)試，并且能夠縮短所謂的燒入測(cè)試的測(cè)試時(shí)間。
本發(fā)明另一方面的薄膜磁存儲(chǔ)裝置包含配置為矩陣狀的多個(gè)磁存儲(chǔ)單元、多個(gè)數(shù)字線、多個(gè)驅(qū)動(dòng)單元、以及連接控制電路。多個(gè)數(shù)字線分別對(duì)應(yīng)于存儲(chǔ)單元行來設(shè)置，使產(chǎn)生數(shù)據(jù)寫入磁場(chǎng)的數(shù)據(jù)寫入電流選擇性地流入被選擇為數(shù)據(jù)寫入對(duì)象的被選磁存儲(chǔ)單元。多個(gè)驅(qū)動(dòng)單元分別對(duì)應(yīng)于多個(gè)數(shù)字線來設(shè)置，分別在數(shù)據(jù)寫入時(shí)按照行選結(jié)果被激活，控制對(duì)應(yīng)的數(shù)字線的一端和第1電壓之間的連接。連接控制電路，控制多個(gè)數(shù)字線的另一端和第2電壓的連接。在正常工作時(shí)，連接控制電路將多個(gè)數(shù)字線的另一端和第2電壓電連接。在測(cè)試時(shí)，各驅(qū)動(dòng)單元按照測(cè)試信號(hào)來連接對(duì)應(yīng)的數(shù)字線的一端和第1電壓，連接控制電路響應(yīng)測(cè)試信號(hào)將多個(gè)數(shù)字線的另一端和第2電壓斷開。
本發(fā)明的薄膜磁存儲(chǔ)裝置包含多個(gè)驅(qū)動(dòng)單元，分別對(duì)應(yīng)于多個(gè)數(shù)字線來設(shè)置，控制一端和第1電壓之間的連接；以及連接控制電路，控制另一端和第2電壓的連接。在測(cè)試時(shí)，多個(gè)驅(qū)動(dòng)單元響應(yīng)測(cè)試信號(hào)來連接對(duì)應(yīng)的數(shù)字線的一端和第1電壓。此外，連接控制電路將另一端和第2電壓設(shè)定為斷開。
由此，本發(fā)明的優(yōu)點(diǎn)在于，在測(cè)試時(shí)能夠向數(shù)字線并聯(lián)施加第1電壓，能夠執(zhí)行足夠的燒入測(cè)試，并且能夠縮短所謂的燒入測(cè)試的測(cè)試時(shí)間。


圖1是本發(fā)明實(shí)施例1的MRAM器件的整體結(jié)構(gòu)圖。
圖2是本發(fā)明實(shí)施例1的各存儲(chǔ)塊兩側(cè)配置的行選電路的原理圖。
圖3是塊選信號(hào)及數(shù)字線下拉信號(hào)的對(duì)應(yīng)關(guān)系的真值表。
圖4是使數(shù)據(jù)寫入電流流入被選存儲(chǔ)塊的數(shù)字線的情況下的時(shí)序圖。
圖5是本發(fā)明實(shí)施例2的MRAM器件中包含的行選電路的原理圖。
圖6是塊選信號(hào)及數(shù)字線下拉信號(hào)的對(duì)應(yīng)關(guān)系的真值表。
圖7是數(shù)據(jù)讀出中選擇了存儲(chǔ)塊的情況下的時(shí)序圖。
圖8是本發(fā)明實(shí)施例2的變形例的MRAM器件中包含的行選電路的原理圖。
圖9A、9B是位字線驅(qū)動(dòng)器的電路結(jié)構(gòu)圖。
圖10是本發(fā)明實(shí)施例3的MRAM器件中包含的行選電路的原理圖。
圖11是字線驅(qū)動(dòng)器的電路圖。
圖12是本發(fā)明實(shí)施例4的MRAM器件中包含的行選電路的原理圖。
圖13A、13B是位字線驅(qū)動(dòng)器的電路圖。
圖14是塊選信號(hào)、數(shù)字線下拉信號(hào)及字塊選信號(hào)的對(duì)應(yīng)關(guān)系的真值表。
圖15是激活被選存儲(chǔ)塊MB的字線的情況下的時(shí)序圖。
圖16是本發(fā)明實(shí)施例5的MRAM器件中包含的行選電路的原理圖。
圖17是塊選信號(hào)及數(shù)字線下拉信號(hào)的對(duì)應(yīng)關(guān)系的真值表。
圖18是測(cè)試模式中檢測(cè)工藝缺陷的情況下各信號(hào)的時(shí)序圖。
圖19是MRAM器件中包含的本發(fā)明實(shí)施例5的變形例的行選電路的原理圖。
圖20是本發(fā)明實(shí)施例6的MRAM器件的整體結(jié)構(gòu)圖。
圖21是本發(fā)明實(shí)施例6的行選電路的原理圖。
圖22是本發(fā)明實(shí)施例6的行選電路的工作時(shí)序圖。
圖23是本發(fā)明實(shí)施例7的行選電路的原理圖。
圖24是本發(fā)明實(shí)施例7的行選電路的工作時(shí)序圖。
圖25是本發(fā)明實(shí)施例7的變形例1的行選電路的原理圖。
圖26是本發(fā)明實(shí)施例7的變形例1的行選電路的工作時(shí)序圖。
圖27是本發(fā)明實(shí)施例7的變形例2的行選電路的原理圖。
圖28是本發(fā)明實(shí)施例7的變形例2的行選電路的工作時(shí)序圖。
圖29是本發(fā)明實(shí)施例8的行選電路的原理圖。
圖30是本發(fā)明實(shí)施例8的行選電路的工作時(shí)序圖。
圖31是本發(fā)明實(shí)施例8的變形例的行選電路的原理圖。
圖32是本發(fā)明實(shí)施例9的行選電路的原理圖。
圖33是本發(fā)明實(shí)施例9的行選電路的工作時(shí)序圖。
圖34是本發(fā)明實(shí)施例9的變形例1的行選電路的原理圖。
圖35是本發(fā)明實(shí)施例9的變形例1的行選電路的工作時(shí)序圖。
圖36是本發(fā)明實(shí)施例9的變形例2的行選電路的原理圖。
圖37是本發(fā)明實(shí)施例9的變形例2的行選電路的工作時(shí)序圖。
圖38是本發(fā)明實(shí)施例9的變形例3的行選電路的原理圖。
圖39是本發(fā)明實(shí)施例9的變形例3的行選電路的工作時(shí)序圖。
圖40是本發(fā)明實(shí)施例9的變形例4的行選電路的原理圖。
圖41是本發(fā)明實(shí)施例9的變形例5的行選電路的原理圖。
圖42是本發(fā)明實(shí)施例9的變形例5的行選電路的工作時(shí)序圖。
圖43是本發(fā)明實(shí)施例9的變形例6的行選電路的原理圖。
圖44是具有磁隧道結(jié)區(qū)的存儲(chǔ)單元的結(jié)構(gòu)示意圖。
圖45是說明從MTJ存儲(chǔ)單元讀出數(shù)據(jù)的工作的原理圖。
圖46是說明向MTJ存儲(chǔ)單元寫入數(shù)據(jù)的工作的原理圖。
圖47是說明數(shù)據(jù)寫入時(shí)數(shù)據(jù)寫入電流和隧道磁阻元件的磁化方向的關(guān)系的原理圖。
圖48是將MTJ存儲(chǔ)單元MC集成配置為矩陣狀的MRAM器件10的整體結(jié)構(gòu)圖。
圖49是對(duì)各DL/WL驅(qū)動(dòng)器帶分別設(shè)有行譯碼器110的行選電路的原理圖。
發(fā)明的
具體實(shí)施例方式
下面參照附圖來詳細(xì)說明本發(fā)明的實(shí)施例。其中，圖中對(duì)相同或相當(dāng)部分附以同一標(biāo)號(hào)，不重復(fù)其說明。
(實(shí)施例1)參照?qǐng)D1，本發(fā)明實(shí)施例1的MRAM器件1包括分別具有配置為矩陣狀的MTJ存儲(chǔ)單元MC的存儲(chǔ)塊MB0～MBn-1。在各存儲(chǔ)單元MB中，分別對(duì)應(yīng)于MTJ存儲(chǔ)單元MC的行來配置多個(gè)字線WL及多個(gè)數(shù)字線DL。此外，對(duì)應(yīng)于MTJ存儲(chǔ)單元MC的列來配置位線。
MRAM器件1還包括行譯碼器100、列譯碼器200、位線選擇電路300、以及放大器600。
行譯碼器100按照地址信號(hào)所示的行地址RA來執(zhí)行行選。列譯碼器200按照地址信號(hào)所示的列地址CA來執(zhí)行各存儲(chǔ)塊MB中的列選。
位線選擇電路300在數(shù)據(jù)讀出時(shí)按照列譯碼器200的列選指示來選擇各存儲(chǔ)塊MB中包含的位線，向放大器600輸出讀出的信號(hào)。放大器600放大從位線選擇電路300輸出的信號(hào)并作為讀出數(shù)據(jù)RDATA來輸出。
MRAM器件1還包括位線電流控制電路400及410、和電流源500及501。位線電流控制電路400及410在數(shù)據(jù)寫入中按照列譯碼器200的列選指示向各存儲(chǔ)塊MB中包含的位線提供與寫入數(shù)據(jù)WTDATA對(duì)應(yīng)的電流。即在數(shù)據(jù)寫入中流入位線的數(shù)據(jù)寫入電流從電流源500及501分別被提供給位線電流控制電路400及410。
MRAM器件1還包括DL/WL驅(qū)動(dòng)器帶DWDG0～DWDGn(以下，也總稱為DL/WL驅(qū)動(dòng)器帶DWDG)。DL/WL驅(qū)動(dòng)器帶DWDG0與存儲(chǔ)塊MB0相鄰來設(shè)置，DL/WL驅(qū)動(dòng)器帶DWDG1～DWDGn-1分別被設(shè)置在存儲(chǔ)塊MB1～MBn-1之間的區(qū)域中，DL/WL驅(qū)動(dòng)器帶DWDGn與存儲(chǔ)塊MBn-1相鄰來設(shè)置。
具體地說，根據(jù)反映行譯碼器100的行選結(jié)果及列譯碼器200的列選結(jié)果的塊選信號(hào)BLBS<n-10>及數(shù)字線下拉信號(hào)DLDE<n1>來激活各DL/WL驅(qū)動(dòng)器帶DWDG。以下，塊選信號(hào)DLBS<n-10>總括性地表示塊選信號(hào)DLBS0～DLBSn-1。此外，數(shù)字線下拉信號(hào)DLDE<n1>總括性地表示數(shù)字線下拉信號(hào)DLDE1～DLDEn。
參照?qǐng)D2，在本發(fā)明實(shí)施例1的行選電路中，驅(qū)動(dòng)各存儲(chǔ)塊MB中的第x行(x自然數(shù))數(shù)字線的數(shù)字線驅(qū)動(dòng)器DLDR0～DLDRn(以下，也總括地稱為數(shù)字線驅(qū)動(dòng)器DLDR)經(jīng)數(shù)字線DL0<x>～DLn-1<x>串聯(lián)設(shè)置。各數(shù)字線驅(qū)動(dòng)器DLDR被包含在各DL/WL驅(qū)動(dòng)器帶DWDG中。其中，數(shù)字線DL0<x>的符號(hào)<x>表示各存儲(chǔ)塊MB內(nèi)的行數(shù)，這里，表示第x行。以下，將數(shù)字線DL0<x>～DLn-1<x>也簡(jiǎn)稱為數(shù)字線DL0～DLn-1，也總稱為數(shù)字線DL。
此外，行譯碼器100按照寫使能WE及行地址RA來執(zhí)行行選，按照行選結(jié)果使第x行行選線DLSEL<x>激活到“H”電平。其中，行選線DLSEL<x>也簡(jiǎn)稱為行選線DLSEL。
此外，數(shù)字線驅(qū)動(dòng)器DLDR0～DLDRn分別接受塊選信號(hào)DLBS0～DLBSn-1(以下，也總稱為塊選信號(hào)DLBS)及數(shù)字線下拉信號(hào)DLDE1～DLDEn(以下，也總稱為數(shù)字線下拉信號(hào)DLDE)這些控制信號(hào)的輸入。其中，塊選信號(hào)DLBS0～DLBSn-1及數(shù)字線下拉信號(hào)DLDE1～DLDEn的符號(hào)末尾的數(shù)字表示是分別對(duì)應(yīng)于數(shù)字線驅(qū)動(dòng)器DLDR0～DLDRn的符號(hào)的數(shù)字而輸入的信號(hào)。例如，塊選信號(hào)DLBS2表示是輸入到數(shù)字線驅(qū)動(dòng)器DLDR2中的信號(hào)。
始端的數(shù)字線驅(qū)動(dòng)器DLDR0包含“與非”電路ND0、以及P溝道MOS晶體管PT0?！芭c非”電路ND0接受傳遞到行選線DLSEL上的信號(hào)和塊選信號(hào)DLBS0的輸入并輸出“與非”邏輯運(yùn)算結(jié)果。P溝道MOS晶體管PT0按照“與非”電路ND0的輸出信號(hào)將電源電壓VCC和數(shù)字線DL0電耦合。
數(shù)字線驅(qū)動(dòng)器DLDR1～DLDRn-1的電路結(jié)構(gòu)也同樣，所以這里以數(shù)字線驅(qū)動(dòng)器DLDR1為代表來進(jìn)行說明。
數(shù)字線驅(qū)動(dòng)器DLDR1具有“與非”電路ND1，輸出前級(jí)數(shù)字線DL0的電壓電平信號(hào)和塊選信號(hào)DLBS1的“與非”邏輯運(yùn)算結(jié)果；以及P溝道MOS晶體管PT1，用于按照“與非”電路ND1的邏輯運(yùn)算結(jié)果將電源電壓VCC和數(shù)字線DL1電耦合。此外，還具有N溝道MOS晶體管NT1，按照數(shù)字線下拉信號(hào)DLDE1的輸入將前級(jí)數(shù)字線DL0下拉到接地電壓GND。其他數(shù)字線驅(qū)動(dòng)器DLDR2～DLDRn-1也同樣，不重復(fù)其詳細(xì)說明。其中，P溝道MOS晶體管PT0～PTn-1也稱為將電源電壓VCC和數(shù)字線DL0～DLn-1分別電耦合的驅(qū)動(dòng)晶體管。
終端的數(shù)字線驅(qū)動(dòng)器DLDRn具有N溝道MOS晶體管NTn，接受數(shù)字線下拉信號(hào)DLDEn的輸入并將前級(jí)存儲(chǔ)塊MBn-1的數(shù)字線DLn-1下拉到接地電壓GND。
圖3示出列譯碼器200按照各存儲(chǔ)塊MB0～MBn-1的選擇而生成的塊選信號(hào)DLBS及數(shù)字線下拉信號(hào)DLDE的組合。塊選信號(hào)DLBS及數(shù)字線下拉信號(hào)DLDE是控制數(shù)字線和電源電壓VCC及接地電壓GND之間的連接的信號(hào)。具體地說，響應(yīng)“H”電平的塊選信號(hào)DLBS，對(duì)應(yīng)的數(shù)字線與電源電壓VCC電耦合。而響應(yīng)“H”電平的數(shù)字線下拉信號(hào)DLDE，前級(jí)數(shù)字線與接地電壓GND電耦合。
作為一例，說明在列譯碼器200選擇了存儲(chǔ)塊MB1的情況下使數(shù)據(jù)寫入電流流入數(shù)字線DL1的情況。
參照?qǐng)D3及圖4，在時(shí)刻t1之前的等待時(shí)，數(shù)據(jù)寫入指示信號(hào)--寫使能WE及行地址RA都為“L”電平，所以與行譯碼器100連接的行選線DLSEL被設(shè)定在“L”電平。因此，在此階段不執(zhí)行行選。此外，各塊選信號(hào)DLBS被設(shè)定為“L”電平。因此，各數(shù)字線驅(qū)動(dòng)器DLDR中包含的P溝道MOS晶體管PT0～PTn-1處于截止?fàn)顟B(tài)。各數(shù)字線下拉信號(hào)DLDE為“H”電平，所以各數(shù)字線驅(qū)動(dòng)器DLDR中包含的N溝道MOS晶體管NT1～NTn分別為導(dǎo)通狀態(tài)，各數(shù)字線DL與接地電壓GND(“L”電平)電耦合。
在時(shí)刻t1選擇了存儲(chǔ)塊MB1的情況下，列譯碼器200將塊選信號(hào)DLBS0及DLBS1設(shè)定為“H”電平。此外，將塊選信號(hào)DLBS2～DLBSn-1設(shè)定為“L”電平。此外，將數(shù)字線下拉信號(hào)DLDE1設(shè)定為“L”電平，將數(shù)字線下拉信號(hào)DLDE2～DLDEn設(shè)定為“H”電平。
接著，在時(shí)刻t2，行譯碼器100根據(jù)寫使能WE及行地址RA的行選結(jié)果使行選線DLSEL激活到“H”電平。塊選信號(hào)DLBS0及DLBS1為“H”電平，所以數(shù)字線DL0及DL1被激活而與電源電壓VCC電耦合并被充電到“H”電平。
這里，數(shù)字線下拉信號(hào)DLDE2為“H”電平，所以數(shù)字線驅(qū)動(dòng)器DLDR2中包含的N溝道MOS晶體管NT2將數(shù)字線DL1下拉到接地電壓GND。因此，在數(shù)字線DL1中，在電源電壓VCC和接地電壓GND之間形成電流路徑，數(shù)據(jù)寫入電流流入數(shù)字線DL1。即，能夠在存儲(chǔ)塊MB1中執(zhí)行數(shù)據(jù)寫入。
其中，數(shù)字線下拉信號(hào)DLDE3～DLDEn全都為“H”電平，數(shù)字線DL2～DLn-1全都與接地電壓GND電耦合，被設(shè)定為“L”電平。即，在本發(fā)明實(shí)施例1的結(jié)構(gòu)中，將本來用于使數(shù)據(jù)寫入電流流過的數(shù)字線DL用作傳遞行譯碼器100的行選結(jié)果的信號(hào)線。
由此，不用對(duì)每個(gè)存儲(chǔ)塊分別配置地址譯碼器，也不用將用于傳遞行選結(jié)果的行選線DLSEL設(shè)置為各存儲(chǔ)塊MB公用的配線，就能夠使數(shù)據(jù)寫入電流只流入與選擇出的存儲(chǔ)塊對(duì)應(yīng)的數(shù)字線DL。
通過這種結(jié)構(gòu)，防止了配置地址譯碼器而增大面積，避免了配線層隨著配置行選線而增加從而使制造工藝復(fù)雜化，而且即使在分割存儲(chǔ)陣列尺寸大的MRAM器件的情況下，也能夠使數(shù)據(jù)寫入所需的數(shù)據(jù)寫入電流充分地流入被選磁存儲(chǔ)單元。
在上述中，說明了數(shù)字線驅(qū)動(dòng)器DLDR包含按照“與非”電路的邏輯運(yùn)算結(jié)果將電源電壓VCC和數(shù)字線DL電連接的P溝道MOS晶體管及將接地電壓GND和數(shù)字線DL電連接的N溝道MOS晶體管的結(jié)構(gòu)，但是在交換該晶體管的極性、而且將“與非”電路置換為“或非”電路、使塊選信號(hào)DLBS及數(shù)字線下拉信號(hào)DLDE的輸入信號(hào)的電壓電平的邏輯關(guān)系分別反轉(zhuǎn)的情況下，也能夠同樣執(zhí)行本發(fā)明的工作。在這種情況下，行選線DLSEL在“L”電平時(shí)被激活。
(實(shí)施例2)本發(fā)明實(shí)施例2的目的在于，不用對(duì)各存儲(chǔ)塊MB設(shè)置公用的行選線，來激活分割出的各存儲(chǔ)塊MB中包含的字線。
參照?qǐng)D5，在本發(fā)明實(shí)施例2的行選電路中，驅(qū)動(dòng)各存儲(chǔ)塊MB中的第x行(x自然數(shù))的數(shù)字線及字線的數(shù)字字線驅(qū)動(dòng)器DWDR0～DWDRn(以下，也簡(jiǎn)稱為數(shù)字字線驅(qū)動(dòng)器DWDR)經(jīng)數(shù)字線DL0<x>～DLn-1<x>串聯(lián)設(shè)置。
數(shù)字字線驅(qū)動(dòng)器DWDR與數(shù)字線驅(qū)動(dòng)器DLDR相比，不同點(diǎn)在于還包含“與”電路。
具體地說，數(shù)字字線驅(qū)動(dòng)器DWDR0與數(shù)字線驅(qū)動(dòng)器DLDR0相比，還包含“與”電路AD0，“與”電路AD0按照傳遞到行選線DLSEL上的信號(hào)及數(shù)據(jù)讀出指示信號(hào)--讀信號(hào)RD的輸入的“與”邏輯運(yùn)算結(jié)果來激活字線WL0。此外，其他數(shù)字字線驅(qū)動(dòng)器DWDR1～DWDRn-1分別具有同樣的結(jié)構(gòu)，以數(shù)字字線驅(qū)動(dòng)器DWDR1為代表來進(jìn)行說明。數(shù)字字線驅(qū)動(dòng)器DWDR1與數(shù)字線驅(qū)動(dòng)器DLDR1相比，還包含“與”電路AD1，“與”電路AD1接受傳遞到前級(jí)存儲(chǔ)塊MB0的數(shù)字線DL0上的信號(hào)及數(shù)據(jù)讀出指示信號(hào)--讀信號(hào)RD的輸入并按照“與”邏輯運(yùn)算結(jié)果來激活字線WL1。
此外，行譯碼器100還接受數(shù)據(jù)讀出指示信號(hào)--讀信號(hào)RD的輸入。
參照?qǐng)D6，在數(shù)據(jù)讀出時(shí)，在存儲(chǔ)塊MB0～MBn-1中任一個(gè)被選擇的情況下，列譯碼器200生成的各塊選信號(hào)DLBS及各數(shù)字線下拉信號(hào)DLDE分別被設(shè)定為“H”電平及“L”電平。
作為一例，說明在數(shù)據(jù)讀出中選擇了存儲(chǔ)塊MB1的情況。
參照?qǐng)D6及圖7，在時(shí)刻t3之前的等待時(shí)，數(shù)據(jù)讀出指示信號(hào)--讀信號(hào)RD及行地址RA都為“L”電平，所以與行譯碼器100連接的行選線DLSEL被設(shè)定在“L”電平。因此，在此階段不執(zhí)行行選。此外，各塊選信號(hào)DLBS被設(shè)定為“L”電平。因此，各數(shù)字線驅(qū)動(dòng)器DLDR中包含的P溝道MOS晶體管PT0～PTn-1處于截止?fàn)顟B(tài)。其中，由于是數(shù)據(jù)讀出時(shí)，所以數(shù)據(jù)寫入時(shí)輸入的寫使能WE為“L”電平。各數(shù)字線下拉信號(hào)DLDE為“H”電平，各數(shù)字線驅(qū)動(dòng)器DLDR中包含的N溝道MOS晶體管NT1～NTn分別為導(dǎo)通狀態(tài)，各數(shù)字線DL與接地電壓GND(“L”電平)電耦合。
在時(shí)刻t3選擇了存儲(chǔ)塊MB1的情況下，列譯碼器200將塊選信號(hào)DLBS0～DLBSn-1設(shè)定為“H”電平。此外，將數(shù)字線下拉信號(hào)DLDE1～DLDEn設(shè)定為“L”電平。
接著，在時(shí)刻t4，行譯碼器100根據(jù)讀信號(hào)RD及行地址RA的行選結(jié)果使行選線DLSEL激活到“H”電平。塊選信號(hào)DLBS0～DLBSn-1為“H”電平，所以數(shù)字線DL0～DLn-1被激活而與電源電壓VCC電耦合并被充電到“H”電平。
這里，各數(shù)字字線驅(qū)動(dòng)器DWDR0～DWDRn-1中包含的“與”電路AD0～ADn-1按照傳遞到分別電耦合的各數(shù)字線DL上的信號(hào)(“H”電平)及讀信號(hào)RD(“H”電平)的“與”邏輯運(yùn)算結(jié)果來激活對(duì)應(yīng)的字線WL0～WLn-1(“H”電平)。能夠響應(yīng)該所有字線WL的激活來執(zhí)行選擇出的存儲(chǔ)塊MB1中的數(shù)據(jù)讀出。
其中，數(shù)字線下拉信號(hào)DLDE1～DLDEn全都為“L”電平，所有數(shù)字線DL0～DLn-1被用作傳遞數(shù)據(jù)讀出的行選結(jié)果的信號(hào)線。
通過這種結(jié)構(gòu)，除了實(shí)施例1的效果之外，還能夠防止對(duì)分割出的每個(gè)存儲(chǔ)塊分別配置用于選擇字線WL的行選線所帶來的配線層增加，避免制造工藝復(fù)雜化。
(實(shí)施例2的變形例)本發(fā)明實(shí)施例2的變形例的目的在于降低實(shí)施例2中說明過的數(shù)據(jù)讀出時(shí)的功耗。
參照?qǐng)D8，本發(fā)明實(shí)施例2的變形例的行選電路與圖5的本發(fā)明實(shí)施例2的行選電路相比，不同點(diǎn)在于，將數(shù)字字線驅(qū)動(dòng)器DWDR0～DWDRn分別置換為數(shù)字字線驅(qū)動(dòng)器DWDR#0～DWDR#n(以下，也總稱為數(shù)字字線驅(qū)動(dòng)器DWDR#)。其他點(diǎn)相同，不重復(fù)其詳細(xì)說明。其中，數(shù)字字線驅(qū)動(dòng)器DWDRn和數(shù)字字線驅(qū)動(dòng)器DWDR#n具有同一結(jié)構(gòu)。
參照?qǐng)D9A，數(shù)字字線驅(qū)動(dòng)器DWDR#0與實(shí)施例2中說明過的數(shù)字字線驅(qū)動(dòng)器DWDR0相比，不同點(diǎn)在于，還具有“與非”電路NAD0及P溝道MOS晶體管PTT0。
“與非”電路NAD0接受傳遞到行選線DLSEL上的信號(hào)及讀信號(hào)RD的輸入并將“與非”邏輯運(yùn)算結(jié)果傳遞到P溝道MOS晶體管PTT0的柵極。P溝道MOS晶體管PTT0按照從“與非”電路NAD0輸入的“與非”邏輯運(yùn)算結(jié)果被激活，使電源電壓VCC和數(shù)字線DL0電耦合。
參照?qǐng)D9B，數(shù)字字線驅(qū)動(dòng)器DWDR#k與圖9A說明過的同樣，與各數(shù)字字線驅(qū)動(dòng)器DWDRk相比，不同點(diǎn)在于，還具有“與非”電路NADk及P溝道MOS晶體管PTTk。即，在數(shù)字字線驅(qū)動(dòng)器DWDR#k中，“與非”電路NADk按照傳遞到前級(jí)存儲(chǔ)塊MB中包含的數(shù)字線DLk-1上的信號(hào)及讀信號(hào)RD信號(hào)的邏輯運(yùn)算結(jié)果來激活P溝道MOS晶體管PTTk，使電源電壓VCC和數(shù)字線DLk電耦合。
這里，上述P溝道MOS晶體管PTT0及PTTk與P溝道MOS晶體管PT0及PTk相比，是電流驅(qū)動(dòng)能力小的、即溝道寬度小的晶體管。
雖然未圖示，數(shù)據(jù)讀出時(shí)列譯碼器200生成的塊選信號(hào)DLBS及數(shù)字線下拉信號(hào)DLDE全部被設(shè)定為“L”電平。
作為一例，說明在數(shù)據(jù)讀出中選擇了存儲(chǔ)塊MB1的情況。
參照?qǐng)D8及圖9A、圖9B，在輸入了讀信號(hào)RD(“H”電平)的情況下，行譯碼器100使行選線DLSEL激活到“H”電平。
傳遞到行選線DLSEL上的信號(hào)為“H”電平，讀信號(hào)RD也為“H”電平，所以數(shù)字字線驅(qū)動(dòng)器DWDR#0的“與”電路AD0激活字線WL0。再者，“與非”電路NAD0按照傳遞到行選線DLSEL上的信號(hào)及讀信號(hào)RD的輸入來激活P溝道MOS晶體管PTT0。響應(yīng)P溝道MOS晶體管PTT0的激活，傳遞到行選線DLSEL上的行選結(jié)果被傳遞到數(shù)字線DL0。
同樣，數(shù)字字線驅(qū)動(dòng)器DWDR#1接受傳遞到數(shù)字線DL0上的信號(hào)(“H”電平)及讀信號(hào)RD(“H”電平)的輸入來激活字線WL，并且激活P溝道MOS晶體管PTT1，向數(shù)字線DL2傳遞“H”電平的行選結(jié)果。以下，其他數(shù)字字線驅(qū)動(dòng)器DWDR#也同樣，激活對(duì)應(yīng)的字線WL，并且向?qū)?yīng)的數(shù)字線依次傳遞行選結(jié)果。
其中，塊選信號(hào)DLBS全都為“L”電平，所以各數(shù)字字線驅(qū)動(dòng)器DWDR#k中包含的各“與非”電路NDk的“與非”邏輯運(yùn)算結(jié)果為“H”電平，各P溝道MOS晶體管PTk不被激活。
本發(fā)明的結(jié)構(gòu)是，在各數(shù)字字線驅(qū)動(dòng)器DWDR#中設(shè)置2個(gè)將電源電壓VCC和數(shù)字線DL電耦合的驅(qū)動(dòng)晶體管，在數(shù)據(jù)讀出時(shí)及數(shù)據(jù)寫入時(shí)選擇性地分別激活它們。因此，根據(jù)本發(fā)明的結(jié)構(gòu)，在數(shù)據(jù)讀出時(shí)，不是驅(qū)動(dòng)提供數(shù)據(jù)寫入時(shí)所需的數(shù)據(jù)寫入電流的溝道寬度大的P溝道MOS晶體管，而是驅(qū)動(dòng)溝道寬度小的P溝道MOS晶體管，從而除了實(shí)施例2的效果之外，還能夠降低功耗。
(實(shí)施例3)本發(fā)明實(shí)施例3說明各存儲(chǔ)塊MB中包含的數(shù)字線DL的根數(shù)、和各存儲(chǔ)塊MB中包含的字線WL的根數(shù)不同的情況下的結(jié)構(gòu)。
這里作為一例，說明在各存儲(chǔ)塊中字線WL被分割為2根字線的情況。
參照?qǐng)D10，本發(fā)明實(shí)施例3的行選電路與圖5的實(shí)施例2的行選電路相比，不同點(diǎn)在于，還包括字線驅(qū)動(dòng)器WLDR。
具體地說，在上述數(shù)字字線驅(qū)動(dòng)器DWDR0～DWDRn中的2個(gè)數(shù)字字線驅(qū)動(dòng)器DWDR之間設(shè)置字線驅(qū)動(dòng)器WLDR0～WLDRn-1以便分割字線WL。其中，字線驅(qū)動(dòng)器WLDR是字線驅(qū)動(dòng)器WLDR0～WLDRn-1的總稱。
例如，說明在數(shù)字字線驅(qū)動(dòng)器DWDR0及DWDR1之間分割字線而配置的字線驅(qū)動(dòng)器WLDR0。
參照?qǐng)D11，字線驅(qū)動(dòng)器WLDR0包含“與”電路ADD0?！芭c”電路ADD0接受從數(shù)字線DL0傳遞的信號(hào)及讀信號(hào)RD的輸入并根據(jù)“與”邏輯運(yùn)算結(jié)果來激活字線WL1。通過使用這種電路配置，能夠分割字線，簡(jiǎn)單地使字線的根數(shù)與數(shù)字線的根數(shù)不同。
通過本結(jié)構(gòu)，能夠得到與實(shí)施例2同樣的效果，并且能夠通過進(jìn)一步縮短各字線的配線長(zhǎng)度來縮短各字線的上升時(shí)間，進(jìn)行高速的數(shù)據(jù)讀出。
本發(fā)明實(shí)施例3也可以應(yīng)用于上述實(shí)施例2及其變形例。
(實(shí)施例4)本發(fā)明實(shí)施例4與實(shí)施例2不同，目的在于在數(shù)據(jù)讀出時(shí)通過只激活選擇出的存儲(chǔ)塊MB中包含的字線WL來降低功耗。
參照?qǐng)D12，本發(fā)明實(shí)施例4的行選電路與圖5的本發(fā)明實(shí)施例2的行選電路相比，不同點(diǎn)在于，將數(shù)字字線驅(qū)動(dòng)器DWDR0～DWDRn分別置換為數(shù)字字線驅(qū)動(dòng)器DWDRI0～DWDRIn。其他點(diǎn)同樣，不重復(fù)其詳細(xì)說明。其中，數(shù)字字線驅(qū)動(dòng)器DWDRn和DWDRIn具有同一結(jié)構(gòu)。
參照?qǐng)D13A，數(shù)字字線驅(qū)動(dòng)器DWDRI0與數(shù)字字線驅(qū)動(dòng)器DWDR0相比，不同點(diǎn)在于，輸入到“與”電路AD0中的信號(hào)不是讀信號(hào)RD，而是字塊選信號(hào)WLBS0。即，按照字塊選信號(hào)WLBS0來激活字線WL0。
參照?qǐng)D13B，數(shù)字字線驅(qū)動(dòng)器DWDRIk與上述同樣，按照字塊選信號(hào)WLBSk來激活字線WLk。
其中，將字塊選信號(hào)WLBS0及WLBSk總稱為字塊選信號(hào)WLBS。
參照?qǐng)D14，這里，示出列譯碼器200按照各存儲(chǔ)塊MB0～MBn-1的選擇而生成的塊選信號(hào)DLBS及數(shù)字線下拉信號(hào)DLDE及字塊選信號(hào)WLBS的組合。
作為一例，說明在選擇了存儲(chǔ)塊MB1的情況下激活字線WL1的情況。
參照?qǐng)D14及圖15，在時(shí)刻t5之前的等待時(shí)，數(shù)據(jù)讀出指示信號(hào)--讀信號(hào)RD及行地址RA都為“L”電平，所以與行譯碼器100連接的行選線DLSEL被設(shè)定在“L”電平。因此，在此階段不執(zhí)行行選。此外，各塊選信號(hào)DLBS被設(shè)定為“L”電平。因此，各數(shù)字線驅(qū)動(dòng)器DLDR中包含的P溝道MOS晶體管PT0～PTn-1處于截止?fàn)顟B(tài)。其中，由于是數(shù)據(jù)讀出時(shí)，所以數(shù)據(jù)寫入時(shí)激活的寫使能WE為“L”電平。各數(shù)字線下拉信號(hào)DLDE為“H”電平，各數(shù)字線驅(qū)動(dòng)器DLDR中包含的N溝道MOS晶體管NT1～NTn分別為導(dǎo)通狀態(tài)，各數(shù)字線DL與接地電壓GND(“L”電平)電耦合。此外，各字塊選信號(hào)WLBS被設(shè)定為“L”電平。
在時(shí)刻t5選擇了存儲(chǔ)塊MB1的情況下，列譯碼器200將塊選信號(hào)DLBS0設(shè)定為“H”電平。此外，將塊選信號(hào)DLBS1～DLBSn-1設(shè)定為“L”電平。此外，將數(shù)字線下拉信號(hào)DLDE1～DLDEn設(shè)定為“L”電平。
接著，在時(shí)刻t6，行譯碼器100根據(jù)讀信號(hào)RD、和行地址RA的行選結(jié)果使行選線DLSEL激活到“H”電平。此外，字塊選信號(hào)WLBS1變?yōu)椤癏”電平。塊選信號(hào)DLBS0為“H”電平，所以數(shù)字線DL0被激活而與電源電壓VCC電耦合并被充電到“H”電平。
這里，數(shù)字字線驅(qū)動(dòng)器DWDR1中包含的“與”電路AD1按照傳遞到電耦合的數(shù)字線DL0上的信號(hào)(“H”電平)及字塊選信號(hào)WLBS1(“H”電平)的“與”邏輯運(yùn)算結(jié)果來激活對(duì)應(yīng)的字線WL1(“H”電平)。
通過采用這種結(jié)構(gòu)，通過在數(shù)據(jù)讀出時(shí)只激活選擇出的存儲(chǔ)塊MB中包含的字線，能夠進(jìn)一步降低功耗。
(實(shí)施例5)本發(fā)明實(shí)施例5的目的在于在測(cè)試模式中執(zhí)行燒入測(cè)試，即檢測(cè)數(shù)字線等的配線間的工藝缺陷等。
參照?qǐng)D16，本發(fā)明實(shí)施例5的行選電路與圖2的實(shí)施例1的行選電路相比，不同點(diǎn)在于，將數(shù)字線驅(qū)動(dòng)器DLDR0置換為數(shù)字線驅(qū)動(dòng)器TDLDR。即，數(shù)字線驅(qū)動(dòng)器TDLDR與數(shù)字線驅(qū)動(dòng)器DLDR0相比，還包含“或”電路OR0。
“或”電路OR0接受傳遞到行選線DLSEL上的信號(hào)及測(cè)試模式使能TME的輸入并將其“或”邏輯運(yùn)算結(jié)果輸出到“與非”電路ND0的一個(gè)輸入端。
通過采用本結(jié)構(gòu)，不管行譯碼器100的行選結(jié)果如何，都能夠根據(jù)測(cè)試模式使能TME的輸入來激活數(shù)字線DL。
參照?qǐng)D17，在測(cè)試模式時(shí)，各塊選信號(hào)DLBS及各數(shù)字線下拉信號(hào)DLDE分別被設(shè)定為“H”電平及“L”電平。
參照?qǐng)D17及圖18，在時(shí)刻t7之前的等待時(shí)，測(cè)試模式使能TME、寫使能WE及行地址RA都被設(shè)定為“L”電平。此外，各塊選信號(hào)DLBS為“L”電平。各數(shù)字線下拉信號(hào)DLDE為“H”電平，各數(shù)字線驅(qū)動(dòng)器DLDR中包含的N溝道MOS晶體管NT1～NTn分別為導(dǎo)通狀態(tài)，各數(shù)字線DL與接地電壓GND(“L”電平)電耦合。
在時(shí)刻t7輸入了測(cè)試模式中的測(cè)試模式使能TME的情況下，列譯碼器200將塊選信號(hào)DLBS0～DLBSn-1設(shè)定為“H”電平。此外，將數(shù)字線下拉信號(hào)DLDE1～DLDEn設(shè)定為“L”電平。
在測(cè)試模式時(shí)，按照測(cè)試模式使能TME及塊選信號(hào)DLBS將數(shù)字線DL激活到“H”電平。即，在測(cè)試模式中，根據(jù)測(cè)試模式使能TME的輸入，不管列選結(jié)果如何，都激活各行上配置的所有數(shù)字線DL。
因此，通過采用這種結(jié)構(gòu)，能夠在各行上集中進(jìn)行數(shù)字線DL的配線和數(shù)字線DL以外的信號(hào)線等的配線間的工藝缺陷的檢測(cè)以及與數(shù)字線DL連接著的P溝道及N溝道MOS晶體管的耐壓測(cè)試。
這里，作為一例，示出了在實(shí)施例1的行選電路內(nèi)的數(shù)字線驅(qū)動(dòng)器DLDR0中還設(shè)有“或”電路OR0的結(jié)構(gòu)，但是也可以同樣應(yīng)用于實(shí)施例2、3及4。
(實(shí)施例5的變形例)本發(fā)明實(shí)施例5的變形例的目的在于，檢測(cè)對(duì)各行分別配置的數(shù)字線DL間的工藝缺陷。
參照?qǐng)D19，在本發(fā)明實(shí)施例5的變形例的行選電路中，示出與奇數(shù)行對(duì)應(yīng)的數(shù)字線驅(qū)動(dòng)器組。
本發(fā)明實(shí)施例5的變形例的行選電路與圖16的實(shí)施例5的行選電路相比，不同點(diǎn)在于，將數(shù)字線驅(qū)動(dòng)器TDLDR置換為數(shù)字線驅(qū)動(dòng)器TDLDRO。即，數(shù)字線驅(qū)動(dòng)器TDLDRO在測(cè)試模式時(shí)接受測(cè)試模式使能TMEOD的輸入而被激活。即，與奇數(shù)行對(duì)應(yīng)的所有數(shù)字線驅(qū)動(dòng)器組被激活。
另一方面，與偶數(shù)行對(duì)應(yīng)的數(shù)字線驅(qū)動(dòng)器組的不同點(diǎn)在于，如括號(hào)內(nèi)所示，將數(shù)字線驅(qū)動(dòng)器TDLDR置換為數(shù)字線驅(qū)動(dòng)器TDLDRE。即，數(shù)字線驅(qū)動(dòng)器TDLDRE在測(cè)試模式時(shí)接受測(cè)試模式使能TMEEV的輸入而被激活。即，與偶數(shù)行對(duì)應(yīng)的所有數(shù)字線驅(qū)動(dòng)器組被激活。
這樣，通過分別對(duì)應(yīng)于偶數(shù)行和奇數(shù)行來輸入測(cè)試模式使能TMEOD及TMEEV中的某一個(gè)，能夠向偶數(shù)數(shù)字線及奇數(shù)數(shù)字線分別獨(dú)立地施加壓力，能夠執(zhí)行燒入測(cè)試來集中檢測(cè)對(duì)各行分別配置的數(shù)字線相互間的工藝缺陷。
這里，作為一例，示出了在實(shí)施例1的行選電路內(nèi)的數(shù)字線驅(qū)動(dòng)器DLDR0中還設(shè)有“或”電路OR0的結(jié)構(gòu)，但是也可以同樣應(yīng)用于實(shí)施例2、3及4。
(實(shí)施例6)實(shí)施例1～5的MRAM器件1說明了下述結(jié)構(gòu)在大容量存儲(chǔ)陣列中，為了充分確保對(duì)各存儲(chǔ)塊配置的各數(shù)字線的數(shù)據(jù)寫入電流而分割數(shù)字線，對(duì)各數(shù)字線分別設(shè)有驅(qū)動(dòng)器。
在以下實(shí)施例中，說明下述情況在將存儲(chǔ)陣列分割為多個(gè)存儲(chǔ)塊的結(jié)構(gòu)中，在充分確保數(shù)據(jù)寫入電流的同時(shí)，共享數(shù)字線。
參照?qǐng)D20，本發(fā)明實(shí)施例6的MRAM器件10與圖1所示的MRAM器件1相比，不同點(diǎn)在于，配置了驅(qū)動(dòng)器帶DRB0～DRBn，來置換DL/WL驅(qū)動(dòng)器帶DWDG0～DWDGn。此外，各驅(qū)動(dòng)器帶DRB0～DRBn-1按照經(jīng)“非”門21的寫使能WE的反轉(zhuǎn)信號(hào)/WE被控制，最后一級(jí)驅(qū)動(dòng)器帶DRBn按照經(jīng)“非”門21及21a的寫使能WE被控制。此外，行譯碼器100響應(yīng)接受寫使能WE及讀使能RE的輸入的“或”電路29的“或”邏輯運(yùn)算結(jié)果來輸出行選結(jié)果。其他結(jié)構(gòu)與圖1的MRAM器件1中說明過的相同，所以不重復(fù)其說明。
參照?qǐng)D21，在本發(fā)明實(shí)施例6的行選電路中，數(shù)字線DL<x>由各存儲(chǔ)塊MB共享。第一級(jí)驅(qū)動(dòng)器帶DRB0驅(qū)動(dòng)該共享的數(shù)字線DL<x>。此外，各存儲(chǔ)塊MB中的字線WL由分別對(duì)應(yīng)于存儲(chǔ)塊MB0～MBn-1而配置的驅(qū)動(dòng)器帶DRB0～DRBn-1來驅(qū)動(dòng)。
驅(qū)動(dòng)器帶DRB0包含“非”門20、25、晶體管26、以及“與非”電路24。
晶體管26被配置在電源電壓VCC和數(shù)字線DL<x>之間，接受經(jīng)“非”門20的行選信號(hào)DSL<x>的反轉(zhuǎn)信號(hào)/DSL<x>的輸入，將電源電壓VCC和數(shù)字線DL<x>電連接?！芭c非”電路24接受經(jīng)“非”門21的寫使能WE的反轉(zhuǎn)信號(hào)/WE和數(shù)字線DL<x>的電壓信號(hào)的輸入并將其“與非”邏輯運(yùn)算結(jié)果輸出到“非”門25?！胺恰遍T25響應(yīng)“與非”電路24的輸出信號(hào)來激活字線WL0<x>。這里，作為一例，假設(shè)晶體管26為P溝道MOS晶體管。
驅(qū)動(dòng)對(duì)應(yīng)的存儲(chǔ)塊中的字線WL的驅(qū)動(dòng)器帶DRB1～DRBn-1具有相同的結(jié)構(gòu)，所以以驅(qū)動(dòng)器帶DRB1為代表來進(jìn)行說明。
驅(qū)動(dòng)器帶DRB1包含“與非”電路30、和“非”門31。
“與非”電路30接受經(jīng)“非”門21的寫使能WE的反轉(zhuǎn)信號(hào)/WE和數(shù)字線DL<x>的電壓信號(hào)的輸入并將其“與非”邏輯運(yùn)算結(jié)果輸出到“非”門31?！胺恰遍T31響應(yīng)“與非”電路30的輸出信號(hào)來激活字線WL1<x>。
驅(qū)動(dòng)器帶DRBn包含晶體管40。晶體管40被配置在數(shù)字線DL<x>和接地電壓GND之間，其柵極接受經(jīng)“非”門21及21a的寫使能WE的輸入。這里，作為一例，假設(shè)晶體管40為N溝道MOS晶體管。
用圖22的時(shí)序圖來說明本發(fā)明實(shí)施例6的行選電路的工作。
首先，說明數(shù)據(jù)寫入。在數(shù)據(jù)寫入時(shí)，向行譯碼器100輸入有效的行地址RA。接著，在時(shí)刻T0，寫使能WE變?yōu)椤癏”電平。行譯碼器100根據(jù)“或”電路29的“或”邏輯運(yùn)算結(jié)果(“H”電平)和有效的行地址RA將行選信號(hào)DSL<x>設(shè)定為“H”電平。隨之，經(jīng)“非”門20的行選信號(hào)DSL<x>的反轉(zhuǎn)信號(hào)/DSL<x>被設(shè)定為“L”電平。
隨之，晶體管26導(dǎo)通，電源電壓VCC和數(shù)字線DL<x>的一端被電耦合。此外，驅(qū)動(dòng)器帶DRBn中包含的晶體管40接受經(jīng)“非”門21及21a的寫使能WE(“H”電平)而導(dǎo)通，將數(shù)字線DL<x>的另一端和接地電壓GND電耦合。由此，向數(shù)字線DL<x>提供數(shù)據(jù)寫入電流，執(zhí)行數(shù)據(jù)寫入。
下面說明數(shù)據(jù)讀出。在數(shù)據(jù)讀出時(shí)--時(shí)刻T1，讀使能RE被設(shè)定為“H”電平。而寫使能WE被設(shè)定為“L”電平。因此，終端電路--驅(qū)動(dòng)器帶DRBn中包含的晶體管40變?yōu)榻刂?，?shù)字線DL<x>的另一端和接地電壓GND變?yōu)榉请娺B接狀態(tài)(也稱為開路狀態(tài))。
在時(shí)刻T1向行譯碼器100輸入了有效的行地址RA的情況下，行譯碼器100根據(jù)“或”電路29的“或”邏輯運(yùn)算結(jié)果(“H”電平)和有效的行地址RA，將行選信號(hào)DSL<x>設(shè)定為“H”電平。隨之，經(jīng)“非”門20的行選信號(hào)DSL<x>的反轉(zhuǎn)信號(hào)/DSL<x>被設(shè)定為“L”電平。因此，晶體管26導(dǎo)通，數(shù)字線DL<x>的一端和電源電壓VCC被電耦合。由此，由于另一端為開路狀態(tài)，所以數(shù)字線DL<x>的電壓電平被設(shè)定為“H”電平。
“與非”電路24接受經(jīng)“非”門21的寫使能WE的反轉(zhuǎn)信號(hào)/WE(“H”電平)和數(shù)字線DL<x>的電壓電平(“H”電平)的輸入并將其“與非”邏輯運(yùn)算結(jié)果輸出為“L”電平?！胺恰遍T25響應(yīng)此來激活字線WL0<x>(“H”電平)。
根據(jù)本發(fā)明實(shí)施例6的行選電路的結(jié)構(gòu)，通過在各存儲(chǔ)塊中共享數(shù)字線，能夠削減驅(qū)動(dòng)數(shù)字線的電路數(shù)。
此外，在數(shù)據(jù)讀出時(shí)激活字線WL時(shí)，通過將數(shù)據(jù)寫入時(shí)用作電流線的數(shù)字線DL用作信號(hào)線，無需設(shè)置指示字線WL激活的信號(hào)線。即，能夠抑制布局隨與信號(hào)線相當(dāng)?shù)呐渚€層數(shù)增加而增加，能夠縮小MRAM器件的面積。
這里，說明了在將存儲(chǔ)陣列分割為多個(gè)存儲(chǔ)塊的結(jié)構(gòu)中將數(shù)字線DL用作指示字線WL激活的信號(hào)線的方式，但是在不分割存儲(chǔ)陣列的結(jié)構(gòu)中也可以同樣應(yīng)用。
(實(shí)施例7)本發(fā)明實(shí)施例7說明在數(shù)據(jù)讀出時(shí)降低功耗的結(jié)構(gòu)。
參照?qǐng)D23，本發(fā)明實(shí)施例7的行選電路與圖21所示的實(shí)施例6的行選電路相比，不同點(diǎn)在于，將驅(qū)動(dòng)器帶DRB0置換為DRB#。其他點(diǎn)相同，所以不重復(fù)其說明。
驅(qū)動(dòng)器帶DRB#包含“與非”電路22、23、24、“非”門25、以及晶體管26、27。
“與非”電路22接受行選信號(hào)DSL<x>和經(jīng)“非”門21的寫使能WE的反轉(zhuǎn)信號(hào)/WE的輸入并將其“與非”邏輯運(yùn)算結(jié)果作為讀出選擇信號(hào)DLR<x>來輸出。晶體管27被配置在電源電壓VCC和數(shù)字線DL<x>之間，其柵極接受讀出選擇信號(hào)DLR<x>的輸入?！芭c非”電路23接受寫使能WE和行選信號(hào)DSL<x>的輸入并將其“與非”邏輯運(yùn)算結(jié)果作為寫入選擇信號(hào)DLW<x>來輸出。晶體管26被配置在電源電壓VCC和數(shù)字線DL<x>之間，其柵極接受寫入選擇信號(hào)DLW<x>的輸入。驅(qū)動(dòng)字線WL的“與非”電路24及“非”門25與圖21所示的連接關(guān)系相同，所以不重復(fù)其說明。這里，作為一例，假設(shè)晶體管26及27為P溝道MOS晶體管。此外，晶體管27是比晶體管26的溝道寬度窄、即電流驅(qū)動(dòng)能力小的晶體管。
用圖24的時(shí)序圖來說明本發(fā)明實(shí)施例7的行選電路的工作。
下面說明數(shù)據(jù)寫入。在數(shù)據(jù)寫入時(shí)，向行譯碼器100輸入有效的行地址RA。接著，在時(shí)刻T0，寫使能WE變?yōu)椤癏”電平。行譯碼器100根據(jù)“或”電路29的“或”邏輯運(yùn)算結(jié)果(“H”電平)和有效的行地址RA將行選信號(hào)DSL<x>設(shè)定為“H”電平。隨之，“與非”電路23將輸出信號(hào)--寫入選擇信號(hào)DLW<x>設(shè)定為“L”電平。另一個(gè)“與非”電路22將讀出選擇信號(hào)DLR<x>設(shè)定為“H”電平。因此，晶體管26導(dǎo)通，而晶體管27截止。隨之，數(shù)字線DL<x>的一端和電源電壓VCC由晶體管26電耦合。
此外，終端電路--驅(qū)動(dòng)器帶DRBn響應(yīng)寫使能WE，使晶體管40導(dǎo)通，將數(shù)字線DL<x>的另一端和接地電壓GND電耦合。隨之，向數(shù)字線DL<x>提供數(shù)據(jù)寫入電流。
接著，說明數(shù)據(jù)讀出。在數(shù)據(jù)讀出時(shí)，讀使能RE被設(shè)定為“H”電平。而寫使能WE被設(shè)定為“L”電平。隨之，如上所述，終端電路--驅(qū)動(dòng)器帶DRBn響應(yīng)寫使能WE，將數(shù)字線DL設(shè)定為開路狀態(tài)。即，如上所述，數(shù)字線用作信號(hào)線。在時(shí)刻T1向行譯碼器100輸入了有效的行地址RA的情況下，行譯碼器100根據(jù)“或”電路29的“或”邏輯運(yùn)算結(jié)果(“H”電平)和有效的行地址RA，將行選信號(hào)DSL<x>設(shè)定為“H”電平。隨之，“與非”電路22將讀出選擇信號(hào)DLR<x>設(shè)定為“L”電平。因此，晶體管27導(dǎo)通，電源電壓VCC和數(shù)字線DL<x>被電耦合。
第一級(jí)驅(qū)動(dòng)器帶DRB#中包含的“與非”電路24接受寫使能WE的反轉(zhuǎn)信號(hào)/WE和數(shù)字線DL<x>的電壓信號(hào)的輸入并將其“與非”邏輯運(yùn)算結(jié)果輸出到“非”門25。“非”門25反轉(zhuǎn)“與非”電路24的輸出信號(hào)來激活字線WL0<x>。
在此情況下，“與非”電路24的輸出信號(hào)變?yōu)椤癓”電平，通過“非”門25來激活字線WL0<x>。同樣，分別對(duì)應(yīng)于各存儲(chǔ)塊WL1<x>～WLn-1<x>而配置的驅(qū)動(dòng)器帶DRB1～DRBn-1使對(duì)應(yīng)的字線WL1<x>～WLn-1<x>分別激活到“H”電平。
這樣，在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)切換驅(qū)動(dòng)的驅(qū)動(dòng)晶體管。即，在數(shù)據(jù)寫入時(shí)，使電流驅(qū)動(dòng)能力高的晶體管26導(dǎo)通，將充分確保的數(shù)據(jù)寫入電流提供給數(shù)字線。而在數(shù)據(jù)讀出時(shí)，數(shù)字線DL不是用作電流線，而是用作信號(hào)線，所以使電流驅(qū)動(dòng)能力小的驅(qū)動(dòng)晶體管27導(dǎo)通。
通過采用本結(jié)構(gòu)，通過在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)切換工作的晶體管，能夠降低功耗并降低整個(gè)器件的功耗。
(實(shí)施例7的變形例1)參照?qǐng)D25，本發(fā)明實(shí)施例7的變形例1的行選電路與圖23所示的行選電路相比，不同點(diǎn)在于，將驅(qū)動(dòng)器帶DRB#置換為驅(qū)動(dòng)器帶DRB#a。
驅(qū)動(dòng)器帶DRB#a包含“與非”電路23、24、“非”門25、28、以及晶體管26、27。
驅(qū)動(dòng)器帶DRB#a與驅(qū)動(dòng)器帶DRB#相比，不同點(diǎn)在于，晶體管27的柵極不是接受“與非”電路的輸出信號(hào)的輸入，而是接受經(jīng)“非”門28的行選信號(hào)的反轉(zhuǎn)信號(hào)DLE<x>的輸入。其他點(diǎn)相同，所以不重復(fù)其說明。
用圖26的時(shí)序圖來說明本發(fā)明實(shí)施例7的變形例1的行選電路的工作。
首先說明數(shù)據(jù)寫入。
在數(shù)據(jù)寫入時(shí)，向行譯碼器100輸入有效的行地址RA。接著，在時(shí)刻T0，寫使能WE變?yōu)椤癏”電平。行譯碼器100根據(jù)“或”電路29的“或”邏輯運(yùn)算結(jié)果(“H”電平)和有效的行地址RA將行選信號(hào)DSL<x>設(shè)定為“H”電平。在時(shí)刻T0，如果寫使能WE被激活而被設(shè)定為“H”電平，則“與非”電路23將其“與非”邏輯運(yùn)算結(jié)果--寫入選擇信號(hào)DLW<x>設(shè)定為“L”電平。晶體管26響應(yīng)此而將電源電壓VCC和數(shù)字線DL<x>電耦合。此外，晶體管27接受經(jīng)“非”門28的行選信號(hào)DSL<x>的反轉(zhuǎn)信號(hào)DLE<x>(“L”電平)而導(dǎo)通。由此，晶體管27將電源電壓VCC和數(shù)字線DL<x>電耦合。此外，如上所述，晶體管40響應(yīng)寫使能WE而導(dǎo)通，數(shù)字線DL<x>的另一端和接地電壓GND被電耦合。因此，在數(shù)據(jù)寫入時(shí)，2個(gè)驅(qū)動(dòng)晶體管26及27都導(dǎo)通，所以能夠?qū)⒆銐虻膶懭腚娏魈峁┙o數(shù)字線DL<x>。
接著，說明數(shù)據(jù)讀出。
在數(shù)據(jù)讀出時(shí)，向行譯碼器100輸入有效的行地址RA。接著，在時(shí)刻T1，讀使能RE變?yōu)椤癏”電平。行譯碼器100根據(jù)“或”電路29的“或”邏輯運(yùn)算結(jié)果(“H”電平)和有效的行地址RA，將行選信號(hào)DSL<x>設(shè)定為“H”電平。而寫使能WE被設(shè)定為“L”電平，所以“與非”電路23的輸出信號(hào)--寫入選擇信號(hào)DLW<x>被設(shè)定為“H”電平。而行選信號(hào)DSL<x>的反轉(zhuǎn)信號(hào)DLE<x>由“非”門28設(shè)定為“L”電平。
因此，在數(shù)據(jù)讀出時(shí)，只有晶體管27導(dǎo)通，使電源電壓VCC和數(shù)字線DL<x>電耦合。隨之，如上所述，“與非”電路24、30等的輸出信號(hào)變?yōu)椤癓”電平，對(duì)應(yīng)的字線WL被激活。因此，執(zhí)行數(shù)據(jù)讀出。
根據(jù)本發(fā)明實(shí)施例7的變形例1的行選電路的結(jié)構(gòu)，通過在數(shù)據(jù)寫入時(shí)使2個(gè)驅(qū)動(dòng)晶體管都導(dǎo)通，能夠?qū)⒆銐虻膶懭腚娏魈峁┙o數(shù)字線。此外，在數(shù)據(jù)讀出時(shí)通過只使電流驅(qū)動(dòng)能力低的晶體管導(dǎo)通，能夠降低功耗。
(實(shí)施例7的變形例2)參照?qǐng)D27，本發(fā)明實(shí)施例7的變形例2的行選電路與圖23所示的行選電路相比，不同點(diǎn)在于，除去了驅(qū)動(dòng)與各存儲(chǔ)塊MB對(duì)應(yīng)的字線WL的驅(qū)動(dòng)器，并且在各存儲(chǔ)塊中共享字線，用共享的數(shù)字線和配線來電耦合。
用圖28的時(shí)序圖來說明本發(fā)明實(shí)施例7的變形例2的行選電路。
下面說明數(shù)據(jù)寫入。在數(shù)據(jù)寫入時(shí)，向行譯碼器100輸入有效的行地址RA。接著，在時(shí)刻T0，寫使能WE變?yōu)椤癏”電平。行譯碼器100根據(jù)“或”電路29的“或”邏輯運(yùn)算結(jié)果(“H”電平)和有效的行地址RA，將行選信號(hào)DSL<x>設(shè)定為“H”電平。此外，“與非”電路23將寫入選擇信號(hào)DLW<x>設(shè)定為“L”電平。因此，如上所述，晶體管26導(dǎo)通，電源電壓VCC和數(shù)字線DL<x>被電耦合，數(shù)據(jù)寫入電流被提供給數(shù)字線DL<x>。
此外，字線WL<x>處于與數(shù)字線DL<x>電耦合的狀態(tài)，其電位電平被設(shè)定為中間電位。因此，與字線WL<x>電耦合的各存儲(chǔ)單元MC的晶體管不會(huì)導(dǎo)通，不執(zhí)行數(shù)據(jù)的讀出。
接著說明數(shù)據(jù)讀出。向行譯碼器100輸入有效的行地址RA。接著，在時(shí)刻T1，讀使能RE變?yōu)椤癏”電平。行譯碼器100根據(jù)“或”電路29的“或”邏輯運(yùn)算結(jié)果(“H”電平)和有效的行地址RA，將行選信號(hào)DSL<x>設(shè)定為“H”電平。此外，如上所述，寫使能WE變?yōu)椤癓”電平，所以數(shù)字線的另一端變?yōu)殚_路狀態(tài)。即，數(shù)字線用作信號(hào)線?！芭c非”電路22響應(yīng)行選信號(hào)DSL<x>(“H”電平)及寫使能WE的反轉(zhuǎn)信號(hào)/WE(“H”電平)將讀出選擇信號(hào)DLR<x>設(shè)定為“L”電平。隨之，驅(qū)動(dòng)晶體管27導(dǎo)通，電源電壓VCC和數(shù)字線DL<x>被電耦合。因此，與數(shù)字線電耦合的字線WL<x>被激活，被設(shè)定為“H”電平。由此，對(duì)被選存儲(chǔ)單元執(zhí)行數(shù)據(jù)讀出。
因此，像本發(fā)明實(shí)施例7的變形例2的結(jié)構(gòu)這樣，用配線使數(shù)字線和字線直接電耦合，能夠進(jìn)一步削減驅(qū)動(dòng)字線的電路的部件個(gè)數(shù)，能夠縮小布局面積。
(實(shí)施例8)
在上述實(shí)施例6、7及其變形例中，說明了削減驅(qū)動(dòng)數(shù)字線及字線的電路的部件個(gè)數(shù)的結(jié)構(gòu)。
在本發(fā)明實(shí)施例8中，說明用于高效地測(cè)試各個(gè)MTJ存儲(chǔ)單元的耐數(shù)據(jù)誤寫入性的結(jié)構(gòu)。以下，將用于評(píng)價(jià)耐數(shù)據(jù)誤寫入性的工作模式稱為干擾測(cè)試。
參照?qǐng)D29，本發(fā)明實(shí)施例8的行選電路包含行譯碼器100；置換圖20所示的驅(qū)動(dòng)器帶DRB0、驅(qū)動(dòng)分別對(duì)應(yīng)于存儲(chǔ)單元行而設(shè)置的數(shù)字線DL<0>～DL<x>的驅(qū)動(dòng)器帶TDRB；以及驅(qū)動(dòng)器帶DRBn。此外，對(duì)應(yīng)于存儲(chǔ)單元列來配置位線BL，位線電流控制電路400及410控制位線BL。
其中，驅(qū)動(dòng)字線WL的電路與圖21中說明過的結(jié)構(gòu)相同，在本實(shí)施例中予以省略。
驅(qū)動(dòng)器帶TDRB包含分別對(duì)應(yīng)于數(shù)字線DL<0>～DL<x>而設(shè)置的驅(qū)動(dòng)單元DRU<0>～DRU<x>(以下，也總稱為驅(qū)動(dòng)單元DRU)。
各驅(qū)動(dòng)單元DRU<0>～DRU<x>具有同樣的結(jié)構(gòu)，所以這里以驅(qū)動(dòng)單元DRU<0>為代表來進(jìn)行說明。
驅(qū)動(dòng)單元DRU<0>包含“與非”電路50、51、以及晶體管52、53。
“與非”電路51接受行選信號(hào)DSL<0>、寫使能WE的輸入并將其“與非”邏輯運(yùn)算結(jié)果輸出到晶體管53的柵極。“與非”電路50接受寫使能WE和測(cè)試模式使能TME的輸入并將其“與非”邏輯運(yùn)算結(jié)果輸出到晶體管52的柵極。晶體管52被配置在電源電壓VCC和數(shù)字線DL<0>之間，其柵極接受“與非”電路50的輸出信號(hào)--控制信號(hào)DLT<0>的輸入。晶體管53被配置在電源電壓VCC和數(shù)字線DL<0>之間，其柵極接受“與非”電路51的輸出信號(hào)--寫入選擇信號(hào)DLW<0>的輸入。這里，作為一例，假設(shè)晶體管52、53為P溝道MOS晶體管。此外，假設(shè)晶體管52為比晶體管53的電流驅(qū)動(dòng)能力小的晶體管。
用圖30的時(shí)序圖來說明本發(fā)明實(shí)施例8的行選電路的數(shù)據(jù)寫入。
在正常工作時(shí)，測(cè)試模式使能TME被設(shè)定為“L”電平。在數(shù)據(jù)寫入時(shí)，行譯碼器100響應(yīng)行地址RA的輸入將行選信號(hào)DSL<x>設(shè)定為“H”電平。在時(shí)刻T0，寫使能WE變?yōu)椤癏”電平，選擇性地激活驅(qū)動(dòng)單元DRU。例如，作為一例，假設(shè)行選信號(hào)DSL<0>按照行地址RA變?yōu)椤癏”電平。于是，“與非”電路5 1按照寫使能WE及行選信號(hào)DSL<0>將寫入選擇信號(hào)DLW<0>設(shè)定為“L”電平。隨之，晶體管53導(dǎo)通，電源電壓VCC和數(shù)字線DL<0>被電耦合。
此外，如上所述，最后一級(jí)驅(qū)動(dòng)器帶DRBn根據(jù)寫使能WE將各數(shù)字線DL的另一端和接地電壓GND電耦合。由此，向選擇出的數(shù)字線DL<0>提供寫入電流。
接著說明測(cè)試模式。在時(shí)刻T1，測(cè)試模式使能TME被設(shè)定為“H”電平。此外，寫使能WE也被設(shè)定為“H”電平。隨之，例如驅(qū)動(dòng)單元DRU<0>中的“與非”電路50按照測(cè)試模式使能TME(“H”電平)及寫使能WE(“H”電平)將控制信號(hào)DLT<0>設(shè)定為“L”電平。由此，晶體管52導(dǎo)通，電源電壓VCC和數(shù)字線DL<0>被電耦合。其他驅(qū)動(dòng)單元DRU也同樣，在測(cè)試模式中導(dǎo)通的晶體管比正常的驅(qū)動(dòng)晶體管的尺寸小，所以流入各數(shù)字線DL的數(shù)據(jù)寫入電流比正常工作時(shí)的數(shù)據(jù)寫入電流少。
在此狀態(tài)下，用位線電流控制電路400及410向被選位線BL提供數(shù)據(jù)寫入電流。
這里，流入各數(shù)字線的正規(guī)的數(shù)據(jù)寫入電流通過與流過位線的數(shù)據(jù)寫入電流組合，將與圖47所示的星形特性線外側(cè)的區(qū)域相當(dāng)?shù)臄?shù)據(jù)寫入磁場(chǎng)設(shè)定為可施加到磁隧道結(jié)區(qū)MTJ上的電平。而通過測(cè)試模式中的中間數(shù)據(jù)寫入電流Ipt和流過位線的正規(guī)的數(shù)據(jù)寫入電流的組合來調(diào)整數(shù)據(jù)寫入電流Ipt的電平，使得施加到磁隧道結(jié)區(qū)MTJ上的數(shù)據(jù)寫入磁場(chǎng)位于星形特性線內(nèi)側(cè)的區(qū)域中。
這樣，在干擾測(cè)試時(shí)，使理論上不能進(jìn)行數(shù)據(jù)寫入的電平--中間數(shù)據(jù)寫入電流Ipt流過，通過檢查各MTJ存儲(chǔ)單元數(shù)據(jù)的存儲(chǔ)數(shù)據(jù)是否被更新，來測(cè)試各MTJ存儲(chǔ)單元的耐數(shù)據(jù)誤寫入性。即，測(cè)試存儲(chǔ)單元的抗干擾特性的強(qiáng)弱。
于是，抗干擾特性弱的存儲(chǔ)單元通過上述干擾測(cè)試會(huì)反轉(zhuǎn)保持?jǐn)?shù)據(jù)。由此，能夠檢測(cè)抗干擾特性弱的缺陷存儲(chǔ)單元。
根據(jù)本發(fā)明實(shí)施例8的結(jié)構(gòu)，能夠使數(shù)據(jù)寫入電流Ipt并聯(lián)流過同一列的存儲(chǔ)單元，執(zhí)行各MTJ存儲(chǔ)單元的干擾測(cè)試，所以能夠縮短測(cè)試時(shí)間。
(實(shí)施例8的變形例)
參照?qǐng)D31，本發(fā)明實(shí)施例8的變形例的行選電路與圖29所示的行選電路相比，不同點(diǎn)在于，還包括接受外部電源電壓的供給的外部焊盤PD0。
作為一例，驅(qū)動(dòng)器帶TDRB中包含的驅(qū)動(dòng)單元DRU0在測(cè)試時(shí)將接受可從外部調(diào)整的電壓的供給的外部焊盤PD0和數(shù)字線DL<x>電耦合。其他驅(qū)動(dòng)單元也同樣。
因此，根據(jù)本發(fā)明實(shí)施例8的變形例的行選電路的結(jié)構(gòu)，通過在測(cè)試時(shí)從外部焊盤提供測(cè)試用的電源電壓，能夠調(diào)整流入各數(shù)字線DL的數(shù)據(jù)寫入電流Ipt的電流量。
隨之，通過微調(diào)數(shù)據(jù)寫入電流Ipt，能夠執(zhí)行精度更高的干擾測(cè)試。
(實(shí)施例9)在本發(fā)明實(shí)施例9中，說明還能夠支持高效地測(cè)試數(shù)字線DL及數(shù)字線DL間的配線缺陷的燒入測(cè)試的電路結(jié)構(gòu)。
參照?qǐng)D32，本發(fā)明實(shí)施例9的行選電路包含行譯碼器100；置換圖20所示的驅(qū)動(dòng)器帶DRB0的驅(qū)動(dòng)器帶DRVB；以及外部焊盤PD1、PD2。其中，除去了圖20所示的終端電路--驅(qū)動(dòng)器帶DRBn。其中，驅(qū)動(dòng)字線的驅(qū)動(dòng)器帶DRB1～DRBn-1與圖21中說明過的結(jié)構(gòu)相同，在本實(shí)施例中予以省略。
行譯碼器100接受行地址RA和寫使能WE的輸入并將行選結(jié)果--行選信號(hào)DSL輸出到驅(qū)動(dòng)器帶DRVB。驅(qū)動(dòng)器帶DRVB按照來自行譯碼器100的行選結(jié)果，通過選擇性地將數(shù)字線DL<0>～DL<n>與電源電壓VCC電耦合來提供數(shù)據(jù)寫入電流。
驅(qū)動(dòng)器帶DRVB包含“非”門IV0～I(xiàn)Vn；以及晶體管TR0～TRn。晶體管TR0～TRn分別對(duì)應(yīng)于數(shù)字線DL<0>～DL<n>而被設(shè)置在其與電源電壓VCC之間。晶體管TR0～TRn的柵極接受經(jīng)“非”門IV0～I(xiàn)Vn的行選信號(hào)DSL<0>～DSL<n>的反轉(zhuǎn)信號(hào)的輸入。
行譯碼器100及驅(qū)動(dòng)器帶DRVB中配置的各電路等與接受接地電壓GND的供給的共享的外部焊盤PD1電耦合。此外，與接地電壓GND電耦合的各數(shù)字線DL的另一端與外部焊盤PD2電耦合。即，與各數(shù)字線DL的另一端電耦合的接地電壓GND、和其他電路中所用的接地電壓GND用2個(gè)外部焊盤來獨(dú)立提供。
用圖33的時(shí)序圖來說明本發(fā)明實(shí)施例9的行選電路的工作。
下面說明數(shù)據(jù)寫入。這里以選擇了數(shù)字線DL<1>的情況為代表來進(jìn)行說明。
在數(shù)據(jù)寫入時(shí)，在時(shí)刻T0，行譯碼器100按照有效的行地址RA的輸入及被設(shè)定為“H”電平的寫使能WE將行選結(jié)果--行選信號(hào)DSL<1>設(shè)定為“H”電平。行選信號(hào)DSL<1>經(jīng)“非”門IV1的反轉(zhuǎn)信號(hào)/DSL<1>被設(shè)定為“L”電平。晶體管TR1響應(yīng)此將電源電壓VCC和數(shù)字線DL<1>電耦合。此外，在正常時(shí)，外部焊盤PD2與接地電壓GND電耦合。由此，向選擇出的數(shù)字線DL<1>提供數(shù)據(jù)寫入電流。
接著說明測(cè)試模式時(shí)。在測(cè)試時(shí)，在時(shí)刻T1，向外部焊盤PD2不是提供接地電壓GND，而是提供高電壓的外部電源電壓。此外，向行譯碼器100不輸入有效的行地址RA，驅(qū)動(dòng)器帶DRVB處于去活狀態(tài)。各數(shù)字線DL的另一端都與共享的外部焊盤PD2電耦合，所以從外部焊盤PD2向各數(shù)字線DL施加高電壓。由此，能夠向數(shù)字線DL并聯(lián)施加高電壓，能夠執(zhí)行各數(shù)字線的缺陷加速測(cè)試(所謂的燒入測(cè)試)。此外，能夠并聯(lián)向各數(shù)字線施加高電壓，所以能夠高效而且縮短時(shí)間來執(zhí)行缺陷加速測(cè)試。
其中，本實(shí)施例9的基礎(chǔ)例的燒入測(cè)試也能夠同樣應(yīng)用于后述本實(shí)施例9的變形例及變形例2的結(jié)構(gòu)。
(實(shí)施例9的變形例1)參照?qǐng)D34，本發(fā)明實(shí)施例9的變形例1的行選電路與圖32所示的行選電路相比，不同點(diǎn)在于，將驅(qū)動(dòng)器帶DRVB置換為DRVB#。
驅(qū)動(dòng)器帶DRVB#包含“或非”電路NR0～NRn；以及晶體管TR0～TRn。
晶體管TR0～TRn各自的柵極接受“或非”電路NR0～NRn各自的輸出信號(hào)。
“或非”電路NRx接受對(duì)應(yīng)的行選信號(hào)DSL<x>和測(cè)試模式使能TME的輸入并將其“或非”邏輯運(yùn)算結(jié)果作為控制信號(hào)/DSL#輸出到晶體管TRx。晶體管TRx按照控制信號(hào)/DSL#使電源電壓VCC和對(duì)應(yīng)的數(shù)字線DL<x>電耦合。其他“或非”電路也同樣，所以不重復(fù)其說明。
用圖35的時(shí)序圖來說明本發(fā)明實(shí)施例9的變形例1的行選電路的工作。
在正常工作時(shí)，測(cè)試模式使能TME被設(shè)定為“L”電平。因此，各“或非”電路用作反轉(zhuǎn)行選信號(hào)DSL的“非”門。因此，數(shù)據(jù)寫入與上述圖33的時(shí)序圖相同，所以不重復(fù)其說明。
在測(cè)試模式時(shí)，在時(shí)刻T1，測(cè)試模式使能TME被設(shè)定為“H”電平?？刂菩盘?hào)/DSL#<0>～/DSL#<n>響應(yīng)此全都被設(shè)定為“L”電平。晶體管TR0～TRn響應(yīng)此并聯(lián)導(dǎo)通，將電源電壓VCC和各數(shù)字線DL<0>～DL<n>電耦合。此外，在此情況下，將焊盤PD2變?yōu)殚_路狀態(tài)。
通過采用本結(jié)構(gòu)，即使在由于測(cè)試裝置和測(cè)試環(huán)境的制約而難以實(shí)現(xiàn)將外部電源電壓提供給外部焊盤PD2的結(jié)構(gòu)的情況下，也能夠簡(jiǎn)單地執(zhí)行測(cè)試。此外，能夠?qū)Ω鲾?shù)字線并聯(lián)執(zhí)行燒入測(cè)試，所以能夠縮短測(cè)試時(shí)間。
其中，本實(shí)施例9的變形例1的燒入測(cè)試也能夠同樣應(yīng)用于本實(shí)施例9的結(jié)構(gòu)。
(實(shí)施例9的變形例2)參照?qǐng)D36，本發(fā)明實(shí)施例9的變形例2的行選電路與圖34所示的行選電路相比，不同點(diǎn)在于，將驅(qū)動(dòng)器帶DRVB#置換為驅(qū)動(dòng)器帶DRVBa。此外，不同點(diǎn)在于，還設(shè)有外部焊盤PD3、PD4。
本發(fā)明實(shí)施例9的變形例2的目的在于，在測(cè)試時(shí)獨(dú)立控制偶數(shù)行數(shù)字線和奇數(shù)行數(shù)字線。驅(qū)動(dòng)器帶DRVBa與驅(qū)動(dòng)器帶DRVB#相比，不同點(diǎn)在于，輸入到與偶數(shù)行對(duì)應(yīng)的“或非”電路NR0、NR2、…中的測(cè)試模式使能和輸入到與奇數(shù)行對(duì)應(yīng)的“或非”電路NR1、NR3、…中的測(cè)試模式使能分別獨(dú)立。具體地說，與偶數(shù)行對(duì)應(yīng)的“或非”電路NR0、NR2、…接受測(cè)試模式使能TME_E的輸入。而與奇數(shù)行對(duì)應(yīng)的“或非”電路NR1、NR3、…接受測(cè)試模式使能TME_O的輸入。
此外，偶數(shù)行的數(shù)字線DL<0>、DL<2>、…的另一端與外部焊盤PD4電耦合。而與奇數(shù)行對(duì)應(yīng)的數(shù)字線DL<1>、DL<3>、…的另一端與外部焊盤PD3電耦合。
用圖37的時(shí)序圖來說明本發(fā)明實(shí)施例9的變形例的行選電路的工作。
數(shù)據(jù)寫入與圖35中說明過的實(shí)施例9的變形例1同樣，所以不重復(fù)其說明。
下面說明測(cè)試時(shí)。在時(shí)刻T1，測(cè)試模式使能TME_O被設(shè)定為“H”電平。于是，驅(qū)動(dòng)器帶DRVBa內(nèi)的與奇數(shù)行對(duì)應(yīng)的“或非”電路NR1、NR3、…的輸出信號(hào)響應(yīng)此而被設(shè)定為“L”電平。隨之，與奇數(shù)行對(duì)應(yīng)的晶體管TR1、TR3、…導(dǎo)通，將奇數(shù)行的數(shù)字線DL<1>、DL<3>、…和電源電壓VCC電耦合。此外，外部焊盤PD3被設(shè)定為開路狀態(tài)。由此，使奇數(shù)行和偶數(shù)行之間產(chǎn)生電壓差，能夠檢測(cè)數(shù)字線DL間的缺陷。
同樣，在時(shí)刻T2，將測(cè)試模式使能TME_E設(shè)定為“H”電平。于是，同樣，偶數(shù)行的數(shù)字線DL<0>、DL<2>、…和電源電壓VCC被電耦合，使奇數(shù)行和偶數(shù)行之間產(chǎn)生電壓差，能夠檢測(cè)數(shù)字線DL間的工藝缺陷。
(實(shí)施例9的變形例3)參照?qǐng)D38，本發(fā)明實(shí)施例9的變形例3的行選電路與圖34所示的實(shí)施例9的變形例1的行選電路相比，不同點(diǎn)在于，設(shè)有連接控制電路DRCT來取代外部焊盤PD2。連接控制電路DRCT包含晶體管GT0～GTn，分別對(duì)應(yīng)于數(shù)字線DL<0>～DL<n>來設(shè)置，控制與接地電壓GND之間的電連接。這里，作為一例，假設(shè)晶體管GT0～GTn為N溝道MOS晶體管。
各晶體管GT0～GTn的柵極經(jīng)“非”門60來接受測(cè)試模式使能TME的反轉(zhuǎn)信號(hào)/TME的輸入。
用圖39的時(shí)序圖來說明本發(fā)明實(shí)施例9的變形例3的行選電路的工作。
數(shù)據(jù)寫入與上述實(shí)施例9的變形例1同樣，所以不重復(fù)其說明。
在測(cè)試模式時(shí)，在時(shí)刻T1，測(cè)試模式使能TME被設(shè)定為“H”電平。驅(qū)動(dòng)器帶DRVB#內(nèi)包含的各晶體管響應(yīng)此而導(dǎo)通，將對(duì)應(yīng)的數(shù)字線DL和電源電壓VCC電耦合。而由于測(cè)試模式使能TME變?yōu)椤癏”電平，所以連接控制電路DRCT接受其反轉(zhuǎn)信號(hào)的輸入來斷開接地電壓GND和對(duì)應(yīng)的數(shù)字線DL的電耦合。
由此，能夠并聯(lián)將各數(shù)字線DL和電源電壓VCC電耦合來執(zhí)行燒入測(cè)試，能夠縮短測(cè)試時(shí)間。
根據(jù)本發(fā)明實(shí)施例9的變形例3的行選電路的結(jié)構(gòu)，不用外部焊盤就能夠執(zhí)行所謂的燒入測(cè)試，也能夠通用于外部焊盤數(shù)有限的器件。
(實(shí)施例9的變形例4)參照?qǐng)D40，本發(fā)明實(shí)施例9的變形例4的行選電路與圖38的行選電路的不同點(diǎn)在于，將連接控制電路DRCT置換為DRCTa。
連接控制電路DRCTa包含晶體管GT。晶體管GT控制各數(shù)字線DL和接地電壓GND的電連接，接受經(jīng)“非”門60的測(cè)試模式使能TME的反轉(zhuǎn)信號(hào)/TME的輸入。
數(shù)據(jù)寫入時(shí)及測(cè)試時(shí)的工作與上述同樣，所以不重復(fù)其說明。
通過采用本結(jié)構(gòu)，能夠?qū)⒖刂平拥仉妷篏ND和數(shù)字線DL的連接的晶體管削減到1個(gè)，能夠削減電路的部件個(gè)數(shù)。
(實(shí)施例9的變形例5)參照?qǐng)D41，本發(fā)明實(shí)施例9的變形例5的行選電路與圖36所示的行選電路相比，不同點(diǎn)在于，設(shè)有連接控制電路DRCT#來置換外部焊盤PD3、PD4。
連接控制電路DRCT#包含晶體管GT0～GTn，分別對(duì)應(yīng)于數(shù)字線DL<0>～DL<n>來設(shè)置，控制對(duì)應(yīng)的數(shù)字線和接地電壓GND的連接。
與偶數(shù)行的數(shù)字線DL<0>、DL<2>、…對(duì)應(yīng)的晶體管GT0、GT2、…的柵極接受經(jīng)“非”門62的測(cè)試模式使能TME_E的反轉(zhuǎn)信號(hào)/TME_E的輸入。而與奇數(shù)行的數(shù)字線DL<1>、DL<3>、…對(duì)應(yīng)的晶體管GT1、GT3的柵極接受經(jīng)“非”門61的測(cè)試模式使能TME_O的反轉(zhuǎn)信號(hào)/TME_O的輸入。
用圖42的時(shí)序圖來說明本發(fā)明實(shí)施例9的變形例5的行選電路的工作。
數(shù)據(jù)寫入時(shí)與上述實(shí)施例9的變形例1同樣，所以不重復(fù)其說明。
接著說明測(cè)試模式時(shí)。在時(shí)刻T1，將測(cè)試模式使能TME_O設(shè)定為“H”電平。奇數(shù)行的數(shù)字線DL和電源電壓VCC響應(yīng)此而被電耦合。隨之，在偶數(shù)行和奇數(shù)行的數(shù)字線之間產(chǎn)生電壓差，能夠檢測(cè)數(shù)字線間的缺陷。
另一方面，在時(shí)刻T2，將測(cè)試模式使能TME_E設(shè)定為“H”電平。偶數(shù)行的數(shù)字線DL和電源電壓VCC響應(yīng)此而被電耦合。隨之，在偶數(shù)行和奇數(shù)行的數(shù)字線之間產(chǎn)生電壓差，能夠檢測(cè)數(shù)字線間的缺陷。
根據(jù)本發(fā)明實(shí)施例9的變形例5的行選電路的結(jié)構(gòu)，不用外部焊盤就能夠執(zhí)行所謂的燒入測(cè)試，也能夠通用于外部焊盤數(shù)有限的器件。
(實(shí)施例9的變形例6)參照?qǐng)D43，本發(fā)明實(shí)施例9的變形例6的行選電路與圖41所示的行選電路相比，不同點(diǎn)在于，將連接控制電路DRCT#置換為連接控制電路DRCTa#。連接控制電路DRCTa#包含晶體管GTa和晶體管GTb。
晶體管GTa控制奇數(shù)行的數(shù)字線的另一端分別和接地電壓GND之間的電連接。晶體管GTb控制偶數(shù)行的數(shù)字線的另一端和接地電壓GND之間的電連接。
晶體管GTa接受經(jīng)“非”門61的測(cè)試模式使能TME_O的反轉(zhuǎn)信號(hào)的輸入來控制奇數(shù)行的數(shù)字線和接地電壓GND之間的連接。而晶體管GTb接受經(jīng)“非”門62的測(cè)試模式使能TME_E的反轉(zhuǎn)信號(hào)的輸入來控制偶數(shù)行的數(shù)字線和接地電壓GND之間的連接。
正常的數(shù)據(jù)寫入時(shí)及測(cè)試模式時(shí)的工作同樣，所以不重復(fù)其說明。
根據(jù)本發(fā)明實(shí)施例9的變形例6的行選電路的結(jié)構(gòu)，能夠比上述實(shí)施例9的變形例5進(jìn)一步削減部件個(gè)數(shù)。
權(quán)利要求
1.一種薄膜磁存儲(chǔ)裝置，其中，包括配置為矩陣狀的多個(gè)磁磁存儲(chǔ)單元；上述多個(gè)磁存儲(chǔ)單元沿行方向被分割為第1級(jí)至第N級(jí)這N個(gè)(N自然數(shù))存儲(chǔ)塊以便共享存儲(chǔ)單元行；在各上述存儲(chǔ)塊中，還包括多個(gè)數(shù)字線，分別對(duì)應(yīng)于上述存儲(chǔ)單元行來設(shè)置，用于在數(shù)據(jù)寫入時(shí)使產(chǎn)生數(shù)據(jù)寫入磁場(chǎng)的數(shù)據(jù)寫入電流選擇性地流入選擇出的磁存儲(chǔ)單元；多個(gè)第1驅(qū)動(dòng)單元，分別對(duì)應(yīng)于上述多個(gè)數(shù)字線來設(shè)置，分別用于控制對(duì)應(yīng)的數(shù)字線的一端和第1電壓之間的連接；以及多個(gè)第2驅(qū)動(dòng)單元，分別對(duì)應(yīng)于上述多個(gè)數(shù)字線來設(shè)置，分別用于控制上述對(duì)應(yīng)的數(shù)字線的另一端和第2電壓之間的連接；在上述數(shù)據(jù)寫入時(shí)，與上述第1級(jí)存儲(chǔ)塊對(duì)應(yīng)的各上述第1驅(qū)動(dòng)單元按照行選結(jié)果來連接對(duì)應(yīng)的數(shù)字線的上述一端與上述第1電壓；在上述數(shù)據(jù)寫入時(shí)，與包含上述被選磁存儲(chǔ)單元的第I級(jí)(II≤N的自然數(shù))存儲(chǔ)塊對(duì)應(yīng)的各上述第2驅(qū)動(dòng)單元按照上述N個(gè)存儲(chǔ)塊的選擇結(jié)果，來連接對(duì)應(yīng)的數(shù)字線的另一端與上述第2電壓；在上述數(shù)據(jù)寫入時(shí)，在I≥2時(shí)，與上述第2級(jí)至第N級(jí)存儲(chǔ)塊分別對(duì)應(yīng)的各上述第1驅(qū)動(dòng)單元按照前級(jí)存儲(chǔ)塊內(nèi)的同一存儲(chǔ)單元行的數(shù)字線的電壓電平，來連接對(duì)應(yīng)的數(shù)字線的上述一端與上述第1電壓；在上述數(shù)據(jù)寫入時(shí)，在I≥2時(shí)，與上述第1級(jí)至第(I-1)級(jí)存儲(chǔ)塊對(duì)應(yīng)的各上述第2驅(qū)動(dòng)單元按照上述N個(gè)存儲(chǔ)塊的選擇結(jié)果，將對(duì)應(yīng)的數(shù)字線的上述另一端與上述第2電壓斷開。
2.如權(quán)利要求1所述的薄膜磁存儲(chǔ)裝置，其中，在上述數(shù)據(jù)寫入時(shí)，與上述第(I+1)級(jí)至第N級(jí)存儲(chǔ)塊分別對(duì)應(yīng)的各上述第2驅(qū)動(dòng)單元連接對(duì)應(yīng)的數(shù)字線的另一端與上述第2電壓。
3.如權(quán)利要求1所述的薄膜磁存儲(chǔ)裝置，其中，上述第1電壓比上述第2電壓高；在各上述存儲(chǔ)塊中，各上述第1驅(qū)動(dòng)單元包含P溝道場(chǎng)效應(yīng)晶體管，被電耦合在上述第1電壓及上述對(duì)應(yīng)的數(shù)字線的一端之間；各上述第2驅(qū)動(dòng)單元包含N溝道場(chǎng)效應(yīng)晶體管，被電耦合在上述第2電壓及上述對(duì)應(yīng)的數(shù)字線的另一端之間。
4.如權(quán)利要求1所述的薄膜磁存儲(chǔ)裝置，其中，上述第2電壓比上述第1電壓高；在各上述存儲(chǔ)塊中，各上述第1驅(qū)動(dòng)單元包含N溝道場(chǎng)效應(yīng)晶體管，被電耦合在上述第1電壓及對(duì)應(yīng)的數(shù)字線的一端之間；各上述第2驅(qū)動(dòng)單元包含P溝道場(chǎng)效應(yīng)晶體管，被電耦合在上述第2電壓及對(duì)應(yīng)的數(shù)字線的另一端之間。
5.如權(quán)利要求1所述的薄膜磁存儲(chǔ)裝置，其中，獨(dú)立于每個(gè)上述存儲(chǔ)塊，還包括多個(gè)字線，分別對(duì)應(yīng)于上述存儲(chǔ)單元行來設(shè)置，用于在數(shù)據(jù)讀出時(shí)執(zhí)行行選；以及多個(gè)字線驅(qū)動(dòng)器，分別對(duì)應(yīng)于上述多個(gè)字線來設(shè)置，分別用于激活對(duì)應(yīng)的字線；在上述數(shù)據(jù)讀出時(shí)，在第I級(jí)(I滿足I≤N的關(guān)系的自然數(shù))存儲(chǔ)塊包含被選擇為數(shù)據(jù)讀出對(duì)象的磁存儲(chǔ)單元的情況下，與第1級(jí)存儲(chǔ)塊對(duì)應(yīng)的各上述第1驅(qū)動(dòng)單元按照上述行選結(jié)果來連接對(duì)應(yīng)的數(shù)字線的一端與上述第1電壓，而且對(duì)應(yīng)于上述第2級(jí)至第I級(jí)存儲(chǔ)塊而設(shè)置的各上述第1驅(qū)動(dòng)單元按照前級(jí)存儲(chǔ)塊內(nèi)的同一存儲(chǔ)單元行的數(shù)字線的電壓電平，來連接對(duì)應(yīng)的數(shù)字線的一端與上述第1電壓；在上述數(shù)據(jù)讀出時(shí)，與上述第1級(jí)存儲(chǔ)塊對(duì)應(yīng)的各上述字線驅(qū)動(dòng)器按照上述行選結(jié)果來激活對(duì)應(yīng)的字線，而且與上述第2級(jí)至第I級(jí)存儲(chǔ)塊對(duì)應(yīng)的各上述字線驅(qū)動(dòng)器按照前級(jí)存儲(chǔ)塊內(nèi)的同一存儲(chǔ)單元行的數(shù)字線的電壓電平，來激活對(duì)應(yīng)的字線。
6.如權(quán)利要求5所述的薄膜磁存儲(chǔ)裝置，其中，與各上述存儲(chǔ)塊對(duì)應(yīng)的各上述第1驅(qū)動(dòng)單元還包含并聯(lián)配置的第1及第2驅(qū)動(dòng)晶體管，用于分別連接對(duì)應(yīng)的數(shù)字線和上述第1電壓；在上述數(shù)據(jù)寫入時(shí)，通過上述第1驅(qū)動(dòng)晶體管來連接上述第1電壓與上述數(shù)字線；在上述數(shù)據(jù)讀出時(shí)，通過上述第2驅(qū)動(dòng)晶體管來連接上述第1電壓與上述數(shù)字線；上述第1驅(qū)動(dòng)晶體管比上述第2驅(qū)動(dòng)晶體管的電流驅(qū)動(dòng)能力大。
7.如權(quán)利要求5所述的薄膜磁存儲(chǔ)裝置，其中，上述多個(gè)字線分別還包含分割對(duì)應(yīng)的字線所得的多個(gè)分割字線；上述薄膜磁存儲(chǔ)裝置還包括多個(gè)分割字線驅(qū)動(dòng)器，獨(dú)立于每個(gè)上述存儲(chǔ)塊，分別對(duì)應(yīng)于上述多個(gè)分割字線來設(shè)置，分別用于激活對(duì)應(yīng)的分割字線；在上述數(shù)據(jù)讀出時(shí)，各上述分割字線驅(qū)動(dòng)器根據(jù)同一行的數(shù)字線的電壓電平來激活對(duì)應(yīng)的分割字線。
8.如權(quán)利要求1所述的薄膜磁存儲(chǔ)裝置，其中，獨(dú)立于每個(gè)上述存儲(chǔ)塊，還包括多個(gè)字線，分別對(duì)應(yīng)于上述存儲(chǔ)單元行來設(shè)置，用于在數(shù)據(jù)讀出時(shí)執(zhí)行行選；以及多個(gè)字線驅(qū)動(dòng)器，分別對(duì)應(yīng)于上述多個(gè)字線來設(shè)置，分別用于激活對(duì)應(yīng)的字線；在上述數(shù)據(jù)讀出時(shí)，在第1級(jí)存儲(chǔ)塊包含被選擇為數(shù)據(jù)讀出對(duì)象的磁存儲(chǔ)單元的情況下，與第1級(jí)存儲(chǔ)塊對(duì)應(yīng)的上述字線驅(qū)動(dòng)器按照上述行選結(jié)果及存儲(chǔ)塊選擇結(jié)果，來激活對(duì)應(yīng)的字線；在第1級(jí)(I滿足2≤I≤N的關(guān)系的自然數(shù))存儲(chǔ)塊包含被選擇為數(shù)據(jù)讀出對(duì)象的磁存儲(chǔ)單元的情況下，與第1級(jí)存儲(chǔ)塊對(duì)應(yīng)的各上述第1驅(qū)動(dòng)單元按照上述行選結(jié)果來連接對(duì)應(yīng)的數(shù)字線的一端與上述第1電壓，而且對(duì)應(yīng)于上述第2級(jí)至第(I-1)級(jí)存儲(chǔ)塊而設(shè)置的各上述第1驅(qū)動(dòng)單元按照前級(jí)存儲(chǔ)塊內(nèi)的同一存儲(chǔ)單元行的數(shù)字線的電壓電平，來連接對(duì)應(yīng)的數(shù)字線的一端與上述第1電壓；與第I級(jí)存儲(chǔ)塊對(duì)應(yīng)的各上述字線驅(qū)動(dòng)器按照前級(jí)存儲(chǔ)塊內(nèi)的上述同一存儲(chǔ)單元行的數(shù)字線的電壓電平及上述塊選信號(hào)，來激活對(duì)應(yīng)的字線。
9.如權(quán)利要求1所述的薄膜磁存儲(chǔ)裝置，其中，在測(cè)試時(shí)，在各上述N個(gè)存儲(chǔ)塊中，各上述第1驅(qū)動(dòng)單元將上述對(duì)應(yīng)的數(shù)字線和比上述第2電壓高的上述第1電壓電連接。
10.如權(quán)利要求1所述的薄膜磁存儲(chǔ)裝置，其中，在測(cè)試時(shí)，各上述N個(gè)存儲(chǔ)塊的上述多個(gè)第1驅(qū)動(dòng)單元被分割為與偶數(shù)行對(duì)應(yīng)的第1組、和與奇數(shù)行對(duì)應(yīng)的第2組；屬于上述第1組的驅(qū)動(dòng)單元分別按照第1測(cè)試信號(hào)，將上述對(duì)應(yīng)的數(shù)字線和比上述第2電壓高的上述第1電壓電連接；屬于上述第2組的驅(qū)動(dòng)單元分別按照第2測(cè)試信號(hào)，將上述對(duì)應(yīng)的數(shù)字線和比上述第2電壓高的上述第1電壓電連接。
11.一種薄膜磁存儲(chǔ)裝置，其中，包括配置為矩陣狀的多個(gè)磁存儲(chǔ)單元；多個(gè)數(shù)字線，分別對(duì)應(yīng)于上述存儲(chǔ)單元行來設(shè)置，用于使產(chǎn)生數(shù)據(jù)寫入磁場(chǎng)的數(shù)據(jù)寫入電流選擇性地流入被選擇為數(shù)據(jù)寫入對(duì)象的被選磁存儲(chǔ)單元；多個(gè)第1驅(qū)動(dòng)單元，分別對(duì)應(yīng)于上述多個(gè)數(shù)字線來設(shè)置，分別用于控制對(duì)應(yīng)的數(shù)字線的一端和第1電壓之間的連接；以及多個(gè)第2驅(qū)動(dòng)單元，分別對(duì)應(yīng)于上述多個(gè)數(shù)字線來設(shè)置，分別用于控制上述對(duì)應(yīng)的數(shù)字線的另一端和第2電壓之間的連接；多個(gè)字線，分別對(duì)應(yīng)于上述存儲(chǔ)單元行來設(shè)置；以及多個(gè)驅(qū)動(dòng)部，分別對(duì)應(yīng)于上述多個(gè)字線來設(shè)置，分別按照同一行的數(shù)字線的電壓電平來激活對(duì)應(yīng)的字線；在數(shù)據(jù)寫入時(shí)，各上述第1驅(qū)動(dòng)單元按照行選結(jié)果來連接上述對(duì)應(yīng)的數(shù)字線的一端和上述第1電壓，各上述第2驅(qū)動(dòng)單元連接上述對(duì)應(yīng)的數(shù)字線的另一端和上述第2電壓；在上述數(shù)據(jù)讀出時(shí)，各上述第1驅(qū)動(dòng)單元按照行選結(jié)果來連接上述對(duì)應(yīng)的數(shù)字線的一端和上述第1電壓，各上述第2驅(qū)動(dòng)單元將上述對(duì)應(yīng)的數(shù)字線的另一端和上述第2電壓斷開。
12.如權(quán)利要求11所述的薄膜磁存儲(chǔ)裝置，其中，各上述第1驅(qū)動(dòng)單元將上述對(duì)應(yīng)的數(shù)字線驅(qū)動(dòng)到上述第1電壓的驅(qū)動(dòng)能力在上述數(shù)據(jù)讀出時(shí)及上述數(shù)據(jù)寫入時(shí)分別不同。
13.一種薄膜磁存儲(chǔ)裝置，其中，包括配置為矩陣狀的多個(gè)磁存儲(chǔ)單元；多個(gè)數(shù)字線，分別對(duì)應(yīng)于存儲(chǔ)單元行來設(shè)置，用于使第1數(shù)據(jù)寫入電流選擇性地流入被選擇為數(shù)據(jù)寫入對(duì)象的被選磁存儲(chǔ)單元；多個(gè)位線，分別對(duì)應(yīng)于存儲(chǔ)單元列來設(shè)置，用于使第2數(shù)據(jù)寫入電流選擇性地流入上述被選擇為數(shù)據(jù)寫入對(duì)象的磁存儲(chǔ)單元；以及多個(gè)電流提供電路，分別對(duì)應(yīng)于上述多個(gè)數(shù)字線來設(shè)置，分別用于控制向?qū)?yīng)的數(shù)字線提供上述第1數(shù)據(jù)寫入電流；在數(shù)據(jù)寫入時(shí)，各上述電流提供電路按照行選結(jié)果向上述對(duì)應(yīng)的數(shù)字線提供上述第1數(shù)據(jù)寫入電流；在測(cè)試時(shí)，各上述電流提供電路提供比上述數(shù)據(jù)寫入時(shí)小的上述第1數(shù)據(jù)寫入電流；在上述測(cè)試時(shí)，上述多個(gè)數(shù)字線中的至少1根接受上述第2數(shù)據(jù)寫入電流的供給。
14.如權(quán)利要求13所述的薄膜磁存儲(chǔ)裝置，其中，各上述電流提供電路包含第1驅(qū)動(dòng)晶體管，控制第1電壓和上述對(duì)應(yīng)的數(shù)字線的一端之間的連接；第2驅(qū)動(dòng)晶體管，與上述第1驅(qū)動(dòng)晶體管并聯(lián)配置，控制上述第1電壓和上述對(duì)應(yīng)的數(shù)字線的一端之間的連接；以及第3驅(qū)動(dòng)晶體管，在上述數(shù)據(jù)寫入時(shí)及上述測(cè)試時(shí)連接第2電壓和上述對(duì)應(yīng)的數(shù)字線的另一端；在上述數(shù)據(jù)寫入時(shí)，上述第1驅(qū)動(dòng)晶體管按照上述行選結(jié)果，連接上述第1電壓和上述對(duì)應(yīng)的數(shù)字線的一端；在上述測(cè)試時(shí)，上述第2驅(qū)動(dòng)晶體管按照測(cè)試信號(hào)來連接上述第1電壓和上述對(duì)應(yīng)的數(shù)字線的一端；上述第2驅(qū)動(dòng)晶體管比上述第1驅(qū)動(dòng)晶體管的電流驅(qū)動(dòng)能力小。
15.一種薄膜磁存儲(chǔ)裝置，其中，包括配置為矩陣狀的多個(gè)磁存儲(chǔ)單元；多個(gè)數(shù)字線，分別對(duì)應(yīng)于上述存儲(chǔ)單元行來設(shè)置，用于使產(chǎn)生數(shù)據(jù)寫入磁場(chǎng)的數(shù)據(jù)寫入電流選擇性地流入被選擇為數(shù)據(jù)寫入對(duì)象的被選磁存儲(chǔ)單元；多個(gè)驅(qū)動(dòng)單元，分別對(duì)應(yīng)于上述多個(gè)數(shù)字線來設(shè)置，用于按照行選結(jié)果來控制對(duì)應(yīng)的數(shù)字線的一端和第1電壓之間的連接；第1外部焊盤，與各上述數(shù)字線的另一端電連接；以及第2外部焊盤，與上述多個(gè)數(shù)字線以外的內(nèi)部電路電連接，接受第2電壓的供給；在正常工作時(shí)，連接上述第1外部焊盤與上述第2電壓；測(cè)試時(shí)上述第1外部焊盤的連接狀態(tài)與上述正常工作時(shí)不同。
16.一種薄膜磁存儲(chǔ)裝置，其中，包括配置為矩陣狀的多個(gè)磁存儲(chǔ)單元；多個(gè)數(shù)字線，分別對(duì)應(yīng)于上述存儲(chǔ)單元行來設(shè)置，用于使產(chǎn)生數(shù)據(jù)寫入磁場(chǎng)的數(shù)據(jù)寫入電流選擇性地流入被選擇為數(shù)據(jù)寫入對(duì)象的被選磁存儲(chǔ)單元；多個(gè)驅(qū)動(dòng)單元，分別對(duì)應(yīng)于上述多個(gè)數(shù)字線來設(shè)置，分別在數(shù)據(jù)寫入時(shí)按照行選結(jié)果被激活，用于控制對(duì)應(yīng)的數(shù)字線的一端和第1電壓之間的連接；以及連接控制電路，控制上述多個(gè)數(shù)字線的另一端和第2電壓的連接；在正常工作時(shí)，上述連接控制電路將上述多個(gè)數(shù)字線的另一端和第2電壓電連接；在測(cè)試時(shí)，各上述驅(qū)動(dòng)單元按照測(cè)試信號(hào)來連接上述對(duì)應(yīng)的數(shù)字線的一端和上述第1電壓，上述連接控制電路響應(yīng)上述測(cè)試信號(hào)將上述多個(gè)數(shù)字線的另一端和上述第2電壓斷開。
全文摘要
對(duì)第1級(jí)～第N級(jí)這N個(gè)分割出的存儲(chǔ)塊(MB)中的每個(gè)，分別對(duì)應(yīng)于各存儲(chǔ)塊中包含的多個(gè)數(shù)字線(DL)的一端及另一端來配置多個(gè)第1及第2驅(qū)動(dòng)單元(ND、PT、NT)。被選存儲(chǔ)塊以前的各第1驅(qū)動(dòng)單元(ND、PT)按照前級(jí)存儲(chǔ)塊的同一行的數(shù)字線的電壓電平來連接對(duì)應(yīng)的數(shù)字線和第1電壓(VCC)。此外，被選存儲(chǔ)塊的第2驅(qū)動(dòng)單元(NT)連接對(duì)應(yīng)的數(shù)字線和第2電壓(GND)來提供數(shù)據(jù)寫入電流。即，不是將被選存儲(chǔ)塊以前的數(shù)字線用作電流線，而是用作信號(hào)線，來縮小電路帶的面積。
文檔編號(hào)H01L43/08GK1437199SQ03103169
公開日2003年8月20日 申請(qǐng)日期2003年1月31日 優(yōu)先權(quán)日2002年2月4日
發(fā)明者辻高晴 申請(qǐng)人:三菱電機(jī)株式會(huì)社