專利名稱：Pmos管解決cslic1b01集成電路失效的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種CSLIC1B01集成電路。
背景技術(shù)：
DMOS管電路是高壓集成電路管件之一，屬于一種微電子電路，該電路被廣泛應(yīng)用于通信領(lǐng)域。
DMOS管件可以有很短的溝道，且可以不依靠光刻掩模工藝技術(shù)來決定溝道長度。這種結(jié)構(gòu)由于有重摻雜屏蔽區(qū)，而使穿通能夠得到很好的控制。輕摻雜漂移區(qū)通過采取保持均勻電場，實現(xiàn)速度飽和，使得該區(qū)的電壓降減至最小。漏區(qū)附近的電場與漂移區(qū)電場相同，所以比起常規(guī)的各種MOSFET和HMOS，其雪崩擊穿，倍增和氧化物充電均減弱了。因此它的主要特點就是高閾值、高耐壓，并且被廣泛用于通信電路中。
然而，DMOS的閥值電壓VT是比較難控制的。閥值電壓在工藝上表現(xiàn)為電路匹配性差，常常造成鏡像電流的偏移，從而導(dǎo)致器件失效。在如圖2所示的電路中，可以看到兩個DMOS管MND8和MND9的寬度分別是10um和20um。這樣理論上總電流分到它們上的比例就應(yīng)該是1∶2。但實際上并不如此，由于DMOS的失配，實際測量到的電流比例是1∶1或者2∶1，這樣大的差距導(dǎo)致了該電路的失效。

發(fā)明內(nèi)容
本發(fā)明需要解決的技術(shù)問題在于提供一種PMOS管解決CSLIC1B01集成電路失效的方法，以克服現(xiàn)有技術(shù)存在的問題。
本發(fā)明的技術(shù)方案
通過改變CSLIC1B01集成電路關(guān)鍵路徑上PMOS管的尺寸，調(diào)節(jié)其電流流量，從而大大提高了總電流I1的電流量，使NDB有足夠能力驅(qū)動下一級電路，達到消除由DMOS電路失配造成集成電路器件的失效。


圖1是PMOS的工作原理圖。
圖2是CSLIC1B01集成電路圖。
具體實施例方式
如圖1所示，當在柵(Gate)上施以負電壓時，就會在氧化層下方薄區(qū)內(nèi)感應(yīng)出許多空穴，并逐漸聚集起來；當在源極(Source)上施加一個偏壓后，聚集的空穴經(jīng)由源極(Source)和漏極(Drain)之間的通道導(dǎo)通(溝道)，產(chǎn)生了電流。PMOS管電流的大小與其溝道長度(L)成反比，即溝道長度越長，電流越小，反之，溝道長度越短，電流越大，通過改變溝道長度長短，就能改變PMOS管導(dǎo)通電流的大小。
本發(fā)明改變了PMOS管(MPD5)的溝道長度，從10μm改到8μm，從而增加了其電流流量，以使其具有足夠能力驅(qū)動下一級電路。
圖2是CSLIC1B01集成電路，包括DMOS管和PMOS管。在CSLIC1B01集成電路中，MND8和MND9兩個DMOS管的尺寸不同，由于DMOS閥值電壓很難控制，導(dǎo)致實際電路中MND8分流了過多電流，從而使NDB無法驅(qū)動下一級電路。本發(fā)明改變了關(guān)鍵路徑上PMOS管的尺寸大小，從而大大提高了總電流I1的電流量，使NDB有足夠能力驅(qū)動下一級電路。
權(quán)利要求
1.一種PMOS管解決CSLIC1B01集成電路失效的方法，其特征在于，通過改變CSLIC1B01集成電路關(guān)鍵路徑上PMOS管的尺寸，調(diào)節(jié)其電流流量，從而大大提高了總電流I1的電流量，使NDB有足夠能力驅(qū)動下一級電路，達到消除由DMOS電路失配造成集成電路器件的失效。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，PMOS管(MPD5)的溝道長度，從10μm改到8μm。
全文摘要
本發(fā)明公開了一種PMOS管解決CSLIC1B01集成電路失效的方法。DMOS管電路是高壓集成電路管件之一，屬于一種微電子電路，該電路被廣泛應(yīng)用于通信領(lǐng)域。本發(fā)明通過改變CSLIC1B01集成電路關(guān)鍵路徑上PMOS管的尺寸，調(diào)節(jié)其電流流量，從而大大提高了總電流I1的電流量，使NDB有足夠能力驅(qū)動下一級電路，達到消除由DMOS電路失配造成集成電路器件的失效。
文檔編號H01L21/70GK1510736SQ02157799
公開日2004年7月7日 申請日期2002年12月26日 優(yōu)先權(quán)日2002年12月26日
發(fā)明者談毅平, 聶紀平, 朱朝暉, 謝玉森, 戚盛勇, 蔡敏 申請人:上海貝嶺股份有限公司