專利名稱：可免除尖端漏電及電子跳脫的金屬氧化物半導體制法及裝置的制作方法
技術領域：
本發(fā)明有關一種可免除尖端漏電及電子跳脫效應的金屬氧化物半導體制法及其裝置，尤指一種使基極兩側不致下凹的制法。
(2)背景技術目前對于晶體管之間的隔離方式，已由早期本地場區(qū)氧化(LOCOS)方法轉變?yōu)闇\溝槽絕緣制法(STI)，藉以提高絕緣效能，此STI制程是于晶體管的外圍形成凹槽(shallow trench)及填入絕緣層而得，其制作程序如下一形成溝槽的步驟，參閱圖8A、B、C所示，以晶體管通道寬度剖面觀之，于該硅基底50上形成的硅氧化層51上方形成一氮化硅層52，而后再利用微影技術在該氮化硅層52上形成出基極圖形，再藉由該氮化硅層52作為一光罩，并于其兩側向下各蝕刻形成溝槽53；一形成氧化層的步驟，參閱圖8D、E、F所示，將該溝槽53以硅氧化層54填滿，再以該氮化硅層52作為中止基準線(stop layer)，進行化學機械研磨(CMP)使該硅氧化層54與該氮化硅層53平齊，而后對該硅氧化層54向下蝕刻至下方基底50上端面為止，至此，即完成STI制程，其后的制程則為形成晶體管的方法；一形成基極的步驟，參閱圖8G所示，在該硅基底50上相對主動區(qū)向上依序形成一基極介電層(Gate Oxide)55及一基極導電金屬層56；一形成晶體管發(fā)射極、集電極的步驟，參閱圖8H、I所示，其中圖8I是為表示該柵通道長度的剖面圖，依序進行N-/P-離子布植形成間隙壁57及N+/P+離子布植等步驟，以形成晶體管的集電極、發(fā)射極；上述形成場氧化層步驟中，由于應力及表面張力的關系，因此在蝕該硅氧化層54時，使得硅基底50與硅氧化層54交接位置形成下陷的凹槽541，故使得后續(xù)沉積于其上的導電金屬層56的底部呈斜尖狀，而容易發(fā)生尖端漏電及子跳脫等不良效應，并導致晶體管產(chǎn)能下降及衍生可靠度不佳等問題。
(3)發(fā)明內(nèi)容為此，本發(fā)明的主要目的是提供一種STI氧化層的制程，可完全免除基極金屬層產(chǎn)生尖端效應與衍生的漏電及可靠度不佳等問題，又由于制程中的基極為由氧化層形成而成，故于后續(xù)制程將無需重新形成，因此即可使后段制程可獲得自動對正的效果，即于該基極形成時，無需再進行光學近似修正(OPC；Optical Proximate Correction)等復雜步驟，更有助于提升優(yōu)良率及產(chǎn)能。
欲達上述目的所使用的主要技術手段是使上述制程步驟包括有一形成溝槽的步驟，于該硅基底的相對于主動區(qū)域形成一氮化硅層，并以氮化硅層為光罩，蝕刻外圍的硅氧化層及硅基底以形成溝槽；一形成STI絕緣層及形成基極的步驟，將該溝槽以絕緣層填滿，再向下蝕刻該氮化硅層，于已去除氮化硅的位置，再以基極金屬層填滿；一形成該汲、發(fā)射極的步驟，為對基極金屬層外圍的硅氧化層蝕刻形成通達基底的通道，并以離子布植至基底形成集電極、發(fā)射極區(qū)域；由上述流程可知，該制程中由于不蝕刻去除基極外圍氧化層，故基極外圍不致產(chǎn)生凹槽，即可免除尖端漏電及電子跳脫效應，在后續(xù)形成發(fā)射極、集電極時，只要于該絕緣層上形成其區(qū)域的窗口，即可利用離子布植形成發(fā)射極、集電極，這樣，藉此不僅可準確對正基極圖形以減低制程步驟，且可有效地提高該晶體管的可靠度與免除漏電問題。
為更清楚理解本發(fā)明的目的、特點和優(yōu)點，下面將結合附圖對本發(fā)明的較佳實施例進行詳細說明。
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圖1A、B、C是本發(fā)明的剖面圖，其揭示溝槽的形成步驟。
圖2A、B、C是本發(fā)明的剖面圖，其揭示STI制法的絕緣層形成的步驟。
圖3A、B是本發(fā)明的剖面圖，其揭示晶體管基極的制作步驟。
圖4是本發(fā)明的一上視圖，其揭示第三圖的上視圖。
圖5是本發(fā)明的一剖面圖，其揭示該晶體管基極長度方向的剖面圖。
圖6是本發(fā)明的一剖面圖，其揭示該晶體管進行淺摻雜(LDD)的基極長度方向剖面圖。
圖7是本發(fā)明的一剖面圖，揭示該晶體管進行離子布植后的剖面圖。
圖8A、B、C、D、E、F、G、H、I是習知制作金屬氧化物半導體的制法。
(5)具體實施方式
本發(fā)明是一種可有效避免尖端漏電及電子跳脫效應的制程，其中該施行該制程的步驟是包括有一形成氮化硅層12及硅氧化層11的步驟，請參閱圖1A、B、C所示，概與習知制程相似，于硅基底10的硅氧化層11厚度約30埃上利用微影、蝕刻等制程，形成一氮化硅層12厚度約1000埃；一形成溝槽18的步驟，如圖1C所示，利用上述氮化硅層12作為一光罩，對其外圍的硅氧化層11及硅基底10向下蝕刻至一深度，即可在該基底10外圍形成溝槽18；一形成STI絕緣層的步驟，請參閱圖2A、B、C所示，首先將該溝槽18以絕緣層13如硅氧化層填滿，再以該氮化硅層12作為中止基準層(stoplayer)(L1)，并進行化學機械研磨(CMP)，使該絕緣層13與該氮化硅層12平齊，而后再蝕刻去除該氮化硅層12，如此一來，即可在中央位置形成凹槽16；一形成基極的步驟，于該凹槽16內(nèi)先形成一基極介電層14(如氧化硅)，如圖3A所示，再于該基極介電層14上方填入一導電金屬層15(如復晶硅；厚度約2000埃)；而后，以該外圍的絕緣層13作為一中止基準層L2，利用化學機械研磨方法(CMP)，將該金屬層15與絕緣層13磨回至平齊為止(如圖3B)；一形成淺摻雜發(fā)射極、集電極區(qū)的步驟，請參閱圖4，是為本發(fā)明的上視圖，再配合圖5的由基極長度方向的剖面圖所示，在導電金屬層15(基極)的兩側利用微影、蝕刻等步驟形成兩通道19，再通過利用此等通道19向下作淺摻雜(LDD；Lightly Doped Drain)，而形成淺摻雜集電極、發(fā)射極區(qū)域(如圖6所示)；
一發(fā)射極、集電極離子布植的步驟，于兩通道19的側邊形成間隙壁191(通過沉積及回蝕刻)，再以N+/P+離子布植而成(如圖7所示)；由上述制作流程可知，本發(fā)明的制法并無習用制程必須于形成基極前先將該氧化層蝕刻掉，故不致于在基底上相對于基極的介電層外圍向下形成凹槽，而發(fā)生金屬尖端效應等問題，故可完全免除尖端漏電或電子跳脫等效應；又本制程不僅可避免上述習用的問題外，更由于基極寬度是直接與形成絕緣層的溝槽對正，故亦可同時省略掉習知制程形成基極時所使用的光學近似修正(OPC；Optical Proximate Correction)的復雜步驟，由此可知，本發(fā)明不僅可改善習用制程所衍生問題，亦可簡化制程步驟，達到提高產(chǎn)能及可靠度的優(yōu)點。
權利要求
1.一種可免除尖端漏電及電子跳脫效應的金屬氧化物半導體制法，其特征在于，包括一形成溝槽的步驟，于該硅基底的相對于主動區(qū)域形成一氮化硅層，并以氮化硅層為光罩，蝕刻外圍的硅氧化層及硅基底而形成溝槽；一形成淺溝槽絕緣絕緣層及形成基極的步驟，將該溝槽以絕緣層填滿，再蝕刻去除該氮化硅層，于該已去除氮化硅的位置，以基極金屬層填滿；一形成該集電極、發(fā)射極的步驟，對基極金屬層外圍的硅氧化層蝕刻形成通達基底的通道，并以離子布植至基底形成集電極、發(fā)射極區(qū)域。
2.如權利要求1所述的可免除尖端漏電及電子跳脫效應的金屬氧化物半導體制法，其特征在于，于絕緣層填滿溝槽后，還包括一化學機械研磨的步驟，使該絕緣層磨回至與氮化硅層平齊。
3.如權利要求1所述的可免除尖端漏電及電子跳脫效應的金屬氧化物半導體制法，其特征在于，該形成基極金屬層的步驟中，還包括一化學機械研磨的步驟，使金屬層在填滿后，再磨回與絕緣層平齊。
4.如權利要求1所述的可免除尖端漏電及電子跳脫效應的金屬氧化物半導體制法，其特征在于，該絕緣層可為一氧化硅。
5.如權利要求1或4所述的可免除尖端漏電及電子跳脫效應的金屬氧化物半導體制法，其特征在于，該導電金屬層是為一復晶硅。
6.一種可免除尖端漏電及電子跳脫效應的金屬氧化物半導體裝置，其特征在于，包括一基底；一絕緣層，是以沉積形成氮化硅、蝕刻基底外圍、沉積絕緣層，而獲得一超過基底上表面的絕緣層；一基極，是由去除氮化硅的步驟，并在原地沉積形成自動對準型式的基極金屬；兩通道，是貫穿覆蓋在基底上方的絕緣層，并緊鄰于晶體管基極外圍，且形成于該絕緣層相對晶體管發(fā)射極、集電極上端面處；發(fā)射極、集電極區(qū)，為對應于該兩通道的基底位置，通過離子布植方式形成。
7.如權利要求6所述的可免除尖端漏電及電子跳脫效應的金屬氧化物半導體裝置，其特征在于，該基底與基極的交接處是為平齊接觸。
8.如權利要求6所述的可免除尖端漏電及電子跳脫效應的金屬氧化物半導體裝置，其特征在于，該絕緣層為一氧化硅。
9.如權利要求6或8所述的可免除尖端漏電及電子跳脫效應的金屬氧化物半導體裝置，其特征在于，該導電金屬層是為一復晶硅。
全文摘要
本發(fā)明是一種可免除尖端漏電及電子跳脫效應的金屬氧化物半導體制法及其裝置，實行此一方法步驟是利用微影、蝕刻等步驟在硅基底相對主動區(qū)外圍以淺溝槽絕緣(STI)制法形成晶體管的絕緣層，再于該絕緣層中央的封閉空間形成晶體管的基極；因該絕緣層是以STI制法形成，且不先將該絕緣層移除，故可使基極獲得自動對準的效果，而后再于該絕緣層上形成相對于基底發(fā)射極、集電極區(qū)的窗口，以進行發(fā)射極、集電極的離子布植，藉此，利用前述制程不蝕刻去除外圍絕緣層，故不會于基極兩側形成凹槽，進而完全免除尖端漏電(corner conduction)及電子跳脫(Electron injection)等不良效應。
文檔編號H01L21/336GK1505119SQ0215265
公開日2004年6月16日 申請日期2002年11月28日 優(yōu)先權日2002年11月28日
發(fā)明者張文岳 申請人:華邦電子股份有限公司