專利名稱：使用垂直溝道晶體管的半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及具有至少一個垂直SRAM單元的SRAM器件，該垂直SRAM單元中包括垂直晶體管以減小存儲單元尺寸。特別地，本發(fā)明涉及一種具有至少一個垂直SRAM單元的SRAM器件，該垂直SRAM單元包括至少四個垂直晶體管。
背景技術(shù)：
美國專利No.5576238涉及一種包括四個晶體管和兩個電阻(4T/2R)的一種SRAM單元，其速度慢并且消耗較大能量。在其圖7中所示的該實施例具有形成在電阻上方的兩個晶體管，該電阻形成在基片上的兩個普通晶體管之上。其中沒有垂直晶體管在任何其它垂直晶體管之上。
美國專利No.5341327試圖通過在六晶體管(6T)SRAM單元中都采用薄膜晶體管(“TFT”)而減小單元尺寸問題，該SRAM單元的電路圖在其圖36中示出。如其圖5中所示，提供一對傳輸晶體管Q3和一對驅(qū)動晶體管Q1，它們由n型TFT所構(gòu)成。一對p型負載晶體管Q5形成在中間絕緣層的表面上。該TFT 6T SRAM單元比4T/2R SRAM單元更小，但是仍然較慢。
美國專利No.5198683進一步在6晶體管(6T)SRAM單元中提供一對具有垂直溝道的負載TFT以及其它四個不同晶體管。但是，該垂直負載TFT位于與其它四個普通TFT相同的層面中，使得垂直負載TFT的源極和漏極不可避免地被水平彎曲。這樣，該結(jié)構(gòu)的尺寸減小效果相對地受到其單層結(jié)構(gòu)所限制。美國專利No.6309930具有相同的問題。如其圖4中所示，第四晶體管的漏極和源極4S/D1、4S/D2的未端被水平彎曲。
為了一個與減小單元尺寸完全不同的目的，即減小一個布線層，日本專利No.09-232447采用一種用于一個TFT的垂直溝道結(jié)構(gòu)，從而在其圖7D中在垂直TFT的柵極與另一個普通晶體管之間共用該基片作為一個布線層。順便提及，垂直源極和垂直漏極被提供用于與垂直溝道相結(jié)合地工作。該參考標號僅僅采用在相同層中的一對垂直TFT作為負載晶體管與其它4個普通晶體管一同形成SRAM單元。
一個整體6T SRAM單元具有在例如單晶硅這樣的整體半導(dǎo)體基片上形成的6個晶體管。一個6T整體SRAM單元比4T/2R SRAM單元或者6TFT SRAM單元的速度更快。它通常用CMOS(互補金屬氧化物)技術(shù)來制作，其中4個晶體管為n溝道器件，而剩余的兩個晶體管為p溝道器件。該6T結(jié)構(gòu)提供幾個優(yōu)點，包括以低功率電平和高速度工作。但是，由于整體晶體管在基片中相互接近并且基本上在相同的平面上，因此利用形成在整體基片中的晶體管6T SRAM單元占據(jù)較大面積。結(jié)果，難以高密度地制作該常規(guī)的整體6T SRAM。
美國專利No.6204518B1通過把一對負載晶體管Q3和Q4疊放在一對驅(qū)動晶體管Q1和Q2以及一對傳輸晶體管Q5和Q6上方而減小該整體6T SRAM單元的尺寸。該結(jié)構(gòu)的各個電路圖和截面示圖在其圖1中示出。美國專利No.6271542B1和2001/0028059A1采用相同的方法。
專利PCT/JP99/02505公開要包含在一個觸發(fā)非易失性6T SRAM單元中的一對PLED器件，如其圖1中所示。如其圖3中的PLED器件的截面示圖所示，絕緣層708、709和710被提供在源極701和漏極700之間，以把泄漏電流減小為基本上為0。該PLED器件僅僅被設(shè)計為該6T SRAM單元的一個外部器件。
美國專利No.6229161針對另一種SRAM單元，其中包括與NMOS晶體管(僅僅兩個元件1T/1R)相連接的負微分電阻(“NDR”)器件，使得它占據(jù)比6T SRAM單元更小的空間。在圖6中，具有薄的垂直PNPN結(jié)構(gòu)的該NDR器件與垂直設(shè)置的NMOS相連接。由于該NMOS晶體管的源極和漏極之一在該基片上形成，因此它水平彎曲。
當前，需要進一步減小低功率SRAM單元的尺寸使其比現(xiàn)有結(jié)構(gòu)更小，從而能夠適應(yīng)更加小型的移動電話、PDA和其它移動設(shè)備的需求。

發(fā)明內(nèi)容
本發(fā)明的一個目的是在SRAM中提供小的和低功率的SRAM單元。
本發(fā)明的另一個目的是提供用于移動電話的64M或128M位的超低功率SRAM，以及高密度高速緩存SRAM。
根據(jù)本發(fā)明的一個方面，該半導(dǎo)體存儲器件包括多條字線、多條位線以及多個靜態(tài)存儲單元，每個存儲單元具有第一、第二、第三、第四、第五和第六個晶體管。每個第一、第二、第三和第四晶體管的溝道相對應(yīng)該半導(dǎo)體存儲器件的基片垂直。每個形成第五和第六晶體管的源極和漏極的半導(dǎo)體區(qū)域形成在該基片上的一個PN結(jié)。
根據(jù)本發(fā)明的一個更加具體的方面，第五和第六晶體管的柵極連接到字線，以及第五和第六晶體管的每個源極-漏極路徑連接到該位線。另外，第五晶體管的柵極連接到第六晶體管的漏極，第六晶體管的柵極連接到第五晶體管的漏極，以及第五和第六晶體管的每一個具有與第一和第二晶體管相同的導(dǎo)電類型。否則，第五晶體管的柵極連接到第六晶體管的漏極，第六晶體管的柵極連接到第五晶體管的漏極，以及第五和第六晶體管的每一個具有與第一和第二晶體管不同的導(dǎo)電類型。
根據(jù)本發(fā)明的一個更加具體的方面，第一和第二晶體管的柵極形成在第一層面上，以及第三和第四晶體管的柵極形成在第二層面上。另外，第一晶體管的柵極形成在第一層面上，第二晶體管的柵極形成在第二層面上，第三晶體管的柵極形成在第三層面上，以及第四晶體管的柵極形成在第四層面上。
根據(jù)本發(fā)明一個更加具體的方面，形成第一晶體管的溝道的一個柱被圍繞該柱的柱面的柵極所覆蓋，它們之間具有一個絕緣層。第五和第六晶體管的溝道垂直地形成在該基片上，其中該基片由單晶硅所制成。
根據(jù)本發(fā)明另一個方面，該SRAM器件具有多個SRAM單元，其中至少一個是垂直SRAM單元，其包括在基片上的至少四個垂直晶體管，以及每個垂直晶體管包括排列在一條對齊線上的一個源極、一個漏極和它們之間的溝道，該對齊線以大于0度的角穿過該基片的表面。
根據(jù)本發(fā)明一個更加具體的方面，該角度為90。
根據(jù)本發(fā)明的一個更加具體的方面，該垂直SRAM單元進一步包括一對電阻、一對水平晶體管或者另外一對垂直晶體管。
根據(jù)本發(fā)明的一個更加具體的方面，該對水平晶體管或該對另外的垂直晶體管作為一對傳輸、驅(qū)動或負載MOS晶體管，并且該負載晶體管是PMOS晶體管，而傳輸和驅(qū)動晶體管是NMOS晶體管。
根據(jù)本發(fā)明的一個更加具體的方面，四個垂直晶體管被分為在不同水平面上的兩組，以及該垂直SRAM單元進一步包括該對電阻或該對另外的垂直晶體管，每一對被設(shè)置在這兩個水平面之一上，或者在這兩個水平面之上、之下或之間。另外，該位于不同水平面上的晶體管或電阻器被選擇性地通過與對齊線相平行的至少一條垂直互連線相互連接。
根據(jù)本發(fā)明的一個更加具體的方面，該垂直互連線與平行于該基片表面的水平互連線、水平Vcc橫梁(beam)和水平Vss橫梁中的至少一個交叉連接。
根據(jù)本發(fā)明的一個更加具體的方面，該垂直互連線穿過垂直晶體管的至少一個柵極，該垂直晶體管的第一維度和第二維度與基片表面相平行，以及第三維度與該對齊線相平行。另外，該垂直互連線穿過至少兩個柵極。
根據(jù)本發(fā)明的一個更加具體的方面，上述至少一個垂直互連線包括分別與兩個垂直晶體管相連接的兩個垂直互連線，從而在它們之間形成一個單位SRAM單元，其在與基片表面相平行的截面上的形狀為對角或平行四邊形形狀。
根據(jù)本發(fā)明的一個更加具體的方面，該垂直SRAM單元進一步包括至少一對齊線，其分別通過兩個與該對齊線相平行的垂直互連線連接到至少一個晶體管和電阻器，以及每條位線與多個位線接頭相連接，每個接頭由多個SRAM單元的兩個相鄰SRAM單元所共用。
根據(jù)本發(fā)明的一個更加具體的方面，每個垂直晶體管進一步包括一個柵極，其第一維度和第二維度與基片表面相平行，以及第三維度與該對齊線相平行。
根據(jù)本發(fā)明的另一個方面，該SRAM器件進一步包括至少另一個垂直SRAM單元，其在該垂直SRAM單元上方，它們之間具有一個絕緣層。


從下文參照附圖的詳細描述中本發(fā)明的上述和其它特點和特性將變得更加清楚，其中相同的參考標號表示相同的部件，其中圖1為根據(jù)本發(fā)明的垂直SRAM單元的第一實施例的電路圖。
圖2為圖1中的根據(jù)本發(fā)明的垂直SRAM單元的第一實施例的結(jié)構(gòu)的三維(3D)透視圖。
圖3示出從字線11(WL)的前端的平面觀看圖2中的3D結(jié)構(gòu)的側(cè)視圖。
圖4示出沿著圖2的平面I-I截取的垂直SRAM單元的截面示圖。
圖5示出在圖4中的垂直SRAM單元的第一對晶體管(水平)的截面示圖。
圖6示出在圖4中的垂直SRAM單元的第二和第三對晶體管(垂直)的截面示圖。
圖7A-D示出圖4中的垂直SRAM單元的第二對晶體管(垂直)的制作工藝過程。
圖8A-D示出一個垂直互連線、一個垂直晶體管以及嵌入該垂直互連線和根據(jù)圖7A-D制作的垂直晶體管的柵極之間的三維相互關(guān)系。
圖9示出通過改變垂直晶體管的S-C-D柱和二氧化硅柵絕緣壁和形狀而獲得的圖8A-D中的垂直晶體管的一種變形。
圖10示出圖2的第一實施例的多個SRAM單元的布局中垂直晶體管的頂視圖。
圖11示出圖2的第一實施例的多個SRAM單元的布局中水平晶體管的頂視圖。
圖12示出采用由本發(fā)明的第一實施例或其變形的單位SRAM單元所構(gòu)成的SRAM的一種電路的示意圖。
圖13示出由圖2中的第一實施例變形的變形實施例1-1的示意圖。
圖14示出由圖2中的第一實施例變形的變形實施例1-2的示意圖。
圖15為根據(jù)本發(fā)明的垂直SRAM單元的第二實施例的電路圖。
圖16為圖15中根據(jù)本發(fā)明的垂直SRAM單元的第二實施例的結(jié)構(gòu)的3D透視圖。
圖17示出由圖16中的第二實施例變形的變形實施例2-1的示意圖。
圖18示出由圖16中的第二實施例變形的變形實施例2-2的示意圖。
圖19示出從字線11(WL)的前端的平面觀察圖20中的3D結(jié)構(gòu)的側(cè)視圖。
圖20示出圖16的第二實施例的多個SRAM單元的布局中水平晶體管的頂視圖。
圖21示出在圖16的第二實施例的多個SRAM單元的布局中第一垂直晶體管Q1的頂視圖。
圖22示出在圖20的第二變形實施例的多個SRAM單元的布局中第一垂直晶體管Q1的頂視圖。
圖23為根據(jù)本發(fā)明的垂直SRAM單元的第三實施例的電路圖。
圖24為圖23中根據(jù)本發(fā)明的垂直SRAM單元的第三實施例的結(jié)構(gòu)的3D透視圖。
圖25示出從字線11(WL)的前端的平面觀察圖24中的3D結(jié)構(gòu)的側(cè)視圖。
圖26示出取圖24中的上柵極塊的部分透視圖的Q5、Q6的放大透視圖。
圖27示出在圖24的第三實施例的多個SRAM單元的布局中垂直傳輸晶體管Q5、Q6的頂視圖。
圖28示出在圖24的第三實施例的多個SRAM單元的布局中垂直負載/驅(qū)動晶體管Q1/Q3、Q2/Q4的共同頂視圖。
圖29示出在圖24的第三實施例的多個SRAM單元的布局中水平互連線的頂視圖。
圖30A-C為示出第三實施例(圖25)的SRAM單元與外圍控制器件的相互關(guān)系的部分截面視圖。
圖31為根據(jù)本發(fā)明的垂直SRAM單元的第四實施例的電路圖。
圖32為圖31中根據(jù)本發(fā)明的垂直SRAM單元的第四實施例的結(jié)構(gòu)的3D透視圖。
圖33示出從位線9、9’(BL)的前端的平面觀察圖32中的3D結(jié)構(gòu)的側(cè)視圖。
圖34示出圖32的第四實施例的多個SRAM單元的布局中水平晶體管的頂視圖。
圖35示出圖32的第四實施例的多個SRAM單元的布局中垂直傳輸晶體管Q5、Q6的頂視圖。
圖36示出圖32的第四實施例的多個SRAM單元的布局中垂直負載晶體管Q1、Q2的頂視圖。
圖37示出圖32的第四實施例的多個SRAM單元的布局中水平互連線的頂視圖。
圖38為根據(jù)本發(fā)明的垂直SRAM單元的第五實施例的電路圖。
圖39為圖38中根據(jù)本發(fā)明的垂直SRAM單元的第五實施例的結(jié)構(gòu)的3D透視圖。
圖40示出從字線16(G/WL)的前端的平面觀察圖39中的3D結(jié)構(gòu)的側(cè)視圖。
圖41示出取圖39中的上柵極塊的部分透視圖的Q5、Q6透視圖。
圖42示出圖39的第五實施例的多個SRAM單元的布局中水平互連線的頂視圖。
圖43示出圖39的第五實施例的多個SRAM單元的布局中水平晶體管的頂視圖。
圖44示出圖39的第五實施例的多個SRAM單元的布局中四個垂直傳輸晶體管Q3、Q4、Q5、Q6的頂視圖。
圖45示出由圖39中的第五實施例變形的變形實施例5-1。
圖46示出圖39的第五實施例的多個SRAM單元的布局中四個垂直傳輸晶體管Q3、Q4、Q5、Q6的頂視圖。
圖47為根據(jù)本發(fā)明的垂直SRAM單元的第六實施例的結(jié)構(gòu)的3D透視圖。
圖48示出從字線16(G/WL)的前端的平面觀察圖47中的3D結(jié)構(gòu)的側(cè)視圖。
圖49示出圖47的第六實施例的多個SRAM單元的布局中水平晶體管的頂視圖。
圖50示出圖47的第六實施例的多個SRAM單元的布局中水平晶體管的頂視圖。
圖51示出圖47的第六實施例的多個SRAM單元的布局中四個垂直傳輸晶體管Q3、Q4、Q5、Q6的頂視圖。
具體實施例方式
為了更加清楚和簡明的描述所要求保護的主題，下面的定義給出在下文描述中所用的特定術(shù)語的含義。應(yīng)當知道在此所用的術(shù)語是說明性而非限制性的。如在此所用“垂直晶體管”制作于基片或絕緣層上，包括在一條對齊線上對齊的源極、漏極和它們之間的溝道，該對齊線以大于0度的角度穿過該基片。換句話說，它不一定與底面或者任何基片表面相垂直。為了設(shè)計方面的考慮，垂直SRAM單元的源極或漏極的端部可能偏離該對齊線。最好，垂直晶體管的柵極具有與基片表面相平行的第一維度和第二維度，以及與對齊線相平行的第三維度。但是，為了設(shè)計方面的考慮，這種結(jié)構(gòu)也可以有其它變化。垂直晶體管可以是一個整體晶體管、TFT等等。
“垂直SRAM單元”包括至少4個垂直晶體管。例如，6T SRAM單元可以包括一對普通晶體管(水平)或另外一對垂直晶體管。一個4T/2R SRAM包括一對電阻。如此類推，本發(fā)明針對于另外一種至少采用4個垂直晶體管的SRAM。
“垂直SRAM器件”包括至少一個垂直SRAM單元。
“垂直互連線”是通常在與對齊線相對齊的方向上在垂直SRAM單元中用于在晶體管、電阻器、電壓線、字線或位線之間連接的互連線。換句話說，它不一定與底面或任何基片表面相垂直。
“水平晶體管”其根據(jù)現(xiàn)有技術(shù)形成在基片或絕緣層上，包括在基片上的一對P-N結(jié)。換句話說它不一定與底面或任何基片表面相平行。
“水平互連線”是在垂直晶體管中具有通常與對齊線相垂直的連接方向的互連線。換句話說，它不一定與底面或任何基片表面相平行。
第一實施例參照圖1中的電路圖，根據(jù)本發(fā)明第一實施例的6T垂直SRAM包括兩個負載PMOS晶體管Q1和Q2以及兩個驅(qū)動NMOS晶體管Q3和Q4，其形成在由晶體硅晶片所制成的兩個傳輸NMOS晶體管Q5和Q6的上方。負載MOS和驅(qū)動MOS的位置可以交換，只要傳輸MOS保留在底部(在基片上)即可。節(jié)點A連接負載晶體管Q2、驅(qū)動晶體管Q4和傳輸晶體管Q5的源極，以及負載晶體管Q1和驅(qū)動晶體管Q3的柵極。節(jié)點B連接負載晶體管Q1、驅(qū)動晶體管Q3和傳輸晶體管Q6的源極，以及負載晶體管Q2和驅(qū)動晶體管Q4的柵極。如第一實施例的三維圖(圖2)中所示，Q1包括源極8、柵極2和漏極7。Q2包括源極8’、柵極2’以及漏極7’。Q3包括源極6、柵極1以及漏極5。Q4包括源極6’、柵極1’以及漏極5’。在本發(fā)明中每個垂直晶體管的源極和漏極通常具有統(tǒng)一的特性，使得它們可以交換而不影響相關(guān)的垂直晶體管的性能。Q5、Q6(未示出)用圖2中所示的結(jié)構(gòu)來構(gòu)造。
本說明書的三維示圖中的所有組件被簡化為橫梁、柱、方塊、板塊、桿、條帶等等，其形狀僅僅是示意性的而不是限制性的，并且在半導(dǎo)體制造工藝中它們可以是不規(guī)則的。另外，組件的尺寸可以被延長，從而連接到其它SRAM單元的組件或者用于其它設(shè)計目的。另外，為了簡化，組件的方向通常被設(shè)置為(1)垂直或水平，以及(2)相互平行對齊或者形成45度、60度或90度的交叉這可能偏離任何設(shè)計方面的考慮或者制造的限制。
一對位線9(真(true))、9’(條(bar))、一對位線接頭10、10’以及字線11位于水平晶體管上方。每個傳輸晶體管Q5和Q6包括一個活性區(qū)。在驅(qū)動晶體管Q3和Q4上方有兩條埋在中間絕緣膜中的水平互連橫梁3和3’。該水平互連橫梁3’把Q2、Q4連接到垂直互連柱4，以及水平互連橫梁3把Q1、Q3連接到垂直互連柱4’。Q1、Q2分別連接到Vcc橫梁12、12’，以及Q3、Q4分別連接到Vss橫梁13、13’。圖3示出從字線11(WL)的前端平面觀察圖2中的結(jié)構(gòu)的側(cè)視圖。因此，可以實現(xiàn)高集成度和低驅(qū)動電壓操作。
本發(fā)明的6個晶體管可以是整體MOS晶體管或TFT。這6個晶體管最好是4個n溝道器件和2個p溝道器件，但是也可以是4個p溝道器件和2個n溝道器件，使得該SRAM可以用NMOS或PMOS技術(shù)來制作。另外，MOS(金屬氧化物半導(dǎo)體)晶體管可以由MIS(金屬絕緣體半導(dǎo)體)晶體管來代替。形成在該基片中的兩個普通(水平)晶體管最好作為傳輸元件。根據(jù)由本領(lǐng)域的專業(yè)人員在設(shè)計方面的考慮設(shè)置摻雜劑的濃度。實現(xiàn)垂直SRAM設(shè)計的缺點是由于額外的水平和垂直互連線的結(jié)果導(dǎo)致與常規(guī)的6T SRAM單元相比其制造的復(fù)雜度增加。
在下面描述第一實施例的工藝流程作為本發(fā)明的一個例子。本發(fā)明的其它實施例可以使用類似的制造工藝在不同尺寸的區(qū)域上實現(xiàn)。該單元結(jié)構(gòu)的制造基于現(xiàn)有的CMOS技術(shù)，另外增加外延生長步驟，以制造垂直晶體管，并且該工藝類似于常規(guī)的DRAM電容器層疊工藝，只是用垂直晶體管來代替該電容器。
沿著圖2中的平面I-I截取的垂直SRAM單元的截面示圖在圖4中示出(其中顯示兩個相鄰的SRAM單元)。用于制造垂直SRAM單元的工藝首先在硅基片21上形成兩個水平NMOS晶體管Q5和Q6，在Q5、Q6的上方形成兩個垂直PMOS晶體管Q3和Q4，然后采用相同的步驟在Q3、Q4上疊加兩個垂直NMOS晶體管Q1和Q2。在下文的討論中，32表示鎢層或插塞，33表示阻擋層金屬，34表示中間絕緣層，35表示氮化硅(p-SiN)層，36表示垂直晶體管的氧化硅柵電介質(zhì)，37表示垂直晶體管的多晶硅柵區(qū)或柵極，38表示垂直晶體管的多晶硅源區(qū)，39表示垂直晶體管的多晶硅漏區(qū)，以及40表示垂直晶體管的多晶硅溝道區(qū)。一條短線和一個數(shù)字被復(fù)加到上述部件，以表示在SRAM單元中的相同材料的不同層面。該組件的相對尺寸通常與圖4成比例。
如圖5的SRAM單元的第一對垂直晶體管的截面視圖所示，兩個NMOS水平晶體管Q5和Q6由常規(guī)方法通過在p型硅基片21上蝕刻兩個通孔，根據(jù)STILOCUS(硅的局部氧化)方法淀積線型氧化硅(擴散阻擋層)22，然后用間隙填充氧化硅23填充該孔而形成。然后薄的柵極氧化硅膜28通過熱氧化而產(chǎn)生。多晶硅電極29被加熱并且與字線WL整體形成。柵極29(字線WL)可以由包括摻雜有n型雜質(zhì)的低阻多晶硅膜和W硅化物(WSi)膜的雙層導(dǎo)體膜所構(gòu)成，或者由包括按次序形成的低阻多晶硅膜、TiN(氮化鈦)膜和W膜的三層導(dǎo)體膜所形成。淺的源區(qū)24和淺的漏區(qū)25通過把雜質(zhì)離子注入到基片21而形成，以及深的源區(qū)26和深的漏極27也是通過離子注入到基片21而形成。
通過CVD方法按次序在柵極29上淀積氮化硅膜31、第一層間絕緣層34-1以及氮化硅35-1。然后通過光刻膠掩膜對這三個層面31、34-1和35-1進行各向異性蝕刻，以形成與柵極29鄰近的側(cè)壁襯墊以及4個連接孔。該絕源膜31可以由氧化硅膜所構(gòu)成，以取代氮化硅膜。通過在淀積第一阻擋層金屬33-1之后在該連接孔內(nèi)進行濺射而淀積第一組鎢插塞32-1。鋁合金可以用于取代鎢。
通過CVD方法淀積第二層間絕緣層34-2。然后通過光刻膠掩膜對第二層間絕緣層34-2進行各向異性蝕刻，形成第一對位線接觸孔。通過CVD方法按次序在該表面上和該對位線接觸孔內(nèi)淀積第二阻擋層金屬33-2、第二鎢層32-2。然后，層面33-2和32-2被腐蝕到與第二層間絕緣層34-2的表面相齊平的水平面上。然后，通過CVD方法在該表面上淀積第三阻擋層金屬33-3和鎢層32BL。然后通過光刻膠掩膜對33-3、32BL層面進行各向異性蝕刻，形成一對BL橫梁。第二層間絕緣層34-2再次淀積在該表面上以及淀積在該BL橫梁之間的空間中。然后，第二層間絕緣層34-2被蝕刻到與BL橫梁的頂部相齊平的水平面。相應(yīng)地，一對BL橫梁與該表面上的層間絕緣橫梁34-2交替。同時，一對BL接頭(10，10’)被形成為把一個鎢插塞32-1連接到一個BL橫梁。
通過CVD方法淀積氮化硅35-2。然后通過掩膜對兩個層面34-2、35-2(在32BL橫梁之間的區(qū)域)進行各向異性蝕刻，以形成一對垂直互連孔(其通過相應(yīng)的垂直互連線連接到要形成的垂直晶體管Q1、Q2、Q3或Q4)。在淀積第三阻擋層金屬33-3之后通過在該互連孔內(nèi)進行濺射而淀積第一對鎢垂直互連線32VIC-1。
通過從圖3的平面II’-II’向下觀察，圖11示出在圖2的第一實施例的多個SRAM單元的布局中的水平晶體管的頂視圖。具體來說，44和44’表示一對水平晶體管Q5和Q6的兩個活性區(qū)域。這種結(jié)構(gòu)使得普通晶體管的活性區(qū)域沿著與字線和位線形成除了90度或180度之外的一個夾角的一條直線延伸。45表示用于圖2中的第一實施例的單元的區(qū)域。如圖4中所示，垂直互連線32-1、32VIC-1把Q1、Q6的漏極連接至Q3、Q4的漏極。考慮到對齊容限和其它設(shè)計需要，32-1、32VIC-1不一定要與4和4’之間百分之百對齊。
接著，根據(jù)圖7A-D中所示的步驟，示出為圖6的底部的兩個垂直NMOS晶體管Q3和Q4形成在圖4的水平晶體管Q5和Q6之上?，F(xiàn)在參見圖7A，通過CVD方法順序地淀積第四阻擋層金屬33-4、第四鎢層32-4和第五阻擋層金屬33-5。通過光刻膠掩膜對上述層面進行各向異性蝕刻，形成一些凹谷，然后把它腐蝕為與第五阻擋層金屬33-5的水平面相齊平，以形成與層間絕緣橫梁34-3交替的一對電壓橫梁Vss。
下面參見圖7B，如下形成PMOS晶體管Q3和Q4的垂直源極-溝道-漏極柱(S-C-D)。通過CVD方法按次序淀積第一多晶硅源極層38-1(摻雜有n型雜質(zhì)，例如P、As)、第一多晶硅溝道層40-1(摻雜有p型雜質(zhì)，例如B、BF2)、以及第一多晶硅漏極層39-1(摻雜有n型雜質(zhì)，例如P、As)。這樣還可以通過離子注入形成第一多晶硅源極層38-1，第一多晶硅溝道層40-1和第一多晶硅漏極層39-1。在該表面上淀積第一掩膜層(在以后被完全除去，從而在圖7B的最終結(jié)構(gòu)中沒有顯示該層面)，然后對第一掩膜進行蝕刻以形成一對第一掩膜圖案(mask cap)41。該第一掩膜圖案41然后被用作為把三個多晶硅層38-1、40-1、39-1蝕刻為兩個S-C-D柱的掩膜。然后在包括S-C-D柱的頂部和側(cè)面的整個表面上淀積第一柵極氧化硅絕緣層36-1。
參見圖7C，在整個表面上淀積柵極層間絕緣層34-4，然后把它腐蝕到剛好比第一掩膜圖案41的水平面更高的水平面。第二掩膜層(在以后被完全除去，從而在圖7C的最終結(jié)構(gòu)中沒有示出)被淀積在該表面上，然后對第二掩膜進行腐蝕，以形成一對第二掩膜圖案(未示出)。該第二掩膜圖案然后被用作為把柵極層間絕緣層34-4蝕刻為一對柵極絕緣柱34-4的掩膜。然后，在整個表面上淀積柵極多晶硅37-1，接著把它腐蝕到與S-C-D柱的頂部相齊平的水平面。通過該步驟在S-C-D柱頂部上的柵極氧化硅絕緣層36-1和第二掩膜圖案被完全除去，而保留第一掩膜圖案41。
然后，第一掩膜圖案41被用作為從柵極多晶硅37-1和柵極絕緣柱34-4腐蝕一個薄的層面的掩膜。并且再次把柵極層間絕緣層34-4淀積在整個表面上，然后把它腐蝕為剛才比第一掩膜圖案41高的一個水平面。這樣，柵極多晶硅37-1上除了面對柵極氧化硅絕緣層36-1之外的表面被柵極絕緣層34-4所圍繞。然后，通過腐蝕S-C-D柱的頂部而除去第一掩膜圖案41。
通過CVD方法順序地淀積第六阻擋層金屬33-6以及鎢層32HIC(水平互連線)。鎢層32HIC被腐蝕為平整的表面，然后在整個表面上淀積第七阻擋層金屬33-7。然后通過光刻膠掩膜對三個層面33-6、32HIC和33-7進行各向異性蝕刻，以在一個S-C-D柱之間形成水平互連線。然后，第三次在整個表面上淀積柵極層間絕緣層34-4，然后把其腐蝕為剛好比第七阻擋層金屬33-7更高的一個水平面。
參見圖7D，在該表面上淀積第三掩膜層(在以后被完全除去，從而沒有在圖7D的最終結(jié)構(gòu)中示出)，然后對第三掩膜進行腐蝕以形成一對第三掩膜圖案(未示出)。然后使用該第三掩膜圖案作為掩膜把在圖7C中的所有層面腐蝕為兩個垂直互連孔。然后在所有表面上淀積第八阻擋層金屬33-8，然后在整個表面上淀積鎢層32VIC-2(垂直互連線)，并且填充在垂直互連孔中。第三掩膜圖案然后被除去。如此完成兩個垂直NMOS晶體管Q3和Q4。
通過截取圖2的部分截面II-II從三維透視圖查看該處理，圖8A示出Q4和垂直互連線4’(或鎢32VIC-2)的放大截面示圖。如上文所述，Q4包括源極6’(或者多晶硅38-1)、柵極1’(或者多晶硅37-1)以及漏極5’(多晶硅39-1)。特別地，氧化硅柵絕緣壁36-1是筒狀。圖8B示出圖8A中的結(jié)構(gòu)的三維透視圖，以及圖8C示出圖8A中的結(jié)構(gòu)的頂視圖。通過從圖2的部分截面III-III截取，圖8D示出嵌有Q4的S-C-D柱和垂直互連柱4’的柵極塊1’的放大側(cè)視圖。
圖9示出通過把S-C-D柱和氧化硅柵極絕緣壁36-1形狀從圓柱改變?yōu)榉叫嗡@得的圖8A-D中的垂直晶體管的一種變形。另外，氧化硅柵極絕緣壁36-1不再包住S-C-D柱的所有側(cè)面，而是僅僅包住三個側(cè)面。在另一個變形中，在圖8A-D中的柵極塊被縮小在包住氧化硅柵絕緣壁36-1的圓柱壁中，并且被一種絕緣材料圍繞。
最后，通過CVD方法在圖6的頂部順序淀積的兩個垂直PMOS晶體管Q1和Q2(摻雜有例如P、As這樣的n型雜質(zhì)的源極和漏極以及摻雜有例如B、BF2這樣的p型雜質(zhì)的溝道)，利用類似上文所述的步驟形成在圖7的垂直NMOS晶體管Q3和Q4的頂部上，只是用一對鎢橫梁32-4(Vcc)代替該鎢層32HIC(水平互連線)。
通過從圖3中的平面I’-I’向下看，圖10示出在圖2的第一實施例的多個SRAM單元的布局中的垂直晶體管的頂視圖。具體來說，在圖10中的垂直晶體管(平行四邊形)的單元形狀與圖11中的水平晶體管的單元形狀不同。46和46’表示疊加在另一對垂直晶體管Q3和Q4上方的一對垂直晶體管Q1和Q2的位置。47和47’表示疊加在另一對柵極1和1’上方的一對柵極2和2’的位置。由于對齊容限或任何其它設(shè)計方面的考慮，要求任何這種疊加必需精確。49和49’表示疊加在由多個SRAM單元所共用的該對Vss橫梁上方的該對Vcc橫梁的位置。通過把一個單元與另一個單元頭相對稱地設(shè)置，兩個單元共用Vss和Vcc。3和3’表示該對水平互連線。4和4’表示在如上文所述的一個步驟或兩個分離的步驟形成的該對水平互連線。具體來說，在圖10中的4和4’覆蓋圖11中的4和4’(直接疊加在其上方)。
上文所述的制造方法可以有許多種變化。例如，由SiO2所制成的掩膜和層面可以通過淀積處理方法或者通過熱氧化方法而產(chǎn)生。不但可以淀積過程中而且可以在淀積之后對多晶硅進行摻雜。
另外，通過移動水平層面、組件或其它部分可以容易地更改第一實施例。例如，Q1、Q2和Vcc的整體水平面可以與Q3、Q4和Vss的水平面相交換。如圖13中所示，更改的實施例意見1從柵極2、2’切除圖2中的水平互連線4、4’的頂部，從而減少與長插塞相關(guān)的制造難度。根據(jù)圖14，另一個更改的實施例1-2具有用于Q3、Q4的分離的一對水平互連線3、3’(而不是在Q1、Q3和Q2、Q4之間共用)，從而減少Q(mào)1和Q3以及Q2和Q4之間任何不希望的干擾。另外，Vss橫梁被分別在Q1和Q3以及Q2和Q4之間向上移動。因此，Q3、Q4的溝道方向(S-＞D)被反向，與Q1、Q2的溝道方向相一致。另外，在圖14中的垂直互連線4、4’的頂部還可以從柵極2、2’上切除，從而減少與長插塞相關(guān)的制造難度。
另外，如下文在第七實施例中所述，負載晶體管Q5和Q6可以從第一實施例中除去。因為在所有變型中由SRAM單元所占據(jù)的有效面積被減小，半導(dǎo)體基片21的面積也被減小，從而增加一個晶片的制造的單元數(shù)目。
圖12示出根據(jù)本發(fā)明的第一實施例或其變型的多個單位SRAM單元的采用SRAM矩陣50的電路。該電路包括列I/O51、列解碼器52、行解碼器53、輸入數(shù)據(jù)控制54、控制邏輯55、列地址緩沖器56和行地址緩沖器57。垂直晶體管不但可以用于SRAM矩陣50，而且還可以用于所有其它處圍設(shè)備，例如列解碼器52，以減小在晶片上的所需表面面積，從而減小該器件和整個電路的尺寸。
第二實施例參見圖15中的電路圖，根據(jù)本發(fā)明第二實施例的6T垂直SRAM包括位于制作在基片中的兩個傳輸NMOS晶體管Q5和Q6上方的4個不同水平面上的兩個負載PMOS晶體管Q1和Q2以及兩個驅(qū)動NMOS晶體管Q3和Q4。負載MOS和驅(qū)動MOS的水平面可以被交換，只要傳輸MOS保留在底部(在基片中)即可。如第二實施例的三維圖所示(圖16)，Q1包括源極8、柵極2和漏極7。Q2包括源極8’、柵極2’和漏極7’。Q3包括源極6、柵極1和漏極5。Q4包括源極6’、柵極1’和漏極5’。Q5、Q6(未示出)構(gòu)造在圖16中所示的結(jié)構(gòu)下方。一對位線9、9’、一對位線接頭10、10’以及字線11構(gòu)造在該水平晶體管上方。每個傳輸晶體管Q5和Q6包括一個活性區(qū)。
在晶體管Q1和Q3上方的是通常與Q2的柵極2’和Q4的柵極1’相平行的兩條水平互連橫梁3和3’。在晶體管Q2和Q4下方的是通常與Q1的柵極2和Q3的柵極1相平行的兩條水平互連橫梁3和3’，其分別把Q2、Q4連接到垂直互連柱。Q1、Q2連接到一個Vcc橫梁12，以及Q3、Q4連接到一個Vss橫梁13。因此，可以獲得高集成度和低驅(qū)動電壓工作。在基片上所需的面積被減小為大約第一實施例中所需的面積的3/4，以及由于采用共用特征Vcc、Vss橫梁的數(shù)目減小到第一實施例中的橫梁數(shù)目的一半。但是，水平互連線和垂直互連線的數(shù)目被加倍。
該第二實施例還可以通過移動該水平面、組件或它們的部分而容易地更改。如圖17中所示，一個更改的實施例2-1從柵極2上切除圖16中的垂直互連線4、4’的頂部，從而減小與長插塞相關(guān)的制造難度。另外，如下文在第七實施例中所述，負載晶體管Q5和Q6可以從第二實施例中取消。
參見圖18，一個變型實施例2-2具有在Q2和Q3之間共享的水平互連線。相應(yīng)地，每個單元的水平互連線的總教從圖19中的4條減小為3條。結(jié)果，Q1、Q2的柵極塊的方向被交換，從而在圖17中的水平互連線3和3’在圖20中對齊，以合并為一條水平互連線3。圖19示出從字線11(WL)的前端的平面觀察在圖18中的三維結(jié)構(gòu)的側(cè)面視圖。
通過從圖19中的平面I’-I’向下觀察，圖20示出在圖18的第二實施例的多個SRAM單元的布局中的水平晶體管的頂視圖。具體來說，44表示水平晶體管Q5、Q6中的一個晶體管的活性區(qū)域。位線接頭10把Q5、Q6中的一個漏極連接到一條BL橫梁。通過把單元45-1設(shè)置為與單元45-2背對背，這兩個單元共用位線接頭。另一方面，在第一實施例中的每個SRAM單元45-1和SRAM單元45-2連接到各個位線接頭(圖11)。這樣，在第二實施例中的位線接頭數(shù)目被減小為第一實施例中的數(shù)目的一半。
從圖19中的平面II’-II’向下觀察，圖21示出在第二實施例的多個SRAM單元的布局中的第一水平晶體管Q1的頂視圖。具體來說，在圖20中的水平晶體管(平行四邊形)的單元形狀與圖21中的垂直晶體管的單元形狀不同。46表示垂直晶體管Q1(重疊在其它三個垂直晶體管Q2、Q3、Q4的上方)。47表示剛好在另一個柵極1’上方的柵極2，以及48表示剛好在另一個水平互連線3’上方的水平互連線3，它們之間具有兩個柵極2’、1。49表示剛好在信號Vss橫梁的上方的信號Vcc橫梁，其由多個SRAM單元共享。由于對齊容限或者任何其它設(shè)計方面的考慮，任何這種疊加或削頂是不精確的。如圖10中的第一實施例所示，通過在22中把單元45-1與單元45-2對稱地設(shè)置，這兩個單元共用Vss和Vcc。
類似于圖21，圖22示出在圖18的第二變型實施例的多個SRAM單元的布局中的第一垂直晶體管Q1的頂視圖。47和48也表示柵極2和水平互連線3，但是該柵極2被置于圖22中的水平互連線3的下方，而不是在圖21中的水平互連線3的上方。
由于在所有實施例中由SRAM所占據(jù)的有效面積被減小，因此還可以減小半導(dǎo)體基片的所需面積，使得在一塊晶片上形成的單元數(shù)目增加。第二實施例的處理流程類似于第一實施例的流程，并且容易被本領(lǐng)域中的技術(shù)人員所實現(xiàn)。
第三實施例通過從第一實施例中取消基片，即通過把兩個不同晶體管Q5和Q6替換為三對垂直晶體管Q5和Q6，可以獲得第三實施例。參見圖23中的電路圖，根據(jù)本發(fā)明的第三實施例的6T垂直SRAM進一步把第一實施例中的傳輸晶體管Q5和Q6移動到兩個負載PMOS晶體管Q1和Q2以及兩個驅(qū)動NMOS晶體管Q3和Q4的上方。如第三實施例的三維圖所示(圖24)。負載MOS和驅(qū)動MOS的水平面可以被交換，只要傳輸MOS保留在共用的柵極塊中即可。實事上，圖24中的整個三維結(jié)構(gòu)甚至可以倒置。Q1包括源極6、柵極1和漏極5。Q2包括源極6’、柵極1’和漏極5’。Q3包括源極8、柵極2和漏極7。Q4包括源極8’、柵極2’和漏極7’。Q5包括源極6、柵極1和漏極5。Q6包括源極6’、柵極1和漏極5’。特別地，Q5、Q6直接疊加在該對垂直互連線4、4’的上方。方塊1中嵌入有Q5、Q6的柵極和字線11(共用柵極/WL)。一對位線9、9’被移動到頂端直接與Q5、Q6相連接，這樣不需要位線連接。圖25示出從位線9、9’(BL)的前端的平面觀察圖24中的結(jié)構(gòu)的側(cè)視圖。該單元僅僅通過在硅基片上的垂直MOSFET所形成。
在晶體管Q3和Q4上方的是埋在中間絕緣膜中的兩條水平互連橫梁3和3’。該水平互連橫梁3把Q2、Q4連接到垂直互連柱，以及水平互連橫梁3’把Q1、Q3連接到垂直互連柱4’。Q1、Q2連接到一個共用的Vcc橫梁12，以及Q3、Q4連接到一個共用的Vss橫梁13。剛好在單個Vcc橫梁上的單個Vss橫梁由多個SRAM單元所共用。因此，可以獲得高集成度和低驅(qū)動電壓工作。由于第三實施例中的垂直Q5、Q6比第一實施例中的Q5、Q6占用更少的面積，因此第三實施例比第一實施例具有更小的單元尺寸。由于三個水平面(而不是四個水平面)的垂直結(jié)構(gòu)，因此第三實施例還具有比第二實施例更小的單元高度。
取圖24中的上柵極塊的部分透視圖，圖26示出嵌入在柵極塊20(或1)的兩個對角中的Q5、Q6的放大透視圖。如第一實施例中所述，Q5，Q6的氧化硅柵絕緣壁18都為柱形。并且柵極塊1中嵌入有Q5和Q6。共用柵極特征僅僅可用于一對傳輸晶體管(但不用于一對負載或驅(qū)動晶體管)。
通過從圖25中的平面I’-I’向下看，圖27示出在圖4的第三實施例的多個SRAM單元的布局中的垂直傳輸晶體管Q5和Q6的頂視圖。具體來說，46表示疊加在垂直互連線4’、4上方的垂直晶體管Q5和Q6之一。16表示嵌入有多個塊1的一個長條結(jié)構(gòu)，該塊1中嵌入有Q5、Q6的柵極和字線11。45表示用于圖24中的第二實施例的單元的區(qū)域。
通過從圖25的平面II’-II’向下觀察，圖28示出在圖24的第三實施例的多個SRAM單元的布局中的垂直負載/驅(qū)動晶體管Q1/Q3、Q2/Q4的共同頂視圖。具體來說，46表示疊加在另一個垂直晶體管Q4上方而不是在任何垂直互連線上方的垂直晶體管Q2。47表示在Q4的柵極2’上方的Q2的柵極1’。45表示用于圖24中的第三實施例的單元的區(qū)域。通過把單元45-1與單元45-2相對稱地設(shè)置，兩個單元共用Vss和Vcc。另一方面，通過把單元45-1設(shè)置為與單元45-3相平行，這兩個單元不共用Vss和Vcc。由于對齊容限或者任何其它設(shè)計方面的考慮，任何這種疊加或削頂是不精確的。
在圖28中的第三實施例的布局具有設(shè)置在方形的兩個對角上的一對垂直晶體管以及設(shè)置在該方形的另外兩個對角上的一對垂直晶體管。另一方面，在圖10中的第一實施例的相應(yīng)布局具有設(shè)置在平行四邊形的兩個對角上的一對垂直晶體管和設(shè)置在平行四邊形的另外兩個對角上的一對垂直互連線。在圖21中的第二實施例的相應(yīng)布局具有設(shè)置在三角形的一個角上的一個垂直晶體管和設(shè)置在三角形的另外兩個角上的一對垂直互連線。
通過從圖25中的平面III’-III’向下觀察，圖29示出在圖24的第三實施例的多個SRAM單元的布局中的水平互連線的頂視圖。該互連線3與圖28中的驅(qū)動/負載晶體管47的柵極位置相垂直。圖28中的垂直晶體管的單元的形狀(方形)與在圖29中的水平互連線的單元的形狀相同。
第三實施例的垂直SRAM單元僅僅由在硅或多晶硅的基片上的垂直MOSFET所制成。具有硅基片的該垂直MOSFET的特性與在多晶硅上的MOSFET不同。該硅基片是優(yōu)選的，以提供更好的遷移率和更小的泄漏電流。
通過移動該水平面、組件或者它們的位置還可以容易地更改該第三實施例。例如，Q1、Q2和Vcc的整體水平面可以與Q3、Q4和Vss的水平面交換。另外，如下文第七實施例中所述，可以從第三實施例中取消負載晶體管Q5和Q6。
第三實施例還可以應(yīng)用于圖12中的SRAM矩陣50，其使用該SRAM矩陣50作為主存儲器。第三實施例的處理流程與第一實施例相類似，并且容易由本領(lǐng)域的普通技術(shù)人員所實現(xiàn)。由于第三實施例的無基片特性，它可以與第一和第二實施例的外圍控制器件不同地設(shè)置。
圖30A、30B為示出第三實施例(圖25)的SRAM單元與外圍控制器件(例如，解碼器52)的部分截面。解碼器52為根據(jù)本發(fā)明的除了另一個SRAM單元之外的任何外圍電路器件的一個例子。根據(jù)常規(guī)方法在該基片中形成解碼器52，因此它包括具有柵極60、源/漏區(qū)61和淺溝槽絕緣體62的一個水平MOSFET。在圖30A中，垂直SRAM單元直接形成在基片的上方。相反，圖30B的垂直SRAM單元形成在一個溝槽內(nèi)部，其是通過與淺溝槽62相同的SIT處理而獲得的。如此，圖30B的垂直SRAM單元與解碼器52之間的布線比圖30A中的結(jié)構(gòu)更短并且更容易形成。換句話說，可以在基片表面上或者在基片表面的溝槽中形成垂直SRAM單元。
另外，第三實施例的垂直SRAM單元可以直接形成在外圍水平MOSFET上方，該外圍水平MOSFET形成在該基片中，如圖30C所示。結(jié)果，顯著地縮短該連接線，并且還顯著地減小所需面積。
如第一實施例的討論中所述，任何外圍控制器件可以由垂直晶體管所形成。如圖30C中所示，另一個解碼器53包括外圍直的垂直MOSFET(沒有使用硅基片)，其包括柵極63，源極64和漏極65。由于該外圍垂直MOSFET也形成在硅或多晶硅基片上方，因此解碼器53容易通過基片上的線路66與第三實施例的垂直SRAM單元相連接。
另外，在圖30A中的硅基片可以由絕緣層69所代替，使得形成在圖30C中的絕緣層69上的垂直SRAM單元置于圖30C的垂直SRAM單元上方。這樣，進一步由這種多層結(jié)構(gòu)減小面積。
簡而言之，通過(1)把任何常規(guī)外圍器件埋在垂直SRAM單元下方；(2)采用直的垂直外圍器件(沒有使用基片)與直的垂直SRAM單元相連接；和/或(3)把一個或多個直的垂直SRAM單元相互疊加以形成多垂直層結(jié)構(gòu)，第三實施例與第一實施例相比可以進一步減小電路的有效面積。
第四實施例第四實施例是第一和第三實施例的混合。本實施例是通過用第一實施例中的一對水平晶體管代替第三實施例中的底部的一對垂直晶體管而獲得的。參見圖31中的電路圖(與圖23完全相同)，根據(jù)本發(fā)明第四實施例的6T垂直SRAM包括形成在兩個負載PMOS晶體管Q1和Q2上方的兩個傳輸NMOS晶體管Q5和Q6，該兩個負載PMOS晶體管Q1和Q2形成在基片上的兩個驅(qū)動NMOS晶體管Q3和Q4上方。負載MOS和驅(qū)動MOS的水平面可以交換，只要傳輸MOS保持在共享柵極塊中即可。如第四實施例的三維圖中所示(圖32)，Q1包括源極8、柵極2和漏極7。Q2包括源極8’、柵極2’和漏極7’。Q3包括源極6、柵極16和漏極5。Q4包括源極6’、柵極16和漏極5’。Q5、Q6(未示出)形成在圖32中所示的三維結(jié)構(gòu)的下方。
Vcc橫梁和一對水平互連線17、17’形成在水平晶體管上方。每個驅(qū)動晶體管Q3和Q4包括一個活性區(qū)。塊16嵌入有Q5、Q6的柵極和字線11(共用的柵極/WL)。一對位線9、9’被移動到頂端，與Q5、Q6直接連接，從而不需要位線接頭。圖33示出從位線9、9’(BL)的前端平面觀察在圖31中的結(jié)構(gòu)的側(cè)視圖。
水平互連橫梁17把Q4連接到垂直互連柱4，以及水平互連橫梁17’把Q3連接到垂直互連柱4’。在驅(qū)動晶體管Q3和Q4上方的是埋在層間絕緣膜中的一對水平互連橫梁3、3’。該水平互連橫梁3把Q2連接到垂直互連柱4，以及水平互連柱3’把Q1連接到垂直互連柱4’。Q1、Q2分別連接到Vss橫梁12、12’，以及Q3、Q4通過Vcc接頭14、14’連接到Vcc橫梁13。在Vcc橫梁上方的Vss橫梁由多個SRAM單元所共用。圖33示出從水平互連線17，17’(HIC)的前端的平面觀察圖31中的結(jié)構(gòu)的側(cè)視圖。因此，可以實現(xiàn)高集成度和低驅(qū)動電壓工作。
從圖33中的平面I’-I’向下觀察，圖34示出圖32的第四實施例的多個SRAM單元的布局中的水平晶體管的頂視圖。17、17’表示兩個水平互連線。58表示Vss/Vcc接頭。45表示用于圖32中第四實施例的單元的一個區(qū)域。與第三實施例相比，其較大的水平晶體管比其垂直傳輸晶體管更快，并且它們可以容易地在硅基片上形成。與其它實施例相比(圖11、20)，該實施例需要比第一、第二和第三實施例中的基片更大的面積。但是，前三個實施例不具有第四實施例的內(nèi)部比較特征。
通過從圖33的平面II’-II’向下觀察，圖35示出在圖32的第四實施例的多個SRAM單元的布局中的垂直傳輸晶體管Q5和Q6的頂視圖。具體來說，46、46’表示分別疊加在垂直互連線4’、4上方的垂直晶體管Q5和Q6。16表示具有多個塊16的長條結(jié)構(gòu)，每個塊16嵌入有Q5、Q6的柵極和字線11。45表示用于圖32中的第四實施例的單元的區(qū)域。與第三實施例相比，圖35基本上與圖27相同，只是其下方塊16比第三實施例的更長，例如長25％。這是圖36中的布局和圖32中的三維結(jié)構(gòu)的直接結(jié)果。
通過從圖33中的平面III’-III’向下觀察，圖36示出在圖32的第四實施例的多個SRAM單元的布局中的垂直負載晶體管Q1和Q2的頂視圖。具體來說，46表示垂直晶體管Q2，其疊加在水平互連線3上，而不是象上文的實施例那樣疊加在任何垂直互連線或垂直晶體管上。47表示Q2的柵極2’。通過把單元45-1與單元45-2相對稱地設(shè)置，兩個單元共用Vss和Vcc。另一方面，通過把單元45-1設(shè)置為與單元45-3相平行，這兩個單元不共用Vss和Vcc。由于對齊容限或者任何其它設(shè)計方面的考慮，任何這種疊加或削頂是不精確的。與第三實施例相比，圖36幾乎與圖28相同，只是其下行比第三實施例的更長，例如長25％。這也是如下布局和圖32中的三維結(jié)構(gòu)的一個直接結(jié)果。第四實施例具有圖33中的布局，其具有與第三實施例相同的形狀，但是一對垂直晶體管設(shè)置在較大的方形的兩個對角上，以及一對垂直互連線設(shè)置在該方形的另外兩個對角上。因此，第四實施例的最小間距大于第三實施例中的最小間距，并且大于第一和第二實施中的最小間距。
從圖33中的平面VI’-VI’向下觀察，圖37示出在圖32的第四實施例的多個SRAM單元的布局中的水平互連線的頂視圖。該互連線3與圖36中的驅(qū)動/負載晶體管47的柵極位置相垂直。與第三實施例相比，圖37幾乎與圖29相同，只是其下行比第三實施例更長，例如長25％。如此類推，這也是上述布局和圖32中的三維結(jié)構(gòu)的一個直接結(jié)果。
還可以通過移動組件或它們的位置而容易地更改第四實施例。如下文在第七實施例中所述，負載晶體管Q5和Q6可以從第四實施例中取消。
第四實施例的處理流程與第一實施例或任何其它先前的實施例相類似，這容易由本領(lǐng)域的普通技術(shù)人員所實現(xiàn)。
第五實施例該第五實施例是通過把第四實施例中Q1、Q2與Q3、Q4交換，然后把四個垂直晶體管Q5、Q6、Q3、Q4置于相同的水平面上而獲得的。參見圖38中的電路圖(類似于圖31)，根據(jù)本發(fā)明第五實施例的6T垂直SRAM包括兩個傳輸NMOS晶體管Q5和Q6，其與形成在晶體硅晶片中的兩個負載PMOS晶體管Q1和Q2上方的兩個驅(qū)動NMOS晶體管Q3和Q4位于相同的水平面上。該驅(qū)動MOS最好具有與傳輸MOS(嵌入在共用柵極塊中)相同的導(dǎo)電性，從而把用于驅(qū)動MOS的制造工藝與傳輸MOS相結(jié)合。如第五實施例的三維圖所示(圖39)，Q3包括源極6、柵極1和漏極5。Q4包括源極6’、柵極1’和漏極5’。Q5包括源極6、柵極16和漏極5。Q6包括源極6’、柵極16和漏極5’。Q1、Q2(未示出)形成在圖39中所示的三維結(jié)構(gòu)下方。
一對位線9、9’連接到Q5、Q6的頂部，從而不需要位線接頭。每個負載晶體管Q5和Q6包括一個活性區(qū)。一個Vcc橫梁和一對水平互連線17、17’形成在水平晶體管上方。該塊1嵌入有Q5、Q6的柵極以及字線11(共用的柵極/WL)。圖40示出從字線16(G/WL)的前端的平面觀察圖39的結(jié)構(gòu)的側(cè)視圖。
水平互連橫梁17把Q6連接到垂直互連柱4，以及水平互連橫梁17’把Q5連接到垂直互連柱4’。在驅(qū)動晶體管Q3和Q4上方的是埋在層間絕緣膜中的一對水平互連橫梁3、3’。該水平互連橫梁3把Q3連接到垂直互連柱4，以及水平互連柱3’把Q4連接到垂直互連柱4’。在本實施例中比第四實施例另外提供一對水平互連線3、3’。該水平互連橫梁3把Q6連接到垂直互連柱4，以及水平互連橫梁3’把Q5連接到垂直互連柱4’。Q3、Q4連接到一條共用的Vss橫梁12，以及Q1、Q2把Vcc橫梁13與Vcc接頭14、14’相連接。因此，可以實現(xiàn)高集成度和低驅(qū)動電壓工作。與所有上述實施例相比，本實施例的單元高度最低，因為僅僅需要單個垂直晶體管層面。另一方面，第一和第四實施例都具有兩個垂直層面，第三實施例具有三個垂直層面，以及第二實施例具有四個垂直層面。
取圖39中的頂端柵極塊的部分透視圖，圖41示出嵌入在柵極塊20(或16)兩端的Q5、Q6的放大透視圖。如第一實施例中所述，Q5、Q6的氧化硅柵絕緣壁18都為筒形。柵極塊16嵌有Q5和Q6。共用的柵極特征僅僅可以應(yīng)用于一對傳輸晶體管(而不是一對負載或驅(qū)動晶體管)。
通過從圖40的平面I’-I’向下觀察，圖42示出在圖39的第五實施例的多個SRAM單元的布局中的水平互連線的頂視圖。68、68’表示垂直晶體管Q3、Q4的位置?；ミB線3、3’與圖39中的垂直晶體管的柵極相垂直。45表示用于圖39中的第五實施例的一個單元的區(qū)域。分別與第三/第四實施例相比，圖43看起來幾乎與圖29/37相同，只是它的兩行比第三/第四實施例的更長，例如長50％/20％。這是在圖44中的布局和圖39中的三維結(jié)構(gòu)的直接結(jié)果。
從圖40的平面II’-II’向下觀察，圖43示出圖39的第五實施例的多個SRAM單元的布局中的水平晶體管的頂視圖。4和4’表示兩個垂直互連線。17、17’表示兩個水平互連線。58表示Vss/Vcc接頭。44、44’表示水平晶體管Q1、Q2的活性區(qū)。通過把單元45-1的下部與單元45-2的下部相對稱地設(shè)置，這兩個單元共用Vss和Vcc。另一方面，通過把單元45-1的下部設(shè)置為與單元45-3的下部相平行，這兩個單元不共用Vss和Vcc。與其它實施例相比(圖11、20、34)，本實施例由于具有在一個垂直層面中的三個平行柵極塊，因此它在基片上占據(jù)較大的面積。另一方面，第一、第三和第四實施例僅僅具有在相同垂直層面中的兩個平行柵極塊，并且第二實施例僅僅具有在每個垂直層面中的單個柵極塊。
通過從圖40中的平面III’-III’向下觀察，圖44示出在圖39的第五實施例的多個SRAM單元的布局中的四個垂直傳輸晶體管Q3、Q4、Q5、Q6的頂視圖(省略中間水平互連線和Vss)。嵌入有Q5、Q6的柵極的字線16被示出作為該圖的頂部。59和59’表示兩個垂直晶體管Q6、Q5的部分，以及68和68’表示兩個垂直晶體管Q4、Q3的部分。3和3’表示把Q6、Q5分別連接到垂直互連線4、4’的兩個水平互連線。分別與第三/第四實施例相比，圖44看起來幾乎與圖27/35相同，只是其兩行比第三/第四實施例的更長，例如長50％/20％。第五實施例具有圖44中的布局，其下部與第三和第四實施例的方塊相同，但是上部具有設(shè)置在矩形的兩端角處的三對垂直晶體管。因此，第五實施例的最小間距比第三和第四實施例中的最小間距更大，以及比第一和第二實施例中的最小間距更大。
該第五實施例還可以通過移動組件或其部分容易地更改。例如，Q5、Q6的共用柵極塊可以移動到Q3、Q4的左側(cè)。如圖45中所示，該變形實施例5-1把水平互連線3延長到與水平互連線3’一樣長。結(jié)果該水平互連線3也向著部分68延伸(圖46)。水平互連線3的長度與水平互連線3、3’相等，這導(dǎo)致更加均勻的SRAM特性。如下文在第七實施例中所述，負載晶體管Q5、Q6可以從第五實施例中取消。
第五實施例的處理流程與第一實施例或任何其它先前的實施例相類似，這容易由本領(lǐng)域的普通技術(shù)人員所實現(xiàn)。
第六實施例通過把第五實施例中的Q5、Q6的柵極塊分為兩塊而獲得第六實施例。根據(jù)第六實施例的6T垂直SRAM的電路圖與本發(fā)明第五實施例(圖38)相同，包括形成在與在基片上的兩個負載PMOS晶體管Q1和Q2上方的兩個驅(qū)動NMOS晶體管Q3和Q4相同水平面的兩個傳輸NMOS晶體管Q5和Q6。該驅(qū)動MOS最好是與該傳輸MOS相同導(dǎo)電型，從而把用于驅(qū)動MOS與傳輸MOS的制造工藝合二為一。如第六實施例的三維圖中所示(圖47)，Q3包括源極6、柵極1和漏極5。Q4包括源極6’、柵極1’和漏極5’。Q5包括源極6、柵極16和漏極5。Q6包括源極6’、柵極16’和漏極5’。Q1、Q2(未示出)形成在圖47中所示的三維結(jié)構(gòu)的下方。
一對位線9、9’連接到Q5、Q6的頂部，從而不需要位線接頭。負載晶體管Q5和Q6中的每一個包括一個活性區(qū)。Vcc橫梁和一對水平互連線17、17’形成在該水平晶體管上方。兩個字線塊16、16’分別嵌有Q5、Q6的柵極。圖48示出從字線16(G/WL)的前端平面觀察圖47中的結(jié)構(gòu)的側(cè)視圖。
水平互連橫梁17把Q6連接到垂直互連柱4，以及水平互連橫梁17’把Q5連接到垂直互連柱4’。在驅(qū)動晶體管Q3和Q4上方的是埋在層間絕緣膜中的一對水平互連橫梁3、3’。該水平互連橫梁3把Q3連接到垂直互連柱4，以及水平互連柱3’把Q4連接到垂直互連柱4’。在本實施例中比第四實施例另外提供一對水平互連線3、3’。該水平互連橫梁3把Q6連接到垂直互連柱4，以及水平互連橫梁3’把Q5連接到垂直互連柱4’。Q3、Q4連接到一條共用的Vss橫梁12，以及Q1、Q2把Vcc橫梁13與Vcc接頭14、14’相連接。因此，可以實現(xiàn)高集成度和低驅(qū)動電壓工作。
與第五實施例相比，本實施例的單元高度與第五實施例相同。這樣，其高度比第一、第二、第三和第四實施例更低。Q5、Q6的分離柵極塊具有與水平互連線3、3’相同的長度，其導(dǎo)致更加均勻的SRAM特性。但是，這樣會產(chǎn)生需要更多空間的另外一個柵極塊。
通過從圖48的平面I’-I’向下觀察，圖49示出在圖47的第六實施例的多個SRAM單元的布局中的水平互連線的頂視圖。68、68’表示垂直晶體管Q3、Q4的位置?；ミB線3、3’與圖47中的垂直晶體管的柵極相垂直。45表示用于圖47中的第六實施例的一個單元的區(qū)域。分別與第三/第四/第五實施例相比，圖49看起來幾乎與圖29/37/42相同，只是它的兩行比第三/第四/第五實施例的更長，例如長100％/60％/33％。這是附加的垂直柵極塊的結(jié)果。通過類比，這是在圖51中的布局和圖47中的三維結(jié)構(gòu)的直接結(jié)果。
從圖48的平面II’-II’向下觀察，圖50示出圖47的第六實施例的多個SRAM單元的布局中的水平晶體管的頂視圖。4和4’表示兩個垂直互連線。17、17’表示兩個水平互連線。58表示Vss/Vcc接頭。44表示水平晶體管Q1、Q2的活性區(qū)。45表示在圖47中的第六實施例的一個單元的區(qū)域。與其它實施例相比(圖11、20、34、43)，本實施例由于具有在一個垂直層面中的四個平行柵極塊，因此它在基片上占據(jù)更大的面積。從而，它需要比第二、第三、第一和第五實施例更多的面積。第五實施例在相同垂直層面上采用三個平行柵極塊，第一、第三和第四實施例僅僅具有在相同垂直層面中的兩個平行柵極塊，并且第二實施例僅僅具有在每個垂直層面中的單個柵極塊。45表示用于圖47中的第六實施例的單元的區(qū)域。通過把單元45-1設(shè)置為與單元45-2的下部相平行，這兩個單元共用Vss和Vcc。另一方面，通過把單元45-1的中部設(shè)置為與單元45-3的中部相平行，這兩個單元不共用Vss和Vcc。
通過從圖48中的平面III’-III’向下觀察，圖51示出在圖47的第六實施例的多個SRAM單元的布局中的四個垂直傳輸晶體管Q3、Q4、Q5、Q6的頂視圖(省略中間水平互連線和Vss)。字線16、16’分別嵌入有Q5、Q6的柵極。59和59’表示兩個垂直晶體管Q6、Q5的部分，以及68和68’表示兩個垂直晶體管Q4、Q3的部分。3和3’表示把Q6、Q5分別連接到垂直互連線4、4’的兩個水平互連線。分別與第三/第四/第五實施例相比，圖51看起來幾乎與圖27/35/44相同，只是其兩行比第三/第四/第五實施例的更長，例如長100％/60％/33％。這是額外的垂直柵極塊所導(dǎo)致的結(jié)果。第六實施例具有圖51中的布局，其中部的水平布局具有與第三和第四實施例相同的方塊，但是具有額外的垂直晶體管，設(shè)置在比第五實施例中更大的矩形的兩側(cè)。因此，第六實施例的最小間距比第五、第四和第三實施例中的最小間距更大，以及比第一和第二實施例中的最小間距更大。
該第六實施例還可以通過移動組件或其部分容易地更改。如在下文的第七實施例中所述，可以從第六實施例中取消負載晶體管Q5、Q6。
第六實施例的處理流程與第一實施例或任何其它先前的實施例相類似，這容易由本領(lǐng)域的普通技術(shù)人員所實現(xiàn)。
第七實施例(4T SRAM)除了所述6晶體管(6T)單元形式之外，本發(fā)明包括另外一種僅僅具有四個晶體管(沒有兩個負載晶體管)的SRAM單元。該第七實施例是通過用4個驅(qū)動和傳輸晶體管的寄生電阻(作為用于使用泄漏電流控制觸發(fā)操作的負載元件)代替負載晶體管而獲得的。因此，4T結(jié)構(gòu)的使用被包含到本發(fā)明中，以通過減少晶體管的數(shù)目而減少單元尺寸，但是導(dǎo)致泄漏電流的增加。
四個垂直晶體管最好為兩個n溝道器件和兩個p溝道器件。第七實施例的處理流程與第一實施例或任何其它先前的實施例相同，這容易由本領(lǐng)域的普通技術(shù)人員所實現(xiàn)。
所述層面、區(qū)域、掩膜和結(jié)構(gòu)的尺寸的許多變型可以用于適應(yīng)本發(fā)明的實施例的各種要求。該半導(dǎo)體結(jié)構(gòu)不一定要具有網(wǎng)絡(luò)形狀，而是可以適應(yīng)各種要求。該半導(dǎo)體結(jié)構(gòu)的側(cè)壁、S-C-D柱、垂直互連線不一定與半導(dǎo)體結(jié)構(gòu)的基片表面相垂直，而是可以與半導(dǎo)體結(jié)構(gòu)的表面形成任何所需角度。位線和字線不一定要與基片相平行，而是形成任何所需角度。
在上文中已經(jīng)描述本發(fā)明的工作原理、優(yōu)選實施例以及模式。但是，本發(fā)明不限于在此所公開的具體實施例。在此所述的實施例是說明性而非限制性的。本領(lǐng)域的普通技術(shù)人員可以作出各種變形和改變而不脫離本發(fā)明的精神。相應(yīng)地，所有這種變形或改變被包含在權(quán)利要求所定義的本發(fā)明的精神的范圍之內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體存儲器件包括多條字線；多條位線；以及多個靜態(tài)存儲單元，每個存儲單元具有第一、第二、第三、第四、第五和第六個晶體管，其中每個第一、第二、第三和第四晶體管的溝道相對應(yīng)該半導(dǎo)體存儲器件的基片垂直。
2.根據(jù)權(quán)利要求1所述的存儲器件，其中每個形成所述第五和第六晶體管的源極和漏極的半導(dǎo)體區(qū)域形成在所述基片上的一個PN結(jié)。
3.根據(jù)權(quán)利要求2所述的存儲器件，其中所述第五和第六晶體管的柵極連接到所述字線，以及其中所述第五和第六晶體管的每個源極-漏極路徑連接到所述位線。
4.根據(jù)權(quán)利要求2所述的存儲器件，其中所述第五晶體管的柵極連接到所述第六晶體管的漏極，其中所述第六晶體管的柵極連接到所述第五晶體管的漏極，以及所述第五和第六晶體管的每一個具有與所述第一和第二晶體管相同的導(dǎo)電類型。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器件，其中所述第五晶體管的柵極連接到所述第六晶體管的漏極，其中所述第六晶體管的柵極連接到所述第五晶體管的漏極，以及其中所述第五和第六晶體管的每一個具有與所述第一和第二晶體管不同的導(dǎo)電類型。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中該第一和第二晶體管的柵極形成在第一層面上，以及其中該第三和第四晶體管的柵極形成在第二層面上。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中該第一晶體管的柵極形成在第一層面上，其中該第二晶體管的柵極形成在第二層面上，其中該第三晶體管的柵極形成在第三層面上，以及其中該第四晶體管的柵極形成在第四層面上。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，形成第一晶體管的溝道的一個柱被圍繞該柱的柱面的柵極所覆蓋，它們之間具有一個絕緣層。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中所述第五和第六晶體管的溝道垂直地形成在該基片上，其中所述基片由單晶硅所制成。
10.一種SRAM器件，其具有多個SRAM單元，至少一個單元是垂直SRAM單元，其包括在基片上的至少四個垂直晶體管，其中每個垂直晶體管包括排列在一條對齊線上的一個源極、一個漏極和它們之間的溝道，該對齊線以大于0度的角穿過該基片的表面。
11.根據(jù)權(quán)利要求10所述的SRAM器件，其中該角度為90。
12.根據(jù)權(quán)利要求10所述的SRAM器件，其中該垂直SRAM單元進一步包括一對電阻、一對水平晶體管或者另外一對垂直晶體管。
13.根據(jù)權(quán)利要求12所述的SRAM器件，其中該對水平晶體管或該對另外的垂直晶體管作為一對傳輸、驅(qū)動或負載MOS晶體管，并且該負載晶體管是PMOS晶體管，而傳輸和驅(qū)動晶體管是NMOS晶體管。
14.根據(jù)權(quán)利要求12所述的SRAM器件，其中該四個垂直晶體管被分為在不同水平面上的兩組，以及該垂直SRAM單元進一步包括該對電阻或該對另外的垂直晶體管，每一對被設(shè)置在這兩個水平面之一上，或者在這兩個水平面之上、之下或之間。
15.根據(jù)權(quán)利要求14所述的SRAM器件，其中該位于不同水平面上的晶體管或電阻器被選擇性地通過與所述對齊線相平行的至少一條垂直互連線相互連接。
16.根據(jù)權(quán)利要求15所述的SRAM器件，其中所述至少一個垂直互連線與平行于該基片表面的水平互連線、水平Vcc橫梁和水平Vss橫梁中的至少一個交叉連接。
17.根據(jù)權(quán)利要求15所述的SRAM器件，其中所述至少一個垂直互連線穿過垂直晶體管的至少一個柵極，該垂直晶體管的第一維度和第二維度與基片表面相平行，以及第三維度與所述對齊線相平行。
18.根據(jù)權(quán)利要求17所述的SRAM器件，其中所述至少一個垂直互連線穿過至少兩個所述柵極。
19.根據(jù)權(quán)利要求15所述的SRAM器件，其中所述至少一個垂直互連線包括分別與兩個垂直晶體管相連接的兩個垂直互連線，從而在它們之間形成一個單位SRAM單元，其在與基片表面相平行的截面上的形狀為對角或平行四邊形形狀。
20.根據(jù)權(quán)利要求12所述的SRAM器件，其中該垂直SRAM單元進一步包括至少一對齊線，其分別通過兩個與該對齊線相平行的垂直互連線連接到至少一個晶體管和電阻器，以及每條位線與多個位線接頭相連接，每個接頭由多個SRAM單元的兩個相鄰SRAM單元所共用。
21.根據(jù)權(quán)利要求12所述的SRAM器件，其中所述每個垂直晶體管進一步包括一個柵極，其第一維度和第二維度與基片表面相平行，以及第三維度與所述對齊線相平行。
22.根據(jù)權(quán)利要求10所述的SRAM器件，其中進一步包括至少另一個垂直SRAM單元，其在該垂直SRAM單元上方，它們之間具有一個絕緣層。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲器件包括多條字線、多條位線以及多個靜態(tài)存儲單元，每個存儲單元具有第一、第二、第三、第四、第五和第六個晶體管。每個第一、第二、第三和第四晶體管的溝道相對應(yīng)該半導(dǎo)體存儲器件的基片垂直。每個形成第五和第六晶體管的源極和漏極的半導(dǎo)體區(qū)域形成在該基片上的一個PN結(jié)。根據(jù)本發(fā)明另一個方面，該SRAM器件具有多個SRAM單元，其中至少一個是垂直SRAM單元，其包括在基片上的至少四個垂直晶體管，以及每個垂直晶體管包括排列在一條對齊線上的一個源極、一個漏極和它們之間的溝道，該對齊線以大于0度的角穿過該基片的表面。
文檔編號H01L29/10GK1434515SQ02130508
公開日2003年8月6日 申請日期2002年8月15日 優(yōu)先權(quán)日2002年1月22日
發(fā)明者高浦則克, 松岡秀行, 竹村理一郎, 奧山幸祐, 茂庭昌弘, 西田彰男, 舟山幸太, 關(guān)口知紀 申請人:株式會社日立制作所