專利名稱：集成電路絕緣結(jié)構(gòu)的制作的制作方法
背景技術(shù)：
本發(fā)明涉及到集成電路器件制作，特別是，但不排它地涉及到為集成電路提供電絕緣結(jié)構(gòu)的技術(shù)。
淺溝槽絕緣(STI)正成為使具有亞微米臨界尺寸元件的集成電路的各個區(qū)域電絕緣的一種占優(yōu)勢的技術(shù)。一般地，STI包括在集成電路襯底上形成溝槽，然后用電介質(zhì)材料填充這些溝槽。一種途徑是例如像在Dai等人的美國專利No.5691215中所描述的那樣，使用低壓化學汽相淀積(LPCVD)過程，用原硅酸四乙酯(TEOS)填充這些溝槽。然而，隨著為了包括臨界尺寸等于或小于0.25微米的元件，集成電路被按比例縮小，這種方法往往留下太多空調(diào)和其它不連續(xù)性。
因此，其他方法已經(jīng)被研究。例如Zheng等人的美國專利No.5728621描述了電介質(zhì)材料的高密度等離子體(HDP)淀積，來填充絕緣溝槽。這個方法仍然有一個缺點，就是各種尺寸和圖形密度的形貌上局部平整性很差。一般地，HDP淀積導致溝槽之間大的、易膨脹的形貌上有較厚的材料，而可以被彼此窄地分隔開的窄溝槽上有較薄的材料。由于這個非均勻性，后續(xù)整平過程比如化學-機械拋光(CMP)，常常導致薄的區(qū)域中的HDP材料下面一層或膜的厚度的明顯減少，或者不能去除一些厚的區(qū)域中的HDP材料。
解決這個問題的一個嘗試為“反向掩模”方案。這個方案包括在HDP材料較薄的部分上放置掩模，以選擇性刻蝕掉較厚的區(qū)域，直到結(jié)果為基本均勻的HDP材料厚度。然后去除反向掩模，而該器件被整平為所要求的規(guī)格?？上?，反向掩模處理大大復雜化了制作，增加了幾個器件處理階段。相伴隨地，制作成本一般會增加。因此，需要更好的技術(shù)來提供絕緣結(jié)構(gòu)。
發(fā)明概述本發(fā)明的一種形式是一種改進的集成電路器件。本發(fā)明的另一種形式是提供電子器件的一種改進的工藝。這個工藝可能包括高密度等離子體(HDP)淀積，使集成電路器件的制作變得容易。
另一種變通的形式是在器件上提供絕緣結(jié)構(gòu)的技術(shù)。例如，這種技術(shù)可以被應用到沿著集成電路器件的襯底形成絕緣結(jié)構(gòu)。在另一個實例中，這種技術(shù)可以包括一種用電介質(zhì)填充襯底溝槽，以提供一個或更多個絕緣結(jié)構(gòu)的改進工藝。
在另一個變通形式中，本發(fā)明包括為了制作至少一個集成電路，在工件的襯底內(nèi)形成許多溝槽。這些溝槽確定許多沿著襯底彼此電絕緣的區(qū)域。用至少約為5的淀積-刻蝕(淀積∶刻蝕)比率，通過同時淀積和濺射刻蝕電介質(zhì)材料，這些溝槽至少被部分填充。更可取的是淀積∶刻蝕比率在大約5.5到6.5的范圍內(nèi)。最可取的是淀積∶刻蝕比率在大約5.8到6.2的范圍內(nèi)。工件的進一步處理可能包括整平。
本發(fā)明的其它變通形式包括但并不限定于一種在集成電路襯底內(nèi)形成確定許多彼此電絕緣的襯底區(qū)域的許多溝槽的技術(shù)。電介質(zhì)材料通過暴露到具有第一淀積-刻蝕比率的高密度等離子體中而被淀積在溝槽中。在至少部分填充溝槽之后，高密度等離子體被調(diào)整為比第一比率大的第二淀積-刻蝕比率，以便在襯底上累積電介質(zhì)材料。電介質(zhì)材料的一部分被去除，以便整平工件。
在另一個變通形式中，本發(fā)明包括在集成電路襯底內(nèi)形成許多溝槽，并在這些溝槽中淀積電介質(zhì)材料。該電介質(zhì)材料可以用具有至少約為5的淀積-刻蝕比率的高密度等離子體提供。許多電路元件可以沿著襯底提供。在這個形式中，在通過高密度等離子體用電介質(zhì)材料至少部分填充溝槽之后，電介質(zhì)材料的淀積可以包括淀積TEOS電介質(zhì)。
本發(fā)明進一步的變通形式包括控制器件上涂層厚度的變化。這個涂層可以被涂敷，以便均勻地填充和改善下方結(jié)構(gòu)，比如具有一個或更多個溝槽的襯底的不平坦性。
另一個變通形式包括在工件內(nèi)提供許多溝槽，并通過暴露工件到高密度等離子體中而在工件上淀積電介質(zhì)。該電介質(zhì)至少部分填充溝槽。此淀積包括在工件上形成的電介質(zhì)厚度，最大臺階的高度對厚度的比率為大約0.2。在進一步處理期間，可以通過化學-機械拋光來整平工件。
本發(fā)明進一步的目的、形式、實施方案、利益、優(yōu)點、特征和情況，將會從這里的說明和附圖中變得明白。
附圖的簡要說明

圖1-6是描述本發(fā)明的工藝的選定階段的局部截面圖，用相似參照號代表相似的零件。在某些情況下，為了增強清晰性，圖1-6或者其中選定的零件不是按比例畫出。
優(yōu)選實施方案的說明為了幫助對本發(fā)明原理的理解，現(xiàn)在參考附圖中描述的實施方案，并使用明確的語言來對其描述。然而，可以理解本發(fā)明的范圍沒有打算由此加以限定。在所描述的實施方案中的任何改變和進一步的更改，和如這里描述的本發(fā)明原理的進一步應用，通常會被本發(fā)明領(lǐng)域的技術(shù)人員考慮到。
這里所用的名詞“硅的氧化物”廣泛地指任何含有任意化學計量比的氧和硅的材料，并且可能包括一個或更多其他元素。而且，這里所用的名詞“氮化硅”廣泛地指任何含有任意化學計量比的硅和氮的材料，并且可能包括一個或更多其他元素?；衔锏幕瘜W式將在這里被用來區(qū)分特定化合物化學比。
圖1-6描述提供集成電路器件的工藝200的一個優(yōu)選實施方案的選定進展階段200a-200f。圖1描述在中間處理階段200a的集成電路器件工件20。工件20包括集成電路襯底22。圖中第一掩模層24在襯底22上，第二掩模層26在層24上。襯底22最好是平的并且由通常的半導體材料比如單晶硅形成；然而，襯底22的其他幾何結(jié)構(gòu)、成分和安排也會被本領(lǐng)域技術(shù)人員考慮到。如所描述，襯底22通常沿著與圖1視圖平面垂直的平面延伸。襯底22一開始最好被p-或n-摻雜成適合于稍后處理階段在襯底22內(nèi)要形成的特定類型半導體結(jié)。
層24和26由適合于為襯底22的處理提供硬掩模的材料形成。在一個優(yōu)選的組合中，層24包括硅的氧化物，層26包括氮化硅。更可取的是，層24包括用標準熱氧化工藝形成的二氧化硅，并且厚度在大約50到300埃之間。對于層26，更可取的是借助于用低壓化學汽相淀積(LPCVD)工藝或等離子體增強化學汽相淀積(PECVD)工藝淀積厚度至少大約1000埃的氮化硅而形成。在另一個實施方案中，不同的組成和形成工藝可能被本領(lǐng)域的技術(shù)人員用來提供層24和26。在另一個實施方案中，一個或更多的層24和26可能不存在。
在從圖1的階段200a到圖2的階段200b的過渡中，層24，26被圖形化以共同形成掩模27。最好借助于涂敷光刻膠層和光刻曝光得到隨后被顯影的襯底溝槽圖形，來形成掩模27。對于正光刻膠材料，相應于溝槽的材料部分被這個工序去除，并且一種刻蝕工序，比如反應離子刻蝕(RIE)工藝，被用來把得到的正光刻膠層圖形轉(zhuǎn)換到下面的層和襯底上。對于這樣的工序，當層24和26分別包括二氧化硅和氮化硅時，RIE化學組成可以采用CF4-CHF3-Ar作為層24和26的腐蝕劑。從層24，22中形成的掩模27確定了掩模窗口27a，27b，27c，27d。襯底22用掩模27圖形化，隨后確定有源元件區(qū)28和溝槽圖形30。當襯底22由硅形成時，化學成分為HBr-Cl2-O2的腐蝕劑可以被用來提供圖形30。溝槽圖形30包括代表性的分別貫穿窗口27a，27b，27c，27d的溝槽32，34，36，38。溝槽圖形30確定許多小的、窄的特征形貌32a、34a、36a；而元件區(qū)28對應于大的、寬的特征形貌28a。為了增強對本發(fā)明的理解，選定的特征形貌28a、32a、34a、36a之間尺寸關(guān)系沒有按比例畫出。
在溝槽圖形30形成之后，工件20通過淀積電介質(zhì)填充材料40a進一步被處理。填充材料40a至少部分填充圖形30的溝槽32、34、36、38，并且最好覆蓋包括特征形貌28a、32a、34a、36a的工件20。材料40a最好包括二氧化硅或是氧化硅基材料，并且用高密度等離子體(HDP)形成。在一個實施方案中，用于實現(xiàn)優(yōu)選HDP淀積的設備型號是Ultima HDP-CVD，由Applied Materials，Inc.供應，公司地址為3050Bowers Avenue，Santa Clara，CA 95054-3299。
優(yōu)選的HDP淀積期間，淀積-刻蝕比率至少約為5是可取的。更可取的是淀積-刻蝕比率在大約5.5到6.5的范圍內(nèi)。最可取的是淀積-刻蝕比率在大約5.8到6.2的范圍內(nèi)。如果大于5的淀積-刻蝕比率不足以填充高的高寬比形貌，則在第一步驟中可采用較低淀積-刻蝕比率的兩步工藝。這個較低淀積-刻蝕比率工藝能使用到窗口被部分填充為止，而至少為5的較高淀積-刻蝕比率被用來完成淀積。
已經(jīng)發(fā)現(xiàn)按照本發(fā)明同時以一個淀積-刻蝕(淀積∶刻蝕)比率淀積和濺射刻蝕電介質(zhì)材料，提供了適當?shù)臏喜厶畛涠鴽]有有害的接縫和空洞。確實，已經(jīng)發(fā)現(xiàn)寬度在300納米以下的絕緣溝槽可以用這種方式被適當填充。雖然如此，本發(fā)明的其他實施方案可以不結(jié)合相應于這些發(fā)現(xiàn)的特征，而是涉及到一個或更多其他形式、情況或特征。
如圖3的中間階段200c所描述，填充材料40a確定了表面42。表面42的區(qū)域44一般是平坦的，并通常對應于填充材料40a的最大厚度T1max，如雙向箭頭54所表示。區(qū)域44覆蓋對應于元件區(qū)28的特征形貌28a。表面42還具有一般帶有溝槽32、34、36、38上面的凹槽46的不平坦部分以及特征形貌32a、34a、36a上面的最高點48。在最高點48上，填充材料40a有用雙向箭頭55表示的最大厚度T2max。最高點48上的厚度T2max一般小于區(qū)域44上的厚度T1max。凹槽46對應于如雙向箭頭56所表示的最小厚度T1min。雙向箭頭58表示小特征填充材料厚度差或者小特征“臺階高度”，表示為Δ1。雙向箭頭59表示大特征填充材料厚度差或者大特征“臺階高度”，表示為Δ2。Δ1和Δ2之間的差(Δ2-Δ1)被指定為臺階高度差Δ3。在圖3中，代表性溝槽寬度TW用雙向箭頭52表示。
已經(jīng)發(fā)現(xiàn)，通過提高淀積-刻蝕比率，T2max被按期望增加，相應減少了Δ3。同時，由更高的淀積-刻蝕比率造成的T1max、T1min和Δ2(如果有的話)的改變也不那么顯著。因此，Δ1增加而Δ3/Δ1減少。在一個實施方案中，Δ1和Δ2近似相等，使得Δ3接近零。在另一個實施方案中，Δ3被減少，但是Δ1和Δ2之間的差保持不變。
在階段200c，小特征臺階高度-厚度比率HTR1由Δ1/T2max(HTR1＝Δ1/T2max)給出。這個變量的尺寸隨著Δ1增加而增加，它常被要求以便改善后續(xù)處理的結(jié)果，如以下更全面所述。
在圖4的階段200d中，工件20已經(jīng)通過在材料40a上涂敷涂層40b進一步處理?？扇〉氖?，涂層40b是氧化硅基材料的連續(xù)涂敷，以便用減少整體厚度變化的方式進一步提高材料40a、40b的總厚度。更可取的是，用HDP淀積來形成淀積-刻蝕比率(淀積∶刻蝕)至少為6.0∶1的涂層40b。材料40a和涂層40b共同確定填充和涂層60。值得注意的是，填充材料40a和涂層40b可能不能彼此清楚地區(qū)分，但是可以表示出在HDP淀積中使用的選定參數(shù)的逐漸過渡，比如在淀積-刻蝕比率中可能發(fā)生的逐漸變化。相對于單獨的填充材料40a，層60具有一般更平坦的上表面62。表面62確定了覆蓋元件區(qū)28的層60的區(qū)域64。表面62還確定了帶有溝槽32、34、36、38上面的凹槽66和在特征形貌32a、34a、36a上面的最高點68的不平坦部分。
雙向箭頭74表示區(qū)域64上的層60的最大厚度T3max。雙向箭頭75表示最高點68上的層60的最大厚度T4max。典型地，T4max小于或等于T3max。最小厚度指定為T2min并用雙向箭頭76表示。雙向箭頭78表示小特征臺階高度Δ4，而雙向箭頭79表示大特征臺階高度Δ5。層60的臺階高度差用Δ6(Δ6＝Δ5-Δ4)表示。典型地，Δ4、Δ5、Δ6大約分別與Δ1、Δ2、Δ3相同。然而，在變通實施方案中，Δ4、Δ5、Δ6中的一個或更多個可以與Δ1、Δ2、Δ3各自不同。
對于層60，小特征臺階高度-厚度比率HTR2由Δ4/T4max(HTR2＝Δ4/T4max)給出。一般地說，因為層60相對于單獨的材料40a有更大的厚度，所以HTR2小于HTR1。
在一個溝槽寬度(TW)小于300納米的優(yōu)選實施方案中，相應的T3max值為大約500納米。在另一個優(yōu)選實施方案中，填充材料40a被淀積以形成不大于約0.5的厚度變化HTR1。在一個更優(yōu)選實施方案中，涂層40b被涂敷到材料40a以提供不大于約0.2的HTR2。自然，在另一個實施方案中，不同的TW、T1max、T1min、T2max、T2min、T3max、T4max、Δ1、Δ2、Δ3、Δ4、Δ5、Δ6、HTR1和HTR2的值可以依照本發(fā)明的指導獲得。
在一個變通實施方案中，涂層40b不是HDP淀積的氧化硅基材料。代之以，對于這個實施方案，涂層40b是通過包括原硅酸四乙酯(TEOS)的電介質(zhì)低壓化學汽相淀積(LPCVD)形成的。在一個應用中，TEOS被涂敷成厚度至少為500納米的涂層40b。確實，可以想象按照本發(fā)明，層60的許多組成變化可以被實踐，從而減少比如由HTR2衡量的厚度不平整性。作為用改變HDP淀積-刻蝕比率的方法來形成層60的替換方法，層60可以借助于利用通常恒定的淀積-刻蝕比率的HDP淀積來形成。在其它的變通實施方案中，層60可以包括兩種或更多種材料、成分、薄膜或連續(xù)或不連續(xù)的涂層。
工件20在階段200d之后被進一步處理，以便提供圖5中階段200e所描述的形式。這個附加的處理包括層60的整平，直到掩模27的上部分27a重新暴露出來。可取的是，整平包括以一種與層60的一種或更多種成分的去除兼容的方式的化學-機械拋光(CMP)。在向下整平到掩模27之后，填充的溝槽圖形80產(chǎn)生，它具有被定位于重新暴露的特征形貌28a、32a、34a、36a的稍微下面一點的絕緣結(jié)構(gòu)表面82、84、86、88。
已經(jīng)發(fā)現(xiàn)通過提高填充材料40a小特征臺階高度-厚度比率HTR1，使得它比常規(guī)方案(例如減少Δ3)更接近Δ2/T1max，于是改變層60的小特征臺階高度-厚度比率HTR2，整平層60的不規(guī)則輪廓表面所花的時間按比例被減少。結(jié)果是，到達掩模27的平整度可以提高。確實，涂層60的厚度可以被調(diào)節(jié)，以提供所希望的經(jīng)驗決定的臺階高度-厚度比率，從而提供重新暴露的掩模27上的可接受的平整度。同時，層60的厚度最好不大到需要不必要地延長整平操作的程度。因此，對于給定的幾何結(jié)構(gòu)和組成成分安排，優(yōu)選的絕對厚度通常會有變化。對于本發(fā)明的一個優(yōu)選實施方案，已經(jīng)發(fā)現(xiàn)小于或等于約0.2的臺階高度-厚度比率提供所希望的結(jié)果；然而，對于其它的實施方案，大于0.2的臺階高度-厚度比率是可接受的。
層60的所希望的厚度的提供，可以按照本發(fā)明用幾種方法來實現(xiàn)。例如，當HDP淀積被利用時，淀積對刻蝕的比率、淀積速率、或二者，都可以被控制來提供所希望的厚度。對于層60包括TEOS的實施方案，層60的厚度可以附加地或變通地通過控制TEOS淀積來調(diào)整。在其它實施方案中，使用本領(lǐng)域技術(shù)人員參考層60的特定組成成分而想到的技術(shù)，層60的厚度可以被調(diào)整和控制。在其它實施方案中，層60的厚度可能不被關(guān)心，而是涉及到本發(fā)明的一個或更多個其他形式、方面或特征。
在階段200e之后，器件20被進一步處理，以便提供在圖6中的階段200f中的形式。這個處理包括掩模27的去除，以重新露出襯底22。對于氧化硅基層24和氮化硅層26的優(yōu)選掩模組成成分組合，最好用包括一系列氟化氫(HF)、磷酸(H3PO4)、之后再用氫氟酸(HF)的濕法處理技術(shù)來清除掩模27。
器件20然后被進一步整平，以便以填充的絕緣溝槽92、94、96、98的形式來提供電絕緣結(jié)構(gòu)90。填充的絕緣溝槽92、94、96、98一般分別有平坦的表面92a、94a、96a、98a，在整平之后接近與襯底表面22a共平面。在其它的實施方案中，絕緣結(jié)構(gòu)90的表面可以保留突出或延伸到襯底表面22a的上面。
在階段200f，器件20也包括形成于元件區(qū)28以提供集成電路100a(部分表示)的元件100。元件100包括絕緣柵極場效應晶體管(IGFET)120a、120b。IGFET 120a、120b有相應的從襯底22延伸的柵極結(jié)構(gòu)121。每一個結(jié)構(gòu)121包括導電柵極元件122、電介質(zhì)柵極襯墊124和一對相對的側(cè)壁隔板126。柵極元件122最好包括摻雜的多晶硅(也指定為″poly″或″polysilicon″)。襯墊124也最好用標準柵極氧化物形成，隔板126最好用電介質(zhì)材料比如硅的氧化物或氮化硅形成。結(jié)構(gòu)121最好使用標準的被本領(lǐng)域技術(shù)人員已知的技術(shù)形成。襯底22在選定的區(qū)域摻雜不同，以確定IGFET 120a、120b的所希望的半導體結(jié)。摻雜的襯底區(qū)130確定被IGFET 120a、120b共用的源/漏。同樣，摻雜的襯底區(qū)132確定IGFET 120a的單獨的源/漏，而摻雜的襯底區(qū)134確定IGFET 120b的單獨的源/漏。
區(qū)域130、132、134最好通過用適當?shù)膎+或p+摻雜劑，選擇性注入襯底22來形成，導電類型分別與IGFET 120a、120b的襯墊124下面的襯底溝道區(qū)140a、140b要求的p-或n-摻雜劑相反?？梢允褂帽绢I(lǐng)域技術(shù)人員已知的技術(shù)，形成區(qū)域130、132、134，以便在隔板126下面提供輕摻雜漏(LDD)區(qū)。IGFET 120a、120b最好各具有0.25微米或更小的臨界尺寸。
在階段200f之后，工件20可以被進一步處理，以便完成用作集成電路器件。在一個實施方案中，在階段200f之后，選擇性形成與元件100的電接觸。連接區(qū)域可以沿硅表面，通過淀積與之接觸形成的適當?shù)慕饘賹颖热珂u(W)、鈦(Ti)、鈷(Co)、鉭(Ta)、或鉑(Pt)來形成。然后使用本領(lǐng)域技術(shù)人員已知的技術(shù)，對工件20進行退火，以便適合于形成硅化物/多硅化物薄膜。一個或更多個金屬化層可以被制造來選擇性地接觸和互連元件100，且外部接觸襯墊可以被形成，以便電互連到其他器件。工件20可以是半導體晶片的一部分，該晶片在選定的加工操作實現(xiàn)之后，被分成許多單個的集成電路芯片。在電互連被形成之后，可以進行封裝，包括用適當建立的接觸襯墊形成外部電互連比如金屬絲鍵合。
應該理解，工件20在只表示一些代表性集成電路元件100——即晶體管120a、120b的部分視圖中被描述。其他實施方案可以有比所描述的數(shù)量更大或種類更多的集成電路元件；然而，描述這樣的附加特征會不必要地使附圖復雜化。類似地，不同的有源或無源集成電路元件類型，如本領(lǐng)域技術(shù)人員想到的，可以附加地或變通地被包括，但為了增加清晰度而沒有被具體描述。而且，如本領(lǐng)域技術(shù)人員想到的，不同數(shù)量、安排或間隔的絕緣結(jié)構(gòu)90可以在其他實施方案中被利用。確實，在一個優(yōu)選實施方案中，可以想象許多更多的絕緣結(jié)構(gòu)90將會被用來沿著襯底22確定相應數(shù)量的有源元件。
同樣，其他類型的絕緣結(jié)構(gòu)可以與本發(fā)明的結(jié)構(gòu)混合或組合。在另一個非限定的方面，本發(fā)明的指導可以被應用到任何需要絕緣結(jié)構(gòu)的器件。確實，在其它的變通實施方案中，按照本發(fā)明的絕緣結(jié)構(gòu)被用來形成不同類型的器件，比如不打算有集成電路的，或提供可能缺少任何常規(guī)元件或電路的器件。
應該注意的是，本發(fā)明公開的實施方案的實現(xiàn)不限定于圖中所述工藝流程?？梢岳斫?，按照本發(fā)明的器件的制備，可以被結(jié)合到本領(lǐng)域技術(shù)人員已知的其它工藝流程中。而且，本發(fā)明的工藝可以被改變、重新安排、替換、刪除、重復、組合或添加到如本領(lǐng)域技術(shù)人員想到的其它工藝中，而不偏離本發(fā)明的構(gòu)思。如本領(lǐng)域技術(shù)人員想到的那樣，這些工藝中的各種階段、程序、技術(shù)、狀態(tài)、和操作，可以被額外地或變通地改變、重新安排、替換、刪除、重復或組合。
所有在本說明書中引用的出版物、專利和專利申請，在這里列為參考，好像每一個單獨的出版物、專利或?qū)＠暾埵谴_切地和獨立的被參考一樣，在這里說明它的整體。而且，不認為本發(fā)明被限定在任何這里表達的理論或提供的操作機制中。同時本發(fā)明已經(jīng)在附圖中和前述的說明中被詳細描述和說明，它們被認為是描述性的而不是限制性的，可以理解，只是描述了優(yōu)選實施方案，來自下列權(quán)利要求所定義的本發(fā)明的構(gòu)思的所有改變、修正和等同物，都希望得到保護。
權(quán)利要求
1.一種方法，包括在用來制作至少一個集成電路的工件的襯底中形成許多溝槽，這些溝槽確定許多沿著襯底的彼此電絕緣的區(qū)域；通過用至少大約為5的淀積-刻蝕比率同時淀積和濺射刻蝕電介質(zhì)材料，至少部分填充這些溝槽；以及整平工件。
2.權(quán)利要求1的方法，其中所述整平包括工件的化學-機械拋光。
3.權(quán)利要求1的方法，其中的比率在大約5.5到大約6.5的范圍內(nèi)。
4.權(quán)利要求3的方法，其中的比率在大約5.8到大約6.2的范圍內(nèi)。
5.權(quán)利要求1的方法，進一步包括在所述至少部分填充之后和所述整平之前，淀積另一種電介質(zhì)材料。
6.權(quán)利要求1的方法，進一步包括在襯底上淀積第一電介質(zhì)層；在第一電介質(zhì)層上淀積第二電介質(zhì)層；和其中所述形成包括圖形化第一和第二電介質(zhì)層以提供溝槽。
7.權(quán)利要求6的方法，其中襯底用單晶硅形成，第一電介質(zhì)層包括硅的氧化物，第二電介質(zhì)層包括氮化硅，電介質(zhì)材料是氧化硅基化合物，而所述整平包括工件的化學-機械拋光。
8.權(quán)利要求6的方法，其中所述整平包括工件的化學-機械拋光，并進一步包括在所述整平之前，用電介質(zhì)涂層覆蓋工件，所述電介質(zhì)涂層至少部分用電介質(zhì)材料形成；在所述整平之前，確定與要求的工件平整度一致的電介質(zhì)涂層的最小厚度；和沿工件完成多個絕緣柵極場效應晶體管的形成，該晶體管各具有不大于約0.25微米的臨界尺寸。
9.一種方法，包括在集成電路襯底上形成許多溝槽；在這些溝槽中淀積電介質(zhì)材料，該電介質(zhì)材料用淀積-刻蝕比率至少約為5的高密度等離子體提供；和沿著襯底提供許多電路元件。
10.權(quán)利要求9的方法，其中當這些溝槽各被電介質(zhì)材料至少部分填充時，其中的襯底確定許多被溝槽彼此電絕緣的區(qū)域。
11.權(quán)利要求9的方法，其中的比率在大約5.5到大約6.5的范圍內(nèi)。
12.權(quán)利要求11的方法，其中的比率在大約5.8到大約6.2的范圍內(nèi)。
13.權(quán)利要求11的方法，其中所述淀積包括，在通過高密度等離子體用電介質(zhì)材料至少部分填充溝槽之后，淀積TEOS電介質(zhì)。
14.權(quán)利要求11的方法，進一步包括在所述形成之前，在襯底上淀積包括硅的氧化物的第一層；在所述形成之前，在第一層上淀積包括氮化硅的第二層；和用化學-機械拋光去除一部分電介質(zhì)材料。
15.一種方法，包括在集成電路襯底內(nèi)形成許多溝槽，這些溝槽確定許多彼此電絕緣的襯底區(qū)域；通過暴露到具有第一淀積-刻蝕比率的高密度等離子體中，在溝槽中淀積電介質(zhì)材料；調(diào)整高密度等離子體到比第一比率大的第二淀積-刻蝕比率，以便在至少部分填充溝槽之后，在襯底上累積電介質(zhì)材料；和去除一部分電介質(zhì)材料以整平工件。
16.權(quán)利要求15的方法，進一步包括沿著襯底完成多個電路元件的形成。
17.權(quán)利要求15的方法，其中第一比率至少為5。
18.權(quán)利要求15的方法，其中第一比率在大約5.5到大約6.5的范圍內(nèi)。
19.權(quán)利要求15的方法，進一步包括在所述形成之前，在襯底上淀積包括硅的氧化物的第一層；在所述形成之前，在第一層上淀積包括氮化硅的第二層；和其中所述的形成包括圖形化第一層和第二層以確定溝槽，這些溝槽各穿過第一層和第二層中的窗口。
20.權(quán)利要求15的方法，其中所述去除用化學-機械拋光進行。
全文摘要
公開的是提供集成電路的技術(shù),包括提供改進的集成電路絕緣結(jié)構(gòu)。該技術(shù)包括在集成電路襯底內(nèi)形成許多溝槽,以確定許多彼此電絕緣的襯底區(qū)。一種電介質(zhì)材料通過暴露到具有第一淀積－刻蝕比率的高密度等離子體,被淀積在溝槽中。在至少部分填充溝槽之后,高密度等離子體被調(diào)整為比第一比率大的第二淀積－刻蝕比率,以便在襯底上累積電介質(zhì)材料。一部分電介質(zhì)材料被去除以便整平工件。許多元件比如絕緣柵極場效應晶體管,可以隨后制作在溝槽之間的各個襯底區(qū)域內(nèi)。
文檔編號H01L21/70GK1387679SQ00802219
公開日2002年12月25日 申請日期2000年8月18日 優(yōu)先權(quán)日2000年8月18日
發(fā)明者O·拉帕拉, R·索利斯, H·布魯格, M·S·洛維, B·莫斯萊希, M·維林 申請人:皇家菲利浦電子有限公司