移位寄存器及顯示裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及移位寄存器及顯示裝置，特別涉及顯示裝置的驅動電路所使用的移位寄存器。
本申請以2013年10月8日在日本提出專利申請的特愿2013 — 211420號為基礎主張優(yōu)先權，在本申請中引用其內容。
【背景技術】
[0002]近年來，在有源矩陣型的顯示裝置中，所謂的單片電路技術正得到普及，即在同一塊玻璃基板上形成用于向像素注入電荷的像素用薄膜晶體管(Thin Film Transistor)和構成用于驅動與像素用薄膜晶體管連接的掃描線或信號線的驅動電路等周邊電路的周邊電路用薄膜晶體管。
[0003]在這種顯示裝置中，利用掃描線驅動電路以行為單位選擇二維狀排列的顯示元件，并對所選擇的顯示元件寫入與顯示數(shù)據(jù)對應的電壓，從而顯示圖像。該掃描線線驅動電路使用基于時鐘信號將輸出信號依次移位的移位寄存器。在依次進行點驅動的顯示裝置中，用于驅動信號線的信號線驅動電路的內部設置有相同的移位寄存器。
[0004]在掃描線驅動電路和信號線驅動電路都使用移位寄存器的情況下，在將液晶顯示裝置的電源電路接通或斷開時，移位寄存器的動作會變得不穩(wěn)定，從而可能在圖像上產生紊亂。在該情況下，若實施從移位寄存器的全部輸出端子同時輸出高電平的輸出信號的全導通動作，則能緩和畫面上所顯示的圖像的紊亂。在例如國際公開第2012/029799號(專利文獻I)中公開了可以進行上述的全導通動作的移位寄存器。
[0005]圖22是表示在國際公開2012/029799號中公開的現(xiàn)有技術的移位寄存器的結構例的圖。在圖22中示出的移位寄存器是將多級的移位寄存器單位電路SRUl、SRU2、SRU3、...、SRUn (η為2以上的自然數(shù))從屬連接來構成的。分別向移位寄存器單位電路SRUl、SRU2、SRU3、…、SRUn提供時鐘信號CK1、CK2、以及全導通控制信號Α0Ν、Α0ΝΒ(Α0ΝΒ是AON的反相信號)。此外，起始脈沖信號ST輸入至第一級的移位寄存器單位電路SRUl的置位端子SET，并且第二級之后的移位寄存器單位電路SRUl、SRU2、SRU3、…、SRUn的各置位端子SET與前一級的移位寄存器單位電路的輸出端子OUT連接。移位寄存器單位電路SRUl、SRU2、SRU3、…、SRUn的各輸出端子OUT分別與掃描線GLl、GL2、GL3、…、GLn連接。各個移位寄存器單位電路SRUl、SRU2、SRU3、…、SRUn具有相同的結構，以下在指移位寄存器單位電路SRUl、SRU2、SRU3、…、SRUn中的任意一個時，稱為“移位寄存器單位電路SRU”。
[0006]圖23是表示上述的圖22所示的現(xiàn)有技術的移位寄存器單位電路SRU的結構例的圖。移位寄存器單位電路SRU由η溝道型M0S(Metal Oxide Semiconductor —金屬氧化物半導體)場效應晶體管(以下稱為“匪OS晶體管”)Q1?Q9、電阻R1、電容器CA、CB構成。其中，NMOS晶體管Q5、Q6、Q7、電阻R1、電容器CB構成非有效輸出控制部SRUA，NM0S晶體管Q1、Q4、Q8構成有效輸出控制部SRUB，NMOS晶體管Q2、Q9及電容器CA構成有效輸出部SRUC，匪OS晶體管Q3構成非有效輸出部SRUD。有效輸出控制部SRUB控制有效輸出部SRUC并將輸出信號設為高電平，非有效輸出控制部SRUA控制非有效輸出部SRUD并將輸出信號設為低電平。
[0007]多級移位寄存器單位電路SRUl、SRU2、SRU3、…、SRUn中，向奇數(shù)級的移位寄存器單位電路SRU的時鐘端子CK及時鐘端子CKB分別輸入時鐘信號CKl及時鐘信號CK2，而向偶數(shù)級的移位寄存器單位電路SRU的時鐘端子CK及時鐘端子CKB，與奇數(shù)級的移位寄存器單位電路相反地分別輸入時鐘信號CK2及時鐘信號CK1。時鐘信號CKl和時鐘信號CK2是例如相位彼此偏移180°的時鐘信號，設定各信號的低電平區(qū)間以使各信號不會同時為高電平。但是，時鐘信號CKl和時鐘信號CK2的相位差不限于180°，只要時鐘信號CKl及時鐘信號CK2彼此的高電平期間不重疊，可以是任意的時鐘信號。
[0008]接著，對上述的現(xiàn)有技術的移位寄存器的動作進行說明。
圖24A及24B是用于說明現(xiàn)有技術的移位寄存器的動作示例的時序圖，圖24A是通常動作時的時序圖，圖24B是全導通動作時的時序圖。在圖24A及圖24B中，起始脈沖信號ST、時鐘信號CK1、CK2的高電平及低電平分別與提供至移位寄存器的電源電壓VDD及接地電壓VSS對應。此外，在圖24A及圖24B中，Nil、N21表示第一級的移位寄存器單位電路SRUl的節(jié)點N1、吧，附2、吧2表示第二級的移位寄存器單位電路31^2的節(jié)點附、吧4111、吧11表示第11級的移位寄存器單位電路3冊11的節(jié)點附、吧，01]1'1、01712、01]1'11表示第一級、第二級、第11級的移位寄存器單位電路SRU的輸出信號。
[0009]首先，對于通常動作進行說明。在通常動作中，全導通控制信號AON設定為低電平，其反相信號即全導通控制信號AONB設定為高電平。在時刻t0若起始脈沖信號ST輸入至第一級的移位寄存器單位電路SRUl的置位端子SET，則在有效輸出控制部SRUB中，NMOS晶體管Ql為導通，節(jié)點NI I被預充電至比電源電壓VDD下降了匪OS晶體管Ql的閾值電壓Vth的電壓(VDD—Vth)。
[0010]在該情況下，在非有效輸出控制部SRUA中，輸入至時鐘端子CKB的時鐘信號CK2和輸入至置位端子SET的起始脈沖信號ST—起變?yōu)楦唠娖剑虼薔MOS晶體管Q5、Q6、Q7全部為導通，然而電阻Rl為高電阻，因此節(jié)點N21的電壓變?yōu)榻拥仉妷篤SS附近的低電平。由此，NMOS晶體管Q3、Q4的柵極信號電平為低電平，這些NMOS晶體管Q3、Q4均處于截止狀態(tài)。
[0011]之后，在輸入至時鐘端子CKB的時鐘信號CK2和輸入至置位端子SET的起始脈沖信號ST的各信號電平變?yōu)榻拥仉妷篤SS的低電平時，NMOS晶體管Q5、Q7截止，因此節(jié)點N21變?yōu)楦訝顟B(tài)，但該節(jié)點N21的電壓被電容器CB保持。此外，在輸入至置位端子SET的起始脈沖信號ST的信號電平變?yōu)榻拥仉妷篤SS的低電平時，匪OS晶體管Ql截止，因此節(jié)點NI I變?yōu)楦訝顟B(tài)，但該節(jié)點NI I的電壓被電容器CA保持。
[0012]接著，在時刻tl，若輸入至時鐘端子CK的時鐘信號CKl變?yōu)楦唠娖剑瑒tNMOS晶體管Q2的源極電壓上升。若NMOS晶體管Q2的源極電壓上升，則通過電容器的自舉效果，節(jié)點Nll的電壓被推到比電源電壓VDD更高的電壓。若NMOS晶體管Q2的柵極電壓變?yōu)楦唠妷?，則NMOS晶體管Q2不會因其閾值電壓Vth而產生電壓降，將輸入至時鐘端子CK的時鐘信號CKI的高電平傳輸至輸出端子OUTl。由此，輸出信號OUTl變?yōu)楦唠娖綇亩M行有效輸出。
[0013]之后，在時刻t2，若輸入至時鐘端子CKB的時鐘信號CK2變?yōu)楦唠娖?，則NMOS晶體管Q5導通，從而節(jié)點N21的電壓上升。若節(jié)點N21的電壓上升，則NMOS晶體管Q3和NMOS晶體管Q4的柵極電壓上升，這些匪OS晶體管Q3和匪OS晶體管Q4均導通，節(jié)點Nll的放電和輸出端子OUT的下拉同時進行。由此，輸出信號OUTl變?yōu)榈碗娖綇亩M行非有效輸出。之后，每當輸入至時鐘端子CKB的時鐘信號CK2的信號電平周期性的變?yōu)楦唠娖綍r，NMOS晶體管Q5導通，由此節(jié)點N21的信號電平維持在高電平。其結果，在時刻t2之后，NMOS晶體管Q3、Q4均維持導通狀態(tài)，輸出信號OUTl維持在低電平。
[0014]對于第二級移位寄存器單位電路SRU2也相同，通過在時刻tl將第一級的移位寄存器單位電路SRUl的輸出端子OUTl的輸出信號輸入至第二級移位寄存器單位電路SRU2的置位端子SET，節(jié)點N12被預充電。然后，在時刻t2，從第二級的移位寄存器單位電路SRU2的輸出端子OUT輸出輸出信號0UT2。然后，在時刻t3，若時鐘信號CKl變?yōu)楦唠娖剑瑒t第二級移位寄存器單位電路SRU2的節(jié)點NI 2的放電和輸出端子OUT的下拉同時進行，輸出信號0UT2變?yōu)榈碗娖綇亩M行非有效輸出。
[0015]之后，到最后一級移位寄存器單位電路SRUn為止都重復相同的動作。其結果，多個移位寄存器單位電路SRUl、SRU2、SRU3、、SRUn實施移位動作，將高電平的脈沖信號依次輸出至掃描線 GLl、GL2、GL3、…、GLn。
若采用該移位寄存器，則不會產生貫通電流，僅使用二相時鐘信號CKl、CK2和前一級的輸出信號作為輸入信號，從而能穩(wěn)定地進行移位動作。
[0016]接著，對于從構成移位寄存器的多個移位寄存器單位電路SRUl、SRU2、SRU3、…、SRUn的全部輸出端子OUT同時輸出高電平的輸出信號的全導通動作進行說明。
在啟動全導通動作的情況下，全導通控制信號AON設定為高電平，其反相信號即全導通控制信號AONB設定為低電平。此外，在本例中，起始脈沖信號ST、時鐘信號CK1、CK2都設定為高電平。
[0017]若全導通控制信號AON設定為高電平、全導通控制信號AONB設定為低電平，則在第一級的移位寄存器單位電路SRUl中，匪OS晶體管Q9為導通狀態(tài)，NMOS晶體管Q8為截止狀態(tài)。此外，在該情況下，匪OS晶體管Q6截止、匪OS晶體管Q7導通，因此節(jié)點N21變?yōu)榈碗娖?接地電壓VSS)，柵極與節(jié)點N21連接的匪OS晶體管Q3截止。由此，不存在將輸出端子OUT驅動成低電平的要素。若在上述的狀態(tài)下匪OS晶體管Q9變?yōu)閷顟B(tài)，則高電平的輸出信號OUTI輸出至輸出端子OUT。
[0018]對于第二級之后的移位寄存器單位電路SRU2、SRU3、…、SRUn中，從前一級的輸出端子OUT向其置位端子SET輸入高電平的輸出信號，因此第二級之后的移位寄存器單位電路也進行與第一級相同的動作。由此，從移位寄存器單位電路SRUl、SRU2、SRU3、…、SRUn輸出至掃描線61^1、61^、61^3、-_、61^的全部輸出信號都呈高電平，由此進行全導通動作。
[0019]此處，根據(jù)在專利文獻I中記載的技術，在全導通動作時，若全導通控制信號AON及輸入至置位端子SET的起始脈沖信號ST為高電平，則NMOS晶體管Q5、Q7均導通，但是全導通控制信號AONB為低電平，匪OS晶體管Q6截止，因此非有效輸出控制部SRUA內的貫通電流被切斷。
[0020]此外，在全導通動作時，若全導通控制信號AON呈高電平，全導通控制信號AONB呈低電平，則薄膜晶體管Q8與NMOS晶體管Q6—起截止。由此，有效輸出控制部SRUB內的貫通電流被切斷。此外，若匪OS晶體管Q6截止，則節(jié)點N2的信號電平基于輸入至置位端子SET的信號而被匪OS晶體管Q7設為低電平。若節(jié)點N2的信號電平為低電平，則柵極與節(jié)點N2連接的NMOS晶體管Q3截止，因此還能防止流過NMOS晶體管Q2、Q3的貫通電流。
現(xiàn)有技術文獻專利文獻
[0021 ] 專利文獻1:國際專利公開2012/029799號

【發(fā)明內容】

發(fā)明所要解決的技術問題
[0022]為了使顯示裝置的邊框進一步變窄，需要減少移位寄存器的晶體管數(shù)量。但是，根據(jù)上述的現(xiàn)有技術，為了防止全導通動作時的貫通電流等，需要具備NMOS晶體管Q6、Q8，因此存在移位寄存器的晶體管數(shù)量增加的問題。此外，NMOS晶體管Ql和匪OS晶體管Q8串聯(lián)連接，因此在對節(jié)點NI進行充電情況下，節(jié)點NI的充電電壓會因匪OS晶體管Ql和匪OS晶體管Q8的閾值電壓Vth和導通電阻等降低。因此，還存在從柵極與節(jié)點NI連接的匪OS晶體管Q2輸出的輸出信號的信號電平會降低的弊端。
本發(fā)明的一個實施方式是鑒于上述問題而完成的，其目的是提供一種能使晶體管數(shù)量減少的移位寄存器及具備該移位寄存器的顯示裝置。
解決技術問題的技術方案
[0023]根據(jù)本發(fā)明的一個實施方式的移位寄存器是多個單位電路從屬連接而形成的移位寄存器，所述單位電路包括:在被提供第一時鐘信號的時鐘端子和輸出端子之間連接有電流回路的第一輸出晶體管;在所述輸出端子和規(guī)定電位節(jié)點之間連接有電流回路的第二輸出晶體管;設定部，該設定部在用于將所述多個單位電路的輸出信號的信號電平設定為規(guī)定的信號電平的控制信號為有效的情況下，將所述輸出端子的信號電平設定為所述規(guī)定的信號電平;第一輸出控制部，該第一輸出控制部在所述控制信號為有效的情況下，響應所述控制信號并使所述第一輸出晶體管截止，在所述控制信號為非有效的情況下，響應接在所述第一時鐘信號之后的第二時鐘信號或與所述第一時鐘信號同步的信號，并將輸入信號提供至所述第一輸出晶體管的控制電極并使所述第一輸出晶體管導通；以及第二輸出控制部，該第二輸出控制部在所述控制信號為有效的情況下，使所述第二輸出晶體管截止，在所述控制信號為非有效的情況下，響應接在所述第一時鐘信號之后的第二時鐘信號，使所述第一輸出晶體管截止，并且使所述第二輸出晶體管導通。
技術效果
[0024]根據(jù)本發(fā)明，能使構成移位寄存器的晶體管數(shù)量減少。
【附圖說明】
[0025]圖1是表示本發(fā)明的第I實施方式的顯示裝置的結構例的簡要框圖。
圖2是表示第I實施方式的移位寄存器的結構例的簡要框圖。
圖3是表示第I實施方式的移位寄存器單位電路的結構例的電路圖。
圖4A是表示第I實施方式的移位寄存器的第一動作例的時序圖。
圖4B是表示第I實施方式的移位寄存器的第二動作例的時序圖。
圖5是用于說明第I實施方式的顯示裝置的接通流程的動作例的時序圖。
圖6A是用于說明第I實施方式的顯示裝置的斷開流程的第一動作例的時序圖。
圖6B是用于說明第I實施方式的顯示裝置的斷開流程的第二動作例的時序圖。
圖7是用于說明第I實施方式的顯示裝置的強制切斷時的動作例的時序圖。 圖8是表示第2實施方式的移位寄存器單位電路的結構例的電路圖。
圖9A是表示第2實施方式的移位寄存器的第一動作例的時序圖。
圖9B是表示第2實施方式的移位寄存器的第二動作例的時序圖。
圖10是表示第3實施方式的移位寄存器單位電路的結構例的電路圖。
圖11是表示第4實施方式的移位寄存器單位電路的結構例的電路圖。
圖12是表示第5實施方式的移位寄存器單位電路的結構例的電路圖。
圖13是表示第6實施方式的移位寄存器單位電路的結構例的電路圖。
圖14A是表示第6實施方式的移位寄存器的第一動作例的時序圖。
圖14B是表示第6實施方式的移位寄存器的第二動作例的時序圖。
圖15是表示第7實施方式的移位寄存器單位電路的結構例的電路圖。
圖16是表示第8實施方式的移位寄存器的結構例的簡要框圖。
圖17是表示第8實施方式的移位寄存器單位電路的結構例的電路圖。
圖18A是表示第8實施方式的移位寄存器單位電路的第一詳細例的電路圖。
圖18B是表示第8實施方式的移位寄存器單位電路的第二詳細例的電路圖。
圖18C是表示第8實施方式的移位寄存器單位電路的第三詳細例的電路圖。
圖19A是表示第8實施方式的移位寄存器的第一動作例的時序圖。
圖19B是表示第8實施方式的移位寄存器的第二動作例的時序圖。
圖19C是表示第8實施方式的移位寄存器的第三動作例的時序圖。
圖20是表示第9實施方式的移位寄存器單位電路的結構例的電路圖。
圖21A是表示第9實施方式的移位寄存器的第一動作例的時序圖。
圖21B是表示第9實施方式的移位寄存器的第一動作例的時序圖。
圖22是表示現(xiàn)有技術的移位寄存器的結構例的框圖。
圖23是表示現(xiàn)有技術的移位寄存器單位電路的結構例的電路圖。
圖24A是表示現(xiàn)有技術的移位寄存器的第一動作例的時序圖。
圖24B是表示現(xiàn)有技術的移位寄存器的第二動作例的時序圖。
【具體實施方式】
[0026][第I實施方式]
(結構的說明)
對于本發(fā)明的第I實施方式進行說明。
圖1是表示本發(fā)明的第I實施方式的顯示裝置100的結構例的簡要框圖。顯示裝置100是例如有源矩陣型的液晶顯示裝置，包括:顯示部110;掃描線驅動電路(柵極驅動器)120;信號線驅動電路(源極驅動器)130;顯示控制電路140;電源電路150;信號線選擇用薄膜晶體管(模擬開關)TSl、TS2、…、TSm;以及其他電路。
[0027]顯示部110具備以在垂直線方向延伸的方式配置的多根信號線SLl、SL2、…、SLm(m:自然數(shù))、以在水平線方向延伸的方式配置的多根掃描線GL1、GL2、…、GLn (η:自然數(shù))、以及多個像素部ΡΙΧ。
[0028]多個像素部PIX以位于信號線SLl、SL2、…、SLm和掃描線GLl、GL2、…、GLn的交叉點的方式呈行列狀配置，從而形成顯示裝置100的顯示區(qū)域。此外，多個像素部PIX分別具備配置在兩塊基板間的液晶(液晶材料)LC、設置在其中一塊基板上的像素用薄膜晶體管TC、由上述液晶LC形成的像素電容部(輔助電容)CS、以及設置在另一塊基板上的相對電極(透明電極)Tcom。
[0029]像素用薄膜晶體管TC的柵極與通過上述交叉點的掃描線GLp(p:滿足I< ρ < η的任意整數(shù))連接，源極與信號線SLq(q:滿足I Sq Sm的任意整數(shù))連接，漏極與像素電容部CS的第一端子連接。像素電容部CS用于保持與基于顯示裝置100上顯示視頻(圖像)的數(shù)據(jù)信號的各像素值(灰度值)對應的電壓。像素電容部CS的第二端子與輔助電容電極線CSL連接。
此外，在本實施方式中，雖然假設VA(Vertical Alignment—垂直對齊)方式并具備輔助電容電極線CSL，然而不限定于本實施例，本發(fā)明可以適用IPS(In Plane Switching—平面轉換)方式等任意方式，例如像素電容部CS的第二電極可以與相對電極Tcom連接。
[0030]在本實施方式中，像素用薄膜晶體管TC是η溝道型場效應晶體管。但是，像素用薄膜晶體管TC不限定于η溝道型薄膜晶體管，能使用任意種類的晶體管。
[0031]掃描線驅動電路120具備移位寄存器121，通過該移位寄存器121將掃描信號(在后文中闡述的柵極信號Gl、G2、…、Gn)依次提供至掃描線GLl、GL2、…、GLn。像素部PIX響應從移位寄存器121提供