半導(dǎo)體存儲(chǔ)裝置及nand型快閃存儲(chǔ)器的程序化方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明有關(guān)于半導(dǎo)體存儲(chǔ)裝置的輸出入數(shù)據(jù)的錯(cuò)誤檢測(cè)修正，且特別有關(guān)于NAND型快閃存儲(chǔ)器的輸入數(shù)據(jù)的錯(cuò)誤檢測(cè)修正及其程序。
【背景技術(shù)】
[0002]快閃存儲(chǔ)器、DRAM等的半導(dǎo)體裝置中，集成度逐年增加，要制造出良好或沒有缺陷的存儲(chǔ)元件變得困難。因此，在存儲(chǔ)器芯片上會(huì)利用一種冗余機(jī)制，來補(bǔ)償在制造過程中發(fā)生的存儲(chǔ)器元件的物理性缺陷。例如，在一種冗余機(jī)制中，通過設(shè)置冗余存儲(chǔ)器來補(bǔ)償具有物理性缺陷的存儲(chǔ)元件。而半導(dǎo)體存儲(chǔ)器除了使用冗余存儲(chǔ)器來進(jìn)行物理性補(bǔ)償外，也會(huì)使用錯(cuò)誤檢測(cè)修正電路(ECC:Error Checking Correct1n)來作為軟件錯(cuò)誤的處理對(duì)策。
[0003]NAND型快閃存儲(chǔ)器中，反復(fù)地程序化或抹去數(shù)據(jù)，使得隧道絕緣層劣化造成電荷保持性變差、被隧道絕緣層所捕捉的電子使臨界值電壓產(chǎn)生變動(dòng)，引起位錯(cuò)誤。專利文獻(xiàn)I中，搭載了錯(cuò)誤檢測(cè)修正電路作為這種位錯(cuò)誤的處理對(duì)策。特別是，靠近塊選擇晶體管的存儲(chǔ)單元，由于微影刻蝕所形成的圖樣的不均勻或是擴(kuò)散層形成時(shí)的離子注入的不均勻，使得位錯(cuò)誤率有偏高的傾向，為了補(bǔ)償更多這樣的錯(cuò)誤而儲(chǔ)存了 ECC碼。
[0004]NAND型快閃存儲(chǔ)器有I個(gè)存儲(chǔ)單元儲(chǔ)存I位的數(shù)據(jù)的類型，也有I個(gè)存儲(chǔ)單元儲(chǔ)存多位的數(shù)據(jù)的類型。專利文獻(xiàn)2中，揭露了這種多位的數(shù)據(jù)的錯(cuò)誤修正機(jī)制。專利文獻(xiàn)3更揭露一種快閃存儲(chǔ)器，將ECC運(yùn)算(ECC parity)附加于輸入的數(shù)據(jù)來產(chǎn)生ECC符號(hào)，將產(chǎn)生的ECC符號(hào)寫入實(shí)體存儲(chǔ)區(qū)塊，當(dāng)從實(shí)體存儲(chǔ)區(qū)塊讀出的頁數(shù)據(jù)有錯(cuò)誤時(shí)通過ECC符號(hào)來修正錯(cuò)誤，將修正的錯(cuò)誤數(shù)目到達(dá)門檻值以上的實(shí)體存儲(chǔ)區(qū)塊視為警告實(shí)體存儲(chǔ)區(qū)塊并登入表格，在數(shù)據(jù)寫入時(shí)降低選擇警告實(shí)體存儲(chǔ)區(qū)塊的優(yōu)先順位。
[0005]【背景技術(shù)】文獻(xiàn)
[0006]專利文獻(xiàn)1:日本特開2010-152989號(hào)公報(bào)
[0007]專利文獻(xiàn)2:日本特開2008-165805號(hào)公報(bào)
[0008]專利文獻(xiàn)3:日本特開2010-79486號(hào)公報(bào)
[0009]圖1說明將已知的ECC電路整合于芯片上的NAND型快閃存儲(chǔ)器的程序化實(shí)施例。從外部輸出入端輸入的程序化數(shù)據(jù)載入分頁緩沖/感測(cè)電路400。當(dāng)載入結(jié)束時(shí)，傳送電路410接著將分頁緩沖/感測(cè)電路400保持的程序化數(shù)據(jù)傳送到ECC電路420。傳送電路410例如包括可在雙方傳輸數(shù)據(jù)的復(fù)數(shù)的傳輸晶體管，各晶體管被共通連接至各柵極的控制信號(hào)TG所驅(qū)動(dòng)。ECC電路420將收到的數(shù)據(jù)進(jìn)行ECC計(jì)算，產(chǎn)生錯(cuò)誤修正符號(hào)(錯(cuò)誤碼)。產(chǎn)生的錯(cuò)誤修正符號(hào)被ECC電路420送回分頁緩沖/感測(cè)電路400的既定領(lǐng)域。之后，分頁緩沖/感測(cè)電路400將輸入的程序化數(shù)據(jù)及錯(cuò)誤修正符號(hào)程序化至存儲(chǔ)器陣列中被選擇的頁面。
[0010]然而，分頁緩沖/感測(cè)電路400往ECC電路420的數(shù)據(jù)的傳送時(shí)間可能變得比較大。假設(shè)分頁緩沖/感測(cè)電路400以區(qū)段單位來接收數(shù)據(jù)，而ECC電路420要對(duì)區(qū)段單位的數(shù)據(jù)進(jìn)行ECC處理的話，程序化數(shù)據(jù)在分頁緩沖/感測(cè)電路400的全部的區(qū)段傳送結(jié)束為止都無法程序化。伴隨著高度集成化使得每I頁的位數(shù)增加的話，數(shù)據(jù)傳送時(shí)間及ECC電路運(yùn)算所需要的時(shí)間成比例地增加。因此，結(jié)果將造成程序化數(shù)據(jù)程序化至存儲(chǔ)器陣列的時(shí)間變長(zhǎng)。

【發(fā)明內(nèi)容】

[0011]本發(fā)明目的在于解決上述已知的問題，而提供了一種半導(dǎo)體存儲(chǔ)裝置，能夠維持?jǐn)?shù)據(jù)的可靠度并且嘗試使程序化動(dòng)作高速化，該半導(dǎo)體存儲(chǔ)裝置包括:存儲(chǔ)器陣列；數(shù)據(jù)保持元件，保持從該存儲(chǔ)器陣列讀出的數(shù)據(jù)，或者是保持要寫入該存儲(chǔ)器陣列的數(shù)據(jù)；輸入元件；錯(cuò)誤檢測(cè)修正元件，進(jìn)行數(shù)據(jù)的錯(cuò)誤檢測(cè)修正；供給元件，將來自該輸入元件的輸入數(shù)據(jù)并列地供給至該數(shù)據(jù)保持元件及該錯(cuò)誤檢測(cè)修正元件；以及寫入元件，將該錯(cuò)誤檢測(cè)修正元件處理來自該供給元件的數(shù)據(jù)而產(chǎn)生的錯(cuò)誤修正符號(hào)寫入該數(shù)據(jù)保持元件。
[0012]半導(dǎo)體存儲(chǔ)裝置更包括:程序化元件，當(dāng)元件該錯(cuò)誤修正符號(hào)寫入該數(shù)據(jù)保持元件后，將保持于該數(shù)據(jù)保持元件的數(shù)據(jù)程序化至存儲(chǔ)器陣列。該程序化元件進(jìn)行程序化時(shí)，該供給元件將輸入該輸入元件的數(shù)據(jù)供給至該錯(cuò)誤檢測(cè)修正元件。當(dāng)該數(shù)據(jù)保持元件分割為多個(gè)區(qū)段時(shí)，該供給元件將區(qū)段單位的數(shù)據(jù)提供至該錯(cuò)誤檢測(cè)修正元件，該錯(cuò)誤檢測(cè)修正元件以進(jìn)行區(qū)段單位的數(shù)據(jù)的錯(cuò)誤檢測(cè)修正。半導(dǎo)體存儲(chǔ)裝置更包括:數(shù)據(jù)傳送元件，設(shè)置于該數(shù)據(jù)保持元件及該錯(cuò)誤檢測(cè)修正元件之間，其中該數(shù)據(jù)傳送元件會(huì)在讀出動(dòng)作進(jìn)行時(shí)將保持于該數(shù)據(jù)保持元件的數(shù)據(jù)傳送至該錯(cuò)誤檢測(cè)修正元件，在程序化動(dòng)作進(jìn)行時(shí)不會(huì)將保持于該數(shù)據(jù)保持元件的數(shù)據(jù)傳送至該錯(cuò)誤檢測(cè)修正元件。半導(dǎo)體存儲(chǔ)裝置更包括:控制元件，根據(jù)來自外部的指令控制程序化動(dòng)作及讀出動(dòng)作。該數(shù)據(jù)傳送元件被該控制元件所控制。該存儲(chǔ)器陣列是NAND型存儲(chǔ)陣列。
[0013]本發(fā)明的NAND型快閃存儲(chǔ)器的程序化方法包括:將從外部端輸入的程序化數(shù)據(jù)并列地載入分頁緩沖器及錯(cuò)誤檢測(cè)修正電路；將該錯(cuò)誤檢測(cè)修正電路產(chǎn)生的錯(cuò)誤修正符號(hào)連結(jié)到該程序化數(shù)據(jù)，寫入該分頁緩沖器；以及將保持于分頁緩沖器的程序化數(shù)據(jù)及該錯(cuò)誤修正符號(hào)程序化至存儲(chǔ)器陣列中被選擇的分頁。NAND型快閃存儲(chǔ)器的程序化方法更包括:根據(jù)外部輸入的指令來判定是否為程序化動(dòng)作；以及當(dāng)判定為程序化動(dòng)作時(shí)，將該外部端輸入的程序化數(shù)據(jù)載入該錯(cuò)誤檢測(cè)修正電路。
[0014]根據(jù)本發(fā)明，將輸入數(shù)據(jù)并列地載入數(shù)據(jù)保持元件及錯(cuò)誤檢測(cè)修正元件，使錯(cuò)誤檢測(cè)修正元件產(chǎn)生的錯(cuò)誤修正符號(hào)寫入數(shù)據(jù)保持元件，因此不需要從數(shù)據(jù)保持元件往錯(cuò)誤修正手段的實(shí)質(zhì)的數(shù)據(jù)傳送，能夠嘗試縮短程序化的時(shí)間。
【附圖說明】
[0015]圖1為用來說明已知的NAND型快閃存儲(chǔ)器的輸入數(shù)據(jù)的實(shí)施例示意圖。
[0016]圖2為顯示本發(fā)明實(shí)施例的NAND型快閃存儲(chǔ)器的全體概略架構(gòu)。
[0017]圖3為顯示本發(fā)明實(shí)施例的存儲(chǔ)器陣列的NAND串列的架構(gòu)的電路圖。
[0018]圖4為顯示本發(fā)明實(shí)施例的快閃存儲(chǔ)器在程序化時(shí)施加于各部位的電壓的實(shí)施例示意圖。
[0019]圖5為說明輸入至本發(fā)明實(shí)施例的快閃存儲(chǔ)器的數(shù)據(jù)的流程圖。
[0020]圖6為顯示本發(fā)明實(shí)施例的快閃存儲(chǔ)器的輸出入緩沖器的實(shí)施例示意圖。
[0021]圖7為說明本發(fā)明實(shí)施例的慣用領(lǐng)域的數(shù)據(jù)的ECC處理。
[0022]圖8為說明本發(fā)明實(shí)施例的慣用領(lǐng)域的數(shù)據(jù)的ECC處理。
[0023]圖9為說明本發(fā)明實(shí)施例的備用領(lǐng)域的數(shù)據(jù)的ECC處理。
[0024]圖10為說明已知的快閃存儲(chǔ)器的程序化動(dòng)作時(shí)的ECC處理的流程圖。
[0025]圖11為說明本發(fā)明實(shí)施例的快閃存儲(chǔ)器的程序化動(dòng)作時(shí)的ECC處理的流程圖。
[0026]附圖標(biāo)號(hào)
[0027]10?快閃存儲(chǔ)器；
[0028]100?存儲(chǔ)器陣列；
[0029]110、110-1?110-7?輸出入緩沖器；
[0030]112?輸出緩沖器；
[0031]114?切換電路；
[0032]120 ?ECC 電路；
[0033]120A?ECC電路/寫入電路；
[0034]130?位址暫存器；
[0035]140?控制器；
[0036]150?字元線選擇電路；
[0037]160?分頁緩沖/感測(cè)電路；
[0038]170?行選擇電路；
[0039]180?內(nèi)部電壓產(chǎn)生電路；
[0040]200?傳送電路；
[0041]300?慣用領(lǐng)域；
[0042]310?備用領(lǐng)域；
[0043]311 ?315 ?領(lǐng)域；
[0044]400?分頁緩沖/感測(cè)電路；
[0045]410?傳送電路；
[0046]420 ?ECC 電路；
[0047]Di?輸入數(shù)據(jù)；
[0048]GBL ?位線；
[0049]MCi (i = O、1、…、31)?存儲(chǔ)單元；
[0050]NU?NAND串列、串列單元；
[0051]PO?P7?外部輸出入端；
[0052]S⑶、SGS?選擇柵極線；
[0053]SL?源極線；
[0054]SW?切換信號(hào)；
[0055]TD?位線選擇晶體管；
[0056]TS?源極線選擇晶體管；
[0057]TG?控制信號(hào)(驅(qū)動(dòng)信號(hào))；
[0058]Vers?抹除電壓；
[0059]Vpgm?程序化電壓；
[0060]Vpass?通過電壓；
[0061]Vread?讀出通過電壓；
[0062]WL?字元線。
【具體實(shí)施方式】
[0063]接著，參照附圖詳細(xì)說明本發(fā)明的實(shí)施例。在此，會(huì)以NAND型快閃存儲(chǔ)器為例。在附圖中為了容易了解而強(qiáng)調(diào)各部位，但必須留意附圖與實(shí)際的裝置尺寸不同。
[0064]實(shí)施例
[0065]本發(fā)明實(shí)施例的快閃存儲(chǔ)器的典型架構(gòu)顯示于圖2。然而，在此所示的快閃存儲(chǔ)器的架構(gòu)僅為一例，本發(fā)明并不限定于這種架構(gòu)。本實(shí)施例的快閃存儲(chǔ)器10包括:存儲(chǔ)器陣列100，由配置成行列狀的復(fù)數(shù)存儲(chǔ)單元所形成；輸出入緩沖器110，連