非易失性半導體存儲裝置及存儲系統(tǒng)的制作方法
【技術領域】
[0001]本實施方式涉及非易失性半導體存儲裝置及存儲系統(tǒng)。
【背景技術】
[0002]近年來，開發(fā)出層疊有存儲單元的層疊型的半導體存儲器(BiCS:Bit CostScalable Flash Memory,位成本可擴展閃存)。該BiCS能夠以低成本實現(xiàn)大容量的半導體存儲器。

【發(fā)明內(nèi)容】

[0003]本實施方式提供:具備尺寸不同的塊的非易失性半導體存儲裝置及存儲系統(tǒng)。
[0004]根據(jù)實施方式涉及的非易失性半導體存儲裝置，具備存儲單元陣列和周邊電路，其中，所述存儲單元陣列包括層疊于半導體基板的多個存儲單元，具備第I塊和第2塊，所述第I塊包括多個存儲串，所述存儲串包括η個存儲單元，其中，η為自然數(shù)，所述第2塊能保持的數(shù)據(jù)量與所述第I塊不同且包括多個所述存儲串，所述周邊電路對所述存儲單元陣列進行控制；與連接于所述第I塊內(nèi)的存儲單元的沿第I方向延伸的第I字線連接的、且沿與所述第I方向不同的第2方向延伸的所述η條第I信號布線，配置于所述第I塊；與連接于所述第2塊內(nèi)的存儲單元的沿所述第I方向延伸的第2字線組連接的、且沿所述第2方向延伸的m條第2信號布線，配置于所述第2塊，其中，η > m，m為自然數(shù)。
【附圖說明】
[0005]圖1是第I實施方式涉及的存儲系統(tǒng)的整體構成圖。
[0006]圖2是第I實施方式涉及的塊的概念圖。
[0007]圖3是表示第I實施方式涉及的塊的詳情的俯視圖。
[0008]圖4是表示第I實施方式涉及的存儲單元的閾值分布的概念圖，圖4 Ca)是設置于塊BLKO的存儲單元的閾值分布，圖4 (b)是設置于塊BLKl的存儲單元的閾值分布。
[0009]圖5是第I實施方式涉及的存儲控制器的工作，圖5 Ca)是表示存儲系統(tǒng)起動時的工作的流程圖，圖5 (b)是讀出工作時的流程圖。
[0010]圖6A是第I實施方式涉及的存儲單元陣列的剖視圖，是將讀出電壓供給于字線的概念圖。
[0011]圖6B是第I實施方式涉及的存儲單元陣列的剖視圖，是將讀出電壓供給于字線的概念圖。
[0012]圖6C是第I實施方式涉及的存儲單元陣列的剖視圖，是將讀出電壓供給于字線的概念圖。
[0013]圖6D是第I實施方式涉及的存儲單元陣列的剖視圖，是將讀出電壓供給于字線的概念圖。
[0014]圖6E是第I實施方式涉及的存儲單元陣列的剖視圖，是將讀出電壓供給于字線的概念圖。
[0015]圖6F是第I實施方式涉及的存儲單元陣列的剖視圖，是將讀出電壓供給于字線的概念圖。
[0016]圖6G是第I實施方式涉及的存儲單元陣列的剖視圖，是將讀出電壓供給于字線的概念圖。
[0017]圖7A是表示第I實施方式涉及的讀出工作時的從存儲控制器3傳送的各信號的定時圖。
[0018]圖7B是表示第I實施方式涉及的讀出工作時的供給于字線等的電壓的定時圖。
[0019]圖8是第2實施方式涉及的塊的俯視圖，是將該塊用作ROM FUSE時的概念圖。
[0020]圖9是將第2實施方式涉及的塊用作ROM FUSE時的概念圖。
[0021]圖10是第3實施方式涉及的存儲單元陣列，圖10 Ca)是俯視圖，圖10 (b)是沿著圖10Ca)的10 —10’剖面的剖視圖。
[0022]圖11是第3實施方式的變形例涉及的存儲單元陣列，圖11 Ca)是俯視圖，圖11(b)是沿著圖11 Ca)的11 一 11’剖面的剖視圖。
[0023]圖12是第4實施方式涉及的存儲單元陣列的俯視圖。
[0024]符號說明
[0025]1...半導體裝置，2...非易失性半導體存儲裝置，3...存儲控制器，4...主機設備,20...周邊電路
【具體實施方式】
[0026]本實施方式涉及的非易失性半導體存儲裝置采用層疊有半導體存儲器的結構。為了在該非易失性半導體裝置中使數(shù)據(jù)保持特性提高，通過對干擾的影響進行抑制，并且根據(jù)需要使用優(yōu)良的存儲單元MC，使可靠性提高。
[0027]作為其方法之一采用下述結構:根據(jù)需要，不使用容易產(chǎn)生塊BLK內(nèi)的不良的半導體存儲器。因此，將尺寸大小不同的塊形成于存儲單元陣列內(nèi)。
[0028]第I實施方式
[0029]利用圖1關于第I實施方式進行說明。圖1是表示第I實施方式涉及的半導體裝置I和主機(host)設備4的整體的概念圖。半導體裝置I具備非易失性半導體存儲裝置2及存儲控制器3。
[0030]1.整體構成例
[0031]如示于圖1地，第I實施方式中的存儲控制器3 (控制電路)對非易失性半導體存儲裝置2進行控制。
[0032]具體地，存儲控制器3對于非易失性半導體存儲裝置2執(zhí)行寫入工作、讀出工作及刪除工作等。
[0033]并且在該寫入工作、讀出工作時，存儲控制器3與非易失性半導體存儲裝置2進行數(shù)據(jù)的發(fā)送接收。
[0034]作為包括該非易失性半導體存儲裝置2及存儲控制器3的半導體裝置I之一例，可舉出SDTM卡和/或SSD等。
[0035]并且，該半導體裝置I可以與外部的主機設備4連接，以該半導體裝置I和主機設備4構成存儲系統(tǒng)5。半導體裝置I按照通過該主機設備4進行的控制而工作。
[0036]1.1 (非易失性半導體存儲裝置2)
[0037]非易失性半導體存儲裝置2包括存儲單元陣列21 (附圖中，例如為面(plane)O?面3)及能對其進行控制的周邊電路20。這些存儲單元陣列21和周邊電路20通過接觸插頭和/或信號布線電連接。
[0038]1.1.1 (關于面O?面3)
[0039]面O?面3內(nèi)的各自具備多個能保持數(shù)據(jù)的存儲單元MC。該存儲單元MC朝向半導體基板的法線方向而形成。即，面O?面3的各自采取層疊型的結構。
[0040]關于存儲單元陣列21的構成，例如記載于稱為“三維層疊非易失性半導體存儲器”的在2009年3月19日申請的美國專利申請12 / 407，403號中。并且，記載于稱為“三維層疊非易失性半導體存儲器”的在2009年3月18日申請的美國專利申請12 / 406,524號、稱為“非易失性半導體存儲裝置及其制造方法”的在2010年3月25日申請的美國專利申請12 / 679，991號、稱為“半導體存儲器及其制造方法”的在2009年3月23日申請的美國專利申請12 / 532，030號中。這些專利申請其整體在本申請說明書中通過參照而引用。
[0041]2.1.1 (關于俯視圖)
[0042]接下來利用圖2，例如示出面O的俯視圖(頂面圖)。還有，關于面I?面3，因為是與面O相同的構成，所以在此將說明省略。
[0043]如示于圖2地，面O具備BLKO?BLKn (η為自然數(shù))。BLKO?BLKn之中，雖然關于BLKO、BLKn為相同的塊尺寸(附圖中，標記為大)，但是BLKl和BLKk (I彡k彡η)為比BLKO及BLKn小的塊尺寸(附圖中，標記為小)。
[0044]例如，設各塊BLK的字線WL的層疊數(shù)為12條。該情況下，在BLKO及BLKn中，對構成該BLKO及BLKn的12條字線WL連接相對應的12條信號布線CG。
[0045]而且，該信號布線CG相應于配置為后述的梳齒狀的字線WL，分別形成于第I方向。
[0046]相對于此，在BLKl及BLKk連接比12條少的信號布線CG。該情況后述，這是因為:在塊BLKl及塊BLKk的鉤接部分處使字線WL和信號布線CG相連接時，采用使該多條字線WL共用連接的構成。
[0047]例如，塊BLKl及塊BLKk中的信號布線CG的條數(shù)為6條。
[0048]還有，BLKl及BLKk的塊尺寸既可以相同，也可以為不同的大小。
[0049]以下，關于面O的俯視圖的詳情進行說明。
[0050]2.1.2 (俯視圖的詳情)
[0051]接下來，利用圖3，關于塊BLK的詳情進行說明。圖3是作為一例表示塊BLKO及塊BLKl的詳情的俯視圖，在此也設各塊BLK的字線WL層疊數(shù)為12層。
[0052]2.1.2.1 (關于塊 BLKO)
[0053]如示于圖3地，塊BLKO具備12個存儲串單元MU (圖3中，為粗框)。該存儲串單元MU的各自例如包括4個存儲串MS。
[0054]在存儲串單元MU，朝向第I方向連接配置為梳齒狀的字線WL組，朝向第2方向連接位線BLO?BL3，各位線BL共用連接形成于存儲串MSl?存儲串MS12的半導體層SC。
[0055]對字線WL的各自，介由接觸插頭CP (圖3中，為虛線的圓)連接信號布線CG。信號布線CG配置于第2方向。
[0056]并且，在存儲串單元MU中，朝向第I方向配置S⑶線及SGS線，該S⑶線及SGS線介由接觸插頭CP連接于選擇晶體管ST1、ST2。這些S⑶線及SGS線也沿著第2方向配置。
[0057]也就是說，塊BLKO的大小相當于配置信號布線CG、S⑶線及SGS線的第2方向的寬度。在此，設塊BLKO的寬度為W_BLK0。
[0058]并且，在存儲串單元MU區(qū)域中，貫通字線WL地朝向紙面向下方向(附圖中，為第3方向)形成半導體層SC。半導體層SC通過在存