專利名稱：半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明特別涉及配有將多個(gè)存儲(chǔ)單元的地線與位線并行排列的靜態(tài)隨機(jī)存取存儲(chǔ)器的半導(dǎo)體存儲(chǔ)器。
圖5是表示以往使用的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的電路圖。如圖5所示，SRAM有多個(gè)存儲(chǔ)單元100、101、…、110、111、…。存儲(chǔ)單元100、101、…、110、111、…被排列成矩陣狀。將存儲(chǔ)單元的接地(GND)接線端接地。在位線D0、D0、D1、D1、上，分別連接預(yù)充電晶體管10L、10R、11L、11R、…。位線D0、D0、D1、D1、…分別通過列選擇開關(guān)120L、120R、121L、121R、…連接共用位線CD、CD。在共用位線CD、CD上，連接寫入驅(qū)動(dòng)器130。
下面，用圖5說明現(xiàn)有的SRAM寫入動(dòng)作。在初始狀態(tài)時(shí)，位線D0、D0、D1、D1、…利用預(yù)充電晶體管10L、10R、11L、11R、…被預(yù)充電至電源電位Vdd。例如，在對(duì)存儲(chǔ)單元100寫入“0”動(dòng)作時(shí)，首先使預(yù)充電晶體管10L、10R、11L、11R、…截止，對(duì)應(yīng)的列選擇開關(guān)120L、120R導(dǎo)通。由此，按照寫入數(shù)據(jù)D1的值，寫入驅(qū)動(dòng)器130的輸出通過共用位線對(duì)CD、CD到達(dá)位線D0、D0。其中，由于D1=0，所以位線D0的電位下降至接地電位Vss，位線D0的電位為原來的初始值Vdd。因此，如果字線WL0開始上升，那么存儲(chǔ)單元100的值就被改寫為“0”。寫入后，位線D0的電位通過預(yù)充電晶體管10L返回至Vdd。
圖6是表示披露于特開平9-231768號(hào)公報(bào)中的SRAM的圖。圖6所示的SRAM與圖5所示的SRAM的不同點(diǎn)在于，存儲(chǔ)單元100、101、…的電源接線端VD0和GND接線端VS0與單線的電源電位控制電路70的輸出接線端連接著存儲(chǔ)單元110、111、…的電源接線端，VD1和GND接線端VS1連接在單元的電源電位控制電路71的輸出接線端。當(dāng)電源電位控制信號(hào)PVC0、PVC1、…分別是低電平時(shí)，單元電源電位控制電路70、71向VD0、VD1、…供給電源電位Vdd，向VS0、VS1、…供給接地電位Vss。相反，電源電位控制信號(hào)PVC0、PVC1、…分別是高電平時(shí)，向VD0、VD1、…只供給設(shè)定電平比電源電位Vdd低的第2高電位側(cè)電源電位Vdd2，向VS0、VS1、…只供給比接地電位Vss高的第2低電位側(cè)電源電位Vg2。在寫入動(dòng)作時(shí)，通過僅將對(duì)應(yīng)被選擇的電源電位控制信號(hào)達(dá)到高電平，使被選擇的存儲(chǔ)單元的電源接線端的電位下降，GND接線端的電位上升。因此，被選擇的存儲(chǔ)單元的數(shù)據(jù)保存能力下降，利用寫入驅(qū)動(dòng)器130進(jìn)行的寫入動(dòng)作高速化。
但是，圖5所示的現(xiàn)有的SRAM中，寫入結(jié)束后，位線D0的電位通過預(yù)充電晶體管10L返回至Vdd，但由于位線的電容量大，所以存在消耗功率增大，延遲時(shí)間也增大的問題。
此外，圖6所示的現(xiàn)有的SRAM中，寫入“0”的一側(cè)的位線因最終被降低至接地電位Vss而不能使消耗功率減少，相反地，由于利用存儲(chǔ)單元電源電位控制電路70驅(qū)動(dòng)被選擇的存儲(chǔ)單元100的電源接線端VD0和接地接線端VS0的電力成為新的需要，所以與圖5所示的SRAM相比，存在消耗功率變得更大的問題。
一般來說，以往的SRAM中，由于排列多個(gè)存儲(chǔ)單元，所以靠近位線的存儲(chǔ)單元的電源布線和GND布線的電容量非常大，存在用于驅(qū)動(dòng)的延遲時(shí)間和功率不容易變小的問題。
本發(fā)明的目的在于提供通過減小寫入位線時(shí)的幅度來降低消耗功率，從而可以實(shí)現(xiàn)寫入高速化的半導(dǎo)體存儲(chǔ)器。
為了解決上述課題，本發(fā)明的第一方面的特征在于，在把排列成矩陣狀的多個(gè)存儲(chǔ)單元的地線與位線并行排列的半導(dǎo)體存儲(chǔ)器中，設(shè)置浮置裝置和連接裝置，浮置裝置將多個(gè)存儲(chǔ)單元的地線有選擇地電浮置成為虛擬地線，而連接裝置在對(duì)一個(gè)存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入時(shí)，把連接一個(gè)存儲(chǔ)單元的虛擬地線和連接所述存儲(chǔ)單元的位線中寫入“0”的一側(cè)的位線進(jìn)行電連接。
本發(fā)明的第二方面的特征在于，在本發(fā)明第一方面中，電連接虛擬地線和所述位線的連接裝置由具有高閾值的MOS晶體管構(gòu)成。
本發(fā)明的第三方面的特征在于，在本發(fā)明第一方面中，左右相鄰的所述存儲(chǔ)單元共用所述虛擬地線。
本發(fā)明的第四方面的特征在于，在本發(fā)明第三方面中，電連接虛擬地線和所述位線的連接裝置由具有高閾值的MOS晶體管構(gòu)成。
本發(fā)明的第五方面的特征在于，在本發(fā)明第三方面中，左右相鄰的所述存儲(chǔ)單元還共用所述位線。
本發(fā)明的第六方面的特征在于，在本發(fā)明第五方面中，電連接虛擬地線和所述位線的連接裝置由具有高閾值的MOS晶體管構(gòu)成。


圖1是表示本發(fā)明第一實(shí)施例的SRAM的電路圖。
圖2是說明本發(fā)明第一實(shí)施例的SRAM的動(dòng)作波形圖。
圖3是表示本發(fā)明第二實(shí)施例的SRAM的電路圖。
圖4是表示本發(fā)明第三實(shí)施例的SRAM的電路圖。
圖5是表示現(xiàn)有的SRAM一例的電路圖。
圖6是表示現(xiàn)有的SRAM另一例的電路圖。
下面，參照附圖詳細(xì)說明本發(fā)明的實(shí)施例。
圖1是表示作為本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器的SRAM的電路圖。圖2是說明圖1所示的SRAM動(dòng)作的波形圖。
參照?qǐng)D1，存儲(chǔ)單元100、101、…、110、111、…排列成矩陣狀。存儲(chǔ)單元100、110、…的GND接線端與虛擬GND線SS0連接，存儲(chǔ)單元101、111、…的GND接線端與虛擬GND線SS1連接。虛擬GND線SS0、SS1、…與位線D0、D0、D1、D1、…并行排列。在位線D0、D0、D1、D1、…上，分別通過PMOS預(yù)充電晶體管10L、10R、11L、11R、…連接電源線。作為PMOS預(yù)充電晶體管10L、10R、11L、11R、…的柵極信號(hào)，輸入預(yù)充電信號(hào)PC。虛擬GND線SS0、SS1、…分別通過NMOS補(bǔ)償晶體管20L和20R、21L和21R、…分別與位線D0、D0、D1、D1、…連接。此外，虛擬GND線SS0、SS1、…分別通過NMOS電源開關(guān)30、31、…接地。
圖1中，當(dāng)在存儲(chǔ)單元100中寫入“0”時(shí)，首先使PC為高電平，位線D0為低電平，對(duì)應(yīng)的電源開關(guān)30截止，虛擬GND(地)線SS0浮置，接著，通過使補(bǔ)償晶體管20L導(dǎo)通，將位線D0(初始電位為電源電位Vdd)和虛擬GND線SS0(初始電位為接地電位Vss)電連接。由此，位線D0和虛擬GND線SS0的電位按Veq=(電源電位Vdd)×(位線D0的電容量)/(位線D0的電容量+虛擬GND線的電容量)確定的值決定。
由于虛擬GND線SS0的電位僅上升至Veq，存儲(chǔ)單元100的數(shù)據(jù)保存能力下降，所以字線WL0上升時(shí)存儲(chǔ)單元100內(nèi)的閂鎖迅速地反轉(zhuǎn)，寫入動(dòng)作高速地結(jié)束。寫入動(dòng)作結(jié)束后，補(bǔ)償晶體管20L截止，電源開關(guān)30導(dǎo)通，預(yù)充電晶體管10L、10R變得導(dǎo)通，位線D0的電位就返回初始電位Vdd。但是，由于位線D0的電位僅下降至Veq，所以可高速且低功率地將位線D0的電位復(fù)位至Vdd。
參照?qǐng)D2，由于初始狀態(tài)下PC為低電平，PD0(PD1、…)為高電平，EQ0(EQ、EQ1、EQ1、…)為低電平，WL0(WL1、…)為低電平，所以SS0(SS1、…)為接地電位Vss,D0(D0、D1、D1)為電源電位Vdd。接著，例如如果考慮對(duì)存儲(chǔ)單元100的寫入動(dòng)作，那么首先預(yù)充電信號(hào)PC變?yōu)楦唠娖?。隨后，通過把輸入給SRAM的地址譯碼，只有對(duì)應(yīng)于虛擬GND線SS0的電源開關(guān)30的柵極信號(hào)PD0變?yōu)榈碗娖?。而且，在連接于虛擬GND線SS0上的兩個(gè)NMOS補(bǔ)償晶體管20L、20R中，在存儲(chǔ)單元100中寫入“0”的情況下只有20L導(dǎo)通，而寫入“1”的情況下只有20R導(dǎo)通。其中，如果作為寫入“0”的NMOS補(bǔ)償晶體管20L導(dǎo)通，那么虛擬GND線SS0與位線D0電連接，虛擬GND線SS0的電位上升，位線D0的電位下降。其中，如果NMOS補(bǔ)償晶體管20L的閾值充分小，那么兩者的電位同時(shí)變?yōu)閂eq=(電源電位Vdd)×(位線D0的電容量)/(位線D0的電容量+虛擬GND線SS0的電容量)。通過虛擬GND線SS0的電位上升至Veq，存儲(chǔ)單元100、110、…的數(shù)據(jù)保存能力大幅度地下降，噪聲容限惡化，但由于字線WL0、WL1、…都為低電平，所以存儲(chǔ)數(shù)據(jù)未達(dá)到被破壞的程度。
其次，在該狀態(tài)下如果字線WL0升高，那么存儲(chǔ)單元100與位線D0、D0連接。由于字線WL0在高電平狀態(tài)下存儲(chǔ)單元100的數(shù)據(jù)保存能力顯著下降，所以通過將來自位線D0的電位Veq和來自D0的電位Vdd輸入給存儲(chǔ)單元100的各自存儲(chǔ)接線端R00、R00，在存儲(chǔ)單元100中可迅速地寫入邏輯值“0”。一般來說，在SRAM中，由于字線譯碼(列側(cè)譯碼)所需的延遲時(shí)間一般比行譯碼(行側(cè)譯碼)所需的延遲時(shí)間長(zhǎng)，所以按以上順序進(jìn)行寫入動(dòng)作。
一旦對(duì)存儲(chǔ)單元100的數(shù)據(jù)寫入結(jié)束，那么首先是字線WL0下降，EQ0變?yōu)榈碗娖剑筃MOS補(bǔ)償晶體管20L導(dǎo)通。接著，PD0變?yōu)楦唠娖?，PC變?yōu)榈碗娖?，分別使虛擬GND線SS0的電位返回Vss，位線D0的電位返回Vdd。如上所述，由于寫入動(dòng)作中位線D0的電位未下降至Vss(僅下降至Veq)，所以此時(shí)位線的再充電所必需的功率減少后，再充電所必需的時(shí)間也變短。
再有，其中，補(bǔ)償晶體管20L、20R、21L、21R、…的閾值為充分低的閾值，但在閾值高的情況下，按照該閾值補(bǔ)償后的位線電位也按比虛擬GND線電位高的狀態(tài)達(dá)到平衡。因此，在進(jìn)行穩(wěn)定寫入動(dòng)作的范圍內(nèi)，通過盡量提高補(bǔ)償晶體管的閾值，可以進(jìn)一步消減位線再充電時(shí)的消耗功率。
下面，參照?qǐng)D3說明本發(fā)明第二實(shí)施例的SRAM。圖3所示的SRAM與圖1所示的SRAM的不同點(diǎn)在于，在左右相鄰的存儲(chǔ)單元之間共用存儲(chǔ)單元的虛擬GND線。這樣，相鄰的存儲(chǔ)單元之間共用GND線的圖3所示的SRAM比圖1所示的SRAM的存儲(chǔ)單元配置面積小得多。
如圖3所示，存儲(chǔ)單元100左側(cè)的GND接線端與虛擬GND線GG0連接，右側(cè)的GND接線端與虛擬GND線GG1連接，這兩個(gè)虛擬GND線在存儲(chǔ)單元100、110、…內(nèi)分別被電絕緣。此外，NMOS補(bǔ)償晶體管20L、20R、21L、21R、…分別將源極和漏極連接在D0和GG1、D0和GG0、D1和GG2、D1和GG1、…上。如圖3的D0和GG1、D0和GG0所示，分別通過存儲(chǔ)單元的存取晶體管和驅(qū)動(dòng)晶體管的源和漏電極，選擇未連接側(cè)的兩個(gè)通過補(bǔ)償晶體管連接的虛擬GND線和位線的組。
而且，本發(fā)明的第二實(shí)施例中，附加有圖3所示的補(bǔ)償晶體管20C、21C、…和OR門20G、21G、…。如果補(bǔ)償晶體管20L、20R、21L、21R、…的柵極輸入信號(hào)分別為EQ0、EQ0、EQ1、EQ1、…，那么在OR門20G、21G、…的輸入接線端上分別連接EQ0、EQ0、EQ1、EQ1、…，在OR門20G、21G、…的輸出接線端上分別連接補(bǔ)償晶體管20C、21C、…的柵極接線端。就是說，20L或20R、21L或21R、…的任何一個(gè)導(dǎo)通時(shí)，分別通過20C、21C、…與虛擬GND線GG0和GG1、GG1和GG2、…連接。與本發(fā)明第一實(shí)施例同樣，虛擬GND線GG0和GG1、GG1和GG2、…分別通過NMOS開關(guān)50、51、52、…接地。
下面，用圖3說明作為本發(fā)明第二實(shí)施例的SRAM的動(dòng)作。本發(fā)明第二實(shí)施例的SRAM中，進(jìn)行與圖1的SRAM同樣的寫入動(dòng)作，但例如如果考慮對(duì)存儲(chǔ)單元100的寫入動(dòng)作，那么不僅對(duì)應(yīng)于虛擬GND線GG0的電源開關(guān)50的柵極信號(hào)P0變?yōu)榈碗娖剑覍?duì)應(yīng)于虛擬GND線GG1的電源開關(guān)51的柵極信號(hào)P1也變?yōu)榈碗娖?。而且，如果其中作為寫入?”的NMOS補(bǔ)償晶體管20L導(dǎo)通，那么不僅虛擬GND線GG1和位線D0電連接，而且通過補(bǔ)償晶體管20C電連接至虛擬GND線GG0。因此，虛擬GND線GG0和GG1的電位上升，而位線D0的電位下降。此時(shí)三者的電位同時(shí)變?yōu)閂eq’=電源電位Vdd×(位線D0的電容量)/(虛擬GND線GG0的電容量+虛擬GND線GG1的電容量+位線D0的電容量)。由于虛擬GND線GG0、GG1的電位上升至Veq’，所以存儲(chǔ)單元100、101、110、111、…的數(shù)據(jù)保存能力下降，噪聲容限惡化。由于字線WL0隨后變?yōu)楦唠娖?，所以尤其存?chǔ)單元101的噪聲容限的惡化變得比其它非選擇存儲(chǔ)單元110、111、…更大。因此，本發(fā)明第二實(shí)施例中，即使字線選擇的存儲(chǔ)單元的GND接線端上升至Veq’，在配置設(shè)計(jì)階段也必須預(yù)先注意，以便可獲得充分的噪聲容限。
可是，如果在該狀態(tài)下提高字線WL0，那么存儲(chǔ)單元100與位線D0、D0連接。在字線WL0為高電平，存儲(chǔ)單元的GND接線端也上升到比接地電位Vss高的狀態(tài)下，由于存儲(chǔ)單元100的數(shù)據(jù)保存能力下降，所以通過輸入來自位線D0的Veq’，輸入來自位線D0的Vdd電位，可迅速地在存儲(chǔ)單元100中寫入邏輯值“0”。
由于本發(fā)明第二實(shí)施例的SRAM的寫入時(shí)的低電平側(cè)的位線電位Veq’比本發(fā)明第一實(shí)施例寫入時(shí)的低電平側(cè)的位線電位Veq低，所以在寫入速度上本發(fā)明第二實(shí)施例更快。
但是，如上所述，連接相鄰被選擇的存儲(chǔ)單元100同一字線WL0的存儲(chǔ)單元101的噪聲容限比本發(fā)明第一實(shí)施例的情況惡化。此外，由于寫入動(dòng)作中位線的電位下降至Veq’，所以與本發(fā)明的第一實(shí)施例相比，未消減消耗功率。
下面，參照?qǐng)D4說明本發(fā)明第三實(shí)施例的SRAM。相對(duì)于特開昭60-69891號(hào)公報(bào)中披露的半導(dǎo)體存儲(chǔ)器，本發(fā)明第三實(shí)施例的SRAM將采用本發(fā)明的半導(dǎo)體存儲(chǔ)器。本發(fā)明第三實(shí)施例的SRAM，與本發(fā)明第二實(shí)施例的SRAM相比，可以使存儲(chǔ)單元的面積更小。參照?qǐng)D4，存儲(chǔ)單元100、101、…、110、111、…按與本發(fā)明第二實(shí)施例同樣的連接規(guī)則將虛擬GND線GG0、GG1、GG2、…由分別相鄰的存儲(chǔ)單元共用。此外，與虛擬GND線同樣，位線D00、D01、D12、…在相鄰的存儲(chǔ)單元之間共用。字線僅敷設(shè)本發(fā)明第一、第二實(shí)施例的兩倍個(gè)數(shù)，使各自偶數(shù)列的存儲(chǔ)單元、奇數(shù)列的存儲(chǔ)單元交替連接。與本發(fā)明的第一、第二實(shí)施例同樣，初始狀態(tài)時(shí)，位線D00、D01、D12、…通過預(yù)充電晶體管60、61、62、…連接電源電位，虛擬GND線GG0、GG1、GG2、…通過NMOS電源開關(guān)50、51、52、…接地。
本發(fā)明第三實(shí)施例的動(dòng)作，例如在存儲(chǔ)單元100中寫入“0”的情況下，首先使預(yù)充電信號(hào)PC為高電平，NMOS電源開關(guān)51的柵極信號(hào)P1為低電平，將虛擬GND線GG1和位線D00進(jìn)行電浮置。接著，使EQ0為高電平，將虛擬GND線GG1與位線D00電連接。由此，兩者的電位變?yōu)?電源電位Vdd)×(位線D00的電容量)/(虛擬GND線GG1的電容量+位線D00的電容量)，可快速地進(jìn)行寫入。
作為本發(fā)明第三實(shí)施例的SRAM，與第二實(shí)施例的SRAM不同，由于在字線方向上僅選擇每隔一個(gè)存儲(chǔ)單元的存儲(chǔ)單元，所以具有相鄰的存儲(chǔ)單元的噪聲容限不象第二實(shí)施例那樣差。與本發(fā)明第二實(shí)施例相比，本發(fā)明的第三實(shí)施例還可以減少消耗功率。
由以上說明可知，按照本發(fā)明，由于寫入時(shí)即使將下降至低電平側(cè)的位線電位不下降至接地電位Vss附近也可以實(shí)施對(duì)存儲(chǔ)單元的寫入，所以可以減少隨后的預(yù)充電功率，從而可以降低消耗功率。
一般來說，由于SRAM的位線電容量為幾pF左右，所以寫入動(dòng)作時(shí)的消耗功率的大部分占有位線的充電功率。因此，按照本發(fā)明，可以有效地減少SRAM的消耗功率。
此外，本發(fā)明的SRAM中，在以比接地電位Vss高的電位驅(qū)動(dòng)被選擇的存儲(chǔ)單元的GND接線端時(shí)，由于再利用了位線的電荷，所以可以使此時(shí)的消耗功率大致為0。
此外，按照本發(fā)明，在字線上升時(shí)刻，由于通過可寫入側(cè)的存儲(chǔ)單元的數(shù)據(jù)保存能力已經(jīng)下降，寫入變得容易，所以可以縮短寫入時(shí)間。
此外，按照本發(fā)明，由于寫入時(shí)位線的電位未下降至接地電位Vss附近，所以可以縮短隨后的預(yù)充電時(shí)間。
此外，按照本發(fā)明，由于寫入時(shí)的虛擬GND線電位和低電平側(cè)的位線電位按電源電位Vdd×位線電容量/(虛擬GND線電容量+位線電容量)來決定，所以即使布線圖形的曝光時(shí)間離散，產(chǎn)生或?qū)捇蚣?xì)的布線，但如果虛擬GND線與位線為同一布線層，那么由于虛擬GND線和位線同樣或?qū)捇蚣?xì)，所以可抑制寫入電位的變動(dòng)，同樣地，即使產(chǎn)生擴(kuò)散層電容量的離散，由于對(duì)虛擬GND線和位線都產(chǎn)生影響，所以這些影響可大多被相互抵消，工序離散小。
而且，按照本發(fā)明，由于位線的再充電所需功率變小，所以可抑制寫入動(dòng)作時(shí)的噪聲產(chǎn)生。
權(quán)利要求
1．半導(dǎo)體存儲(chǔ)器，該半導(dǎo)體存儲(chǔ)器把排列成矩陣狀的多個(gè)存儲(chǔ)單元的地線與位線并行排列，其特征在于包括浮置裝置，將多個(gè)存儲(chǔ)單元的地線通過有選擇地電浮置成為虛擬地線，和連接裝置，在對(duì)一個(gè)存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入時(shí)，把連接所述一個(gè)存儲(chǔ)單元的虛擬地線和連接所述存儲(chǔ)單元的位線中寫入“0”的一側(cè)的位線進(jìn)行電連接。
2．如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于，電連接所述虛擬地線和所述位線的連接裝置由具有高閾值的MOS晶體管構(gòu)成。
3．如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于，左右相鄰的所述存儲(chǔ)單元共用所述虛擬地線。
4．如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于，電連接所述虛擬地線和所述位線的連接裝置由具有高閾值的MOS晶體管構(gòu)成。
5．如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于，左右相鄰的所述存儲(chǔ)單元還共用所述位線。
6．如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器，其特征在于，電連接所述虛擬地線和所述位線的連接裝置由具有高閾值的MOS晶體管構(gòu)成。
全文摘要
提供可降低寫入時(shí)驅(qū)動(dòng)位線的消耗功率和高速寫入的靜態(tài)隨機(jī)存取存儲(chǔ)器。在存儲(chǔ)單元中寫入“0”時(shí),通過使PC為高電平之后將位線浮置,把對(duì)應(yīng)的電源開關(guān)截止后浮置虛擬GND線,導(dǎo)通對(duì)應(yīng)的補(bǔ)償晶體管,使位線與虛擬GND線電連接。將虛擬GND線的電位上升至由位線與虛擬GND線的電容量比決定的電位后,存儲(chǔ)單元降低數(shù)據(jù)保存能力,字線上升時(shí)存儲(chǔ)單元內(nèi)的閂鎖迅速地反轉(zhuǎn),使寫入動(dòng)作高速地結(jié)束。
文檔編號(hào)G11C11/412GK1232270SQ99102808
公開日1999年10月20日 申請(qǐng)日期1999年3月5日 優(yōu)先權(quán)日1998年3月6日
發(fā)明者山田和志 申請(qǐng)人:日本電氣株式會(huì)社