專利名稱：半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，特別涉及在SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)中防止存儲(chǔ)器單元寫入錯(cuò)誤的電路。
圖6表示一般的SRAM20。
圖6中，為了訪問存儲(chǔ)器單元陣列1的存儲(chǔ)器單元，把地址信號(hào)ADD輸入給地址緩沖器2，地址緩沖器2將地址值提供給列地址譯碼器3和行地址譯碼器4。列地址譯碼器3譯碼已提供的地址值，將用于選擇一個(gè)字線的選擇信號(hào)12輸出給存儲(chǔ)器單元陣列1。行地址譯碼器4譯碼已提供的地址值，將用于選擇位線對(duì)的選擇信號(hào)13輸出給位線控制器5。
根據(jù)來自行地址譯碼器4的信號(hào)，位線控制器5把被選擇的位線對(duì)連接到數(shù)據(jù)輸入緩沖器6或數(shù)據(jù)輸出緩沖器7上。在圖6所示的排列中，用于外部輸入/輸出數(shù)據(jù)的信號(hào)還用作I/O信號(hào)。在從存儲(chǔ)器單元的讀出中按照由地址轉(zhuǎn)換譯碼器(ATD)9產(chǎn)生的均衡信號(hào)EQ，預(yù)充電電路8把位線對(duì)充電至預(yù)定電位。
參考符號(hào)/WE表示寫入/讀出模式設(shè)定信號(hào)(稱為允許寫入信號(hào))，該信號(hào)在高電平時(shí)表示讀出模式，而在低電平時(shí)表示寫入模式；/CS是芯片選擇信號(hào)，該信號(hào)在低電平時(shí)激勵(lì)SRAM20，而在高電平時(shí)不激勵(lì)SRAM20。
當(dāng)把SRAM20裝在一個(gè)芯片上時(shí)，在芯片外部輸入地址信號(hào)ADD、數(shù)據(jù)輸入/輸出信號(hào)I/O、允許寫入信號(hào)/WE和芯片選擇信號(hào)/CS。
圖7表示存儲(chǔ)器單元陣列1、位線控制器5和預(yù)充電電路8。位線控制器5一般包括讀出放大器、寫入緩沖器等，但為了便于說明圖7中在控制器5中僅示出了列開關(guān)。圖9表示存儲(chǔ)器單元M1的排列。存儲(chǔ)器單元M1至M12有相同的排列。
存儲(chǔ)器單元陣列1包括多個(gè)字線W1、W2、…、Wn(稱為Wn)，垂直于字線Wn的位線對(duì)D1和/D1、D2和/D2、…、Dn和/Dn(稱為Dn和/Dn)，和形成在字線Wn和位線對(duì)Dn和Dn的交點(diǎn)上的存儲(chǔ)器單元M1、M2、…、M12。由位線對(duì)單元中的三個(gè)p型(p溝道)晶體管的組Q1、Q2和Q3、Q4、Q5和Q6、…、Q10、Q11和Q12構(gòu)成預(yù)充電電路8，把各三個(gè)晶體管組連接到位線對(duì)Dn和/Dn的一端上。將位線對(duì)Dn和/Dn的另一端連接到上述位線控制器5上。
把字線Wn連接到圖6所示的列地址譯碼器3上，并接收字線選擇信號(hào)12。根據(jù)來自行地址譯碼器4的位線選擇信號(hào)13，位線控制器5把被選擇的位線對(duì)Dn和/Dn分別連接到內(nèi)部數(shù)據(jù)總線DB和/DB。內(nèi)部數(shù)據(jù)總線DB和/DB作為數(shù)據(jù)輸入信號(hào)DIN和數(shù)據(jù)輸出信號(hào)DOUT分別連接到圖6所示的數(shù)據(jù)輸入緩沖器6和數(shù)據(jù)輸出緩沖器7。如圖9所示，存儲(chǔ)器單元M1至M12的每個(gè)單元由負(fù)載電阻R1和R2以及四個(gè)n型晶體管Qa至Qd組成。
在如圖6所示排列的存儲(chǔ)器陣列中，在對(duì)存儲(chǔ)器單元M1至M12進(jìn)行寫入時(shí)因并聯(lián)的位線對(duì)Dn和/Dn之間的寄生電容(稱為線間電容C1、C2、…、Cn)使在相鄰位線對(duì)之間由存儲(chǔ)器單元M1至M12保存的數(shù)據(jù)不希望地反相。將這種現(xiàn)象稱為存儲(chǔ)器單元的“寫入錯(cuò)誤”，并參照?qǐng)D8A至圖8H所示的定時(shí)圖說明。
首先，圖7所示的存儲(chǔ)器單元陣列中存儲(chǔ)器單元M1至M12的內(nèi)部寫入狀態(tài)被假設(shè)如下存儲(chǔ)器單元M1:D1側(cè)電位為高電平，/D1側(cè)電位為低電平。
存儲(chǔ)器單元M2:D1側(cè)電位為低電平，/D1側(cè)電位為高電平。
存儲(chǔ)器單元M4:D2側(cè)電位為高電平，/D2側(cè)電位為低電平。
存儲(chǔ)器單元M7:D3側(cè)電位為低電平，/D3側(cè)電位為高電平。
存儲(chǔ)器單元M8:D2側(cè)電位為高電平，/D3側(cè)電位為低電平。
更具體地說，假設(shè)分別把“1”寫入存儲(chǔ)器單元M1、M4和M8，把“0”寫入存儲(chǔ)器單元M2和M7。為了簡(jiǎn)化，省略了剩余存儲(chǔ)器單元的寫入狀態(tài)的說明。目標(biāo)寫入存儲(chǔ)器單元為M4。在以下說明中，“高電平”是指電源電位，而“低電平”是指地電位(0V)。
當(dāng)?shù)刂沸盘?hào)ADD改變時(shí)(圖8A)，對(duì)應(yīng)于存儲(chǔ)器單元M4的字線W1選擇為高電平，而其它未選擇的字線W2和W3保持低電平。選擇對(duì)應(yīng)于存儲(chǔ)器單元M4的位線對(duì)D2和/D2。
由于在圖8B所示的允許寫入信號(hào)/WE變?yōu)閷懭肽Ｊ?低電平)之前由地址信號(hào)ADD選擇字線W1，所以根據(jù)存儲(chǔ)器單元M1的寫入狀態(tài)(圖8E)，位線D1和/D1分別為高電平和低電平。同樣，根據(jù)存儲(chǔ)器單元M4的寫入狀態(tài)(圖8D)，位線D2和/D2分別為高電平和低電平。根據(jù)存儲(chǔ)器單元M7的寫入狀態(tài)(圖8F)，位線D3和/D3分別為低電平和高電平。
如果由數(shù)據(jù)輸入緩沖器6保存的值為“0”，當(dāng)允許寫入信號(hào)/WE變?yōu)榈碗娖揭栽O(shè)定寫入模式(圖8B中的時(shí)間T1)時(shí)，輸出讀出數(shù)據(jù)“1”的內(nèi)部數(shù)據(jù)總線DB從高電平變?yōu)榈碗娖剑?DB從低電平變?yōu)楦唠娖?。位線D2從高電平變?yōu)榈碗娖剑痪€/D2從低電平變?yōu)楦唠娖?圖8D)。
在圖8C中所示的時(shí)間T1數(shù)據(jù)輸入信號(hào)DIN的值“0”不是要寫入存儲(chǔ)器單元M4的值，而是在上述寫入中留下的值。將寫入存儲(chǔ)器單元M4的值在時(shí)間T2輸入給數(shù)據(jù)輸入緩沖器6。如果該值為“1”，那么再次使位線D2和/D2的電位反相(圖8D)。然后，完成對(duì)存儲(chǔ)器單元M4的寫入。
在時(shí)間T1，位線/D1下降至比低電平低的電位，即如圖8E所示，在位線D2從高電平變?yōu)榈碗娖降淖兓挠绊懴掠删€間電容C2產(chǎn)生的負(fù)電位。如圖8G所示，這會(huì)使未選擇的存儲(chǔ)器單元M2的數(shù)據(jù)反相。
下面參照?qǐng)D9說明此時(shí)存儲(chǔ)器單元M2的工作。盡管存儲(chǔ)器單元M2中晶體管Qc的柵極電位為低電平，但位線/D1下降至超過閾值電壓的負(fù)電位，因而使晶體管Qc導(dǎo)通。存儲(chǔ)器單元M2從作為位線/D1側(cè)的初始電位的高電平變?yōu)榈碗娖剑允勾鎯?chǔ)器單元M2的數(shù)據(jù)反相。
同樣，在時(shí)間T2，存儲(chǔ)器單元M8的數(shù)據(jù)可以如圖8H所示被反相。就是說，D3下降至比低電平低的電位，即在位線/D2從高電平變?yōu)榈碗娖降淖兓挠绊懴掠删€路電容C4產(chǎn)生的負(fù)電位，因此使存儲(chǔ)器單元M8的數(shù)據(jù)反相。
如上所述，對(duì)存儲(chǔ)器單元M4的寫入可能導(dǎo)致與相鄰位線對(duì)D1和/D1以及D3和/D3連接的存儲(chǔ)器單元M2和M8中的寫入錯(cuò)誤。
各種寄生電容伴隨著位線，并如

圖10所示。圖10表示位線的示意剖面圖。寄生電容包括各位線的寄生電容，上下互連與襯底之間的寄生電容，和位線之間的寄生電容。當(dāng)相鄰位線之間的寄生電容大于上下位線之間的寄生電容時(shí)，更可能出現(xiàn)寫入錯(cuò)誤。
在日本專利申請(qǐng)未決公開No.7-192473中披露了防止這種寫入錯(cuò)誤的技術(shù)。下面，參照?qǐng)D11、圖12A至圖12H說明普通的寫入錯(cuò)誤防止電路。與圖7、圖8A至圖8H中相同的參考序號(hào)表示相同的部分，并省略其說明。為了便于說明，假設(shè)各存儲(chǔ)器單元和數(shù)據(jù)輸入緩沖器6及目標(biāo)寫入存儲(chǔ)器單元的初始狀態(tài)也與圖7、圖8A至圖8H所示的初始狀態(tài)相同。
在圖11所示的SRAM中，將寫入錯(cuò)誤防止電路10設(shè)置在存儲(chǔ)器單元陣列1和預(yù)充電電路8之間。由形成在位線對(duì)單元中的n型晶體管Q13和Q14、Q15和Q16、…、Q19和Q20以及p型晶體管Q21構(gòu)成寫入錯(cuò)誤防止電路10。n型晶體管Q13至Q20有通過充電控制線路10a與p型晶體管Q21的漏極連接的柵極和漏極，和與對(duì)應(yīng)的位線連接的源極。p型晶體管Q21的柵極接收允許寫入信號(hào)/WE。
下面，參照?qǐng)D12A至圖12H說明有這種設(shè)置的普通SRAM的工作。
與圖7類似，當(dāng)允許寫入信號(hào)/WE在圖12B所示的時(shí)間T1從高電平變?yōu)榈碗娖綍r(shí)，SRAM從讀出模式變?yōu)閷懭肽Ｊ?。p型晶體管Q21導(dǎo)通，通過充電控制線路10a把n型晶體管Q13至Q20的漏極和柵極充電至高電平，使晶體管Q13至Q20導(dǎo)通。然后，使各位線對(duì)Dn和/Dn的低電平電位充電。由n型晶體管Q13至Q20的能力確定充電電位。
在這種充電的同時(shí)，內(nèi)部數(shù)據(jù)總線DB和/DB把位線D2從高電平變?yōu)榈碗娖剑盐痪€/D2從低電平變?yōu)楦唠娖?圖12D)。在圖7所示的電路中，在線間電容C2的影響下，位線/D1下降至負(fù)電位。但是，這種常規(guī)的電路通過輕微地對(duì)位線/D1預(yù)充電(圖12E)防止位線/D1下降至負(fù)電位。
由于在允許寫入信號(hào)/WE為低電平時(shí)連續(xù)充電，所以當(dāng)要寫入存儲(chǔ)器單元M4的數(shù)據(jù)輸入信號(hào)被確認(rèn)時(shí)(圖12C所示的時(shí)間T2時(shí))，可防止位線D3下降至負(fù)電位(圖12F)。
由于位線/D1和D3在時(shí)間T1和T2未下降至負(fù)電位，所以在相鄰的存儲(chǔ)器單元M2和M8中未出現(xiàn)寫入錯(cuò)誤(圖12G和圖12H)。
在圖7所示的電路中，在對(duì)存儲(chǔ)器單元寫入時(shí)會(huì)產(chǎn)生寫入錯(cuò)誤。在解決這個(gè)問題的圖11所示的電路中，將位線對(duì)Dn和/Dn充電，同時(shí)產(chǎn)生允許寫入信號(hào)/WE。更具體地說，由于n型晶體管Q13至Q20和p型晶體管Q21在存儲(chǔ)器單元寫入模式期間總導(dǎo)通，所以固定電流流過寫入錯(cuò)誤防止電路10和位線對(duì)Dn和/Dn，增加了功率消耗。
本發(fā)明的目的在于提供在對(duì)存儲(chǔ)器單元陣列寫入時(shí)防止對(duì)相鄰存儲(chǔ)器單元產(chǎn)生寫入錯(cuò)誤的半導(dǎo)體存儲(chǔ)器。
本發(fā)明的另一目的在于提供可降低用于防止寫入錯(cuò)誤的功率消耗的半導(dǎo)體存儲(chǔ)器。
為了實(shí)現(xiàn)以上目的，按照本發(fā)明，提供這樣的半導(dǎo)體存儲(chǔ)器，包括存儲(chǔ)器單元陣列，該陣列中在字線和位線的多個(gè)交點(diǎn)上形成多個(gè)存儲(chǔ)器單元；讀出/寫入控制電路，根據(jù)表示讀出/寫入模式的模式設(shè)定信號(hào)、數(shù)據(jù)輸入信號(hào)、和地址信號(hào)，控制從存儲(chǔ)器單元陣列中讀出數(shù)據(jù)/將數(shù)據(jù)寫入存儲(chǔ)器單元陣列；信號(hào)發(fā)生器，當(dāng)模式設(shè)定信號(hào)表示寫入模式時(shí)產(chǎn)生單脈沖信號(hào)；和寫入錯(cuò)誤防止電路，利用來自信號(hào)發(fā)生器的單脈沖信號(hào)對(duì)存儲(chǔ)器單元陣列的位線預(yù)充電。
圖1是本發(fā)明第一實(shí)施例的SRAM方框圖；圖2是圖1所示的SRAM主要部分的電路圖；圖3A至圖3J是表示寫入圖1和圖2所示的SRAM的定時(shí)圖；圖4A和圖4B是圖1所示的單脈沖發(fā)生器的電路圖；圖5是本發(fā)明第二實(shí)施例的SRAM主要部分的電路圖；圖6是一般的SRAM的方框圖；圖7是圖6所示的SRAM主要部分的電路圖；圖8A至圖8H是表示寫入圖6和圖7所示的SRAM的定時(shí)圖；圖9是圖7所示的存儲(chǔ)器單元的電路圖；圖10是說明位線之間線路電容的圖11是帶有寫入錯(cuò)誤防止電路的普通SRAM的主要部分的電路圖；和圖12A至圖12H是表示寫入圖11所示的SRAM的定時(shí)圖。
下面，參照附圖詳細(xì)說明本發(fā)明。
圖1表示本發(fā)明的SRAM。圖1中，為了訪問存儲(chǔ)器單元陣列101的存儲(chǔ)器單元，把地址信號(hào)ADD輸入給地址緩沖器102，地址緩沖器102將地址值提供給列地址譯碼器103和行地址譯碼器104。列地址譯碼器103譯碼提供的地址值，輸出選擇信號(hào)112用于選擇一個(gè)字線給存儲(chǔ)器單元陣列101。行地址譯碼器104譯碼提供的地址值，輸出選擇信號(hào)113用于選擇位線對(duì)給位線控制器105。
根據(jù)來自行地址譯碼器104的信號(hào)，位線控制器105將選擇的位線對(duì)連接到數(shù)據(jù)輸入緩沖器106或數(shù)據(jù)輸出緩沖器107。在圖1所示的排列中，用于外部輸入/輸出數(shù)據(jù)的信號(hào)還用作I/O信號(hào)。根據(jù)從存儲(chǔ)器單元讀出時(shí)由地址轉(zhuǎn)換譯碼器(ATD)109產(chǎn)生的均衡信號(hào)，預(yù)充電電路108把位線對(duì)充電至預(yù)定電位。
寫入錯(cuò)誤防止電路110在對(duì)存儲(chǔ)器單元陣列101進(jìn)行寫入時(shí)對(duì)位線Dn和/Dn預(yù)充電，以防止保存在與被寫入存儲(chǔ)器單元相鄰的位線對(duì)的存儲(chǔ)器單元中的數(shù)據(jù)反相。
單脈沖發(fā)生器111接收芯片選擇信號(hào)/CS、允許寫入信號(hào)/WE和數(shù)據(jù)輸入信號(hào)DIN，并在寫入SRAM100時(shí)將單脈沖信號(hào)提供給存儲(chǔ)器單元陣列101。當(dāng)允許寫入信號(hào)表示寫入模式并且數(shù)據(jù)輸入信號(hào)DIN被確認(rèn)時(shí)，執(zhí)行寫入。在第一實(shí)施例中，單脈沖發(fā)生器111在這兩個(gè)時(shí)間產(chǎn)生單脈沖信號(hào)WEQ和DEQ。
指示寫入/讀出模式設(shè)定的允許寫入信號(hào)/WE在高電平時(shí)表示是讀出模式，在低電平時(shí)是寫入模式。芯片選擇信號(hào)/CS在低電平時(shí)激勵(lì)SRAM100，而在高電平時(shí)不激勵(lì)它。
地址緩沖器102、列地址譯碼器103、行地址譯碼器104、位線控制器105、數(shù)據(jù)輸入緩沖器106、數(shù)據(jù)輸出緩沖器107和預(yù)充電電路108構(gòu)成讀出/寫入控制電路。當(dāng)把SRAM100裝在一個(gè)芯片上時(shí)，從芯片外部輸入地址信號(hào)ADD、數(shù)據(jù)輸入/輸出信號(hào)I/O、允許寫入信號(hào)/WE和芯片選擇信號(hào)/CS。
圖2表示存儲(chǔ)器單元陣列101、位線控制器105、預(yù)充電電路108和寫入錯(cuò)誤防止電路110。位線控制器105一般包括讀出放大器、寫入緩沖器等，但為了便于說明，在圖2所示的控制器105中僅示出了列開關(guān)。
存儲(chǔ)器單元陣列101包括多個(gè)字線W1、W2、…、Wn(被稱為Wn)，垂直于字線Wn的位線對(duì)D1和/D1、D2和/12、…、Dn和/Dn(稱為Dn和/Dn)，和在字線Wn和位線對(duì)Dn和/Dn的交點(diǎn)上如圖9所示排列形成的存儲(chǔ)器單元M1、M2、…、M12。通過位線對(duì)單元中三個(gè)p型(p溝道)晶體管組Q1、Q2和Q3、Q4、Q5和Q6、…、Q10、Q11和Q12構(gòu)成預(yù)充電電路108，把各三個(gè)晶體管組連接到位線對(duì)Dn和/Dn的一端上。將位線對(duì)Dn和/Dn的另一端連接到位線控制器105上。
將字線Wn連接到圖1所示的列地址譯碼器103，并接收字線選擇信號(hào)112。根據(jù)來自行地址譯碼器104的位線選擇信號(hào)113，位線控制器105把選擇的位線對(duì)Dn和/Dn分別連接到內(nèi)部數(shù)據(jù)總線DB和/DB。內(nèi)部數(shù)據(jù)總線DB和/DB分別連接到圖1所示的數(shù)據(jù)輸入緩沖器106和數(shù)據(jù)輸出緩沖器107，以用于數(shù)據(jù)輸入信號(hào)DIN和數(shù)據(jù)輸出信號(hào)DOUT。
由形成在位線對(duì)單元中的n型晶體管Q13和Q14、Q15和Q16、…、Q19和Q20以及p型晶體管Q21和Q22構(gòu)成寫入錯(cuò)誤防止電路110，并由單脈沖信號(hào)WEQ和DEQ控制。n型晶體管Q13至Q20有通過充電控制線路110a與p型晶體管Q21和Q22的漏極連接的柵極和漏極，和與對(duì)應(yīng)的位線連接的源極。p型晶體管Q21的柵極接收單脈沖信號(hào)WEQ，而晶體管Q22的柵極接收單脈沖信號(hào)DEQ。
圖3A至圖3J表示帶有這種排列的SRAM的定時(shí)圖。如以下說明，使存儲(chǔ)器單元M1至M12和數(shù)據(jù)輸入緩沖器106的初始狀態(tài)以及目標(biāo)寫入存儲(chǔ)器單元的初始狀態(tài)也與圖7和圖8A至圖8H所示的初始狀態(tài)相同。
當(dāng)?shù)刂沸盘?hào)ADD變化時(shí)(圖3A)，對(duì)應(yīng)于存儲(chǔ)器單元M4的字線W1選擇高電平，其它未選擇的字線W2和W3保持低電平。選擇對(duì)應(yīng)于存儲(chǔ)器單元M4的位線對(duì)D2和/D2。
當(dāng)允許寫入信號(hào)/WE變化至低電平，將SRAM100設(shè)定至寫入模式(圖3B所示時(shí)間T1)，而數(shù)據(jù)輸入信號(hào)DIN的值變化時(shí)(圖3D所示時(shí)間T2)，如圖3C和圖3E所示，產(chǎn)生單脈沖信號(hào)WEQ和DEQ。
在時(shí)間T1，單脈沖信號(hào)WEQ使p型晶體管Q21導(dǎo)通，對(duì)各位線對(duì)Dn和/Dn的低電平電位充電。幾乎在這種充電的同時(shí)，由于分別由存儲(chǔ)器單元M4和數(shù)據(jù)輸入緩沖器106保存的值之間的差，使內(nèi)部數(shù)據(jù)總線DB和/DB改變。如圖3F所示，位線D2從高電平變?yōu)榈碗娖剑痪€/D2從低電平變?yōu)楦唠娖?。由于位線/D1被輕微預(yù)充電，所以如圖3G所示，可以防止該位線下降至負(fù)電位。
再有，當(dāng)要寫入存儲(chǔ)器單元M4的數(shù)據(jù)輸入信號(hào)DIN被確認(rèn)時(shí)，產(chǎn)生單脈沖信號(hào)DEQ，以充電各位線對(duì)Dn和/Dn的低電平電位。在時(shí)間T2，如圖3H所示，可以防止位線D3下降至負(fù)電位。
由于位線/D1和D3在時(shí)間T1和T2時(shí)未下降至負(fù)電位，所以在相鄰的存儲(chǔ)器單元M2和M8中不出現(xiàn)寫入錯(cuò)誤(圖3I和圖3J)。
由n型晶體管Q13至Q20的能力確定由單脈沖信號(hào)WEQ和DEQ充電的各位線的充電電位。例如，當(dāng)?shù)谝粚?shí)施例用于1兆SRAM，而電源電位Vcc約為7V時(shí)，充電電位約為0.5V。單脈沖信號(hào)WEQ和DEQ有約10ns的脈沖寬度。
圖4A表示圖1所示的單脈沖信號(hào)發(fā)生器111中的單脈沖信號(hào)WEQ發(fā)生器，圖4B表示單脈沖信號(hào)DEQ發(fā)生器。
圖4A中，單脈沖信號(hào)WEQ發(fā)生器141接收芯片選擇信號(hào)/CS的反相信號(hào)和圖1所示的允許寫入信號(hào)/WE。當(dāng)允許寫入信號(hào)/WE從高電平變?yōu)榈碗娖綍r(shí)，單脈沖信號(hào)WEQ發(fā)生器141產(chǎn)生單脈沖信號(hào)WEQ。由反相器數(shù)量調(diào)整單脈沖信號(hào)WEQ的脈沖寬度。
單脈沖信號(hào)DEQ發(fā)生器142接收?qǐng)D1所示的芯片選擇信號(hào)/CS的反相信號(hào)和圖1所示的I/O信號(hào)。當(dāng)輸入給I/O信號(hào)的數(shù)據(jù)值改變時(shí)，單脈沖信號(hào)DEQ發(fā)生器142產(chǎn)生單脈沖信號(hào)DEQ。就是說，當(dāng)I/O信號(hào)從高電平變?yōu)榈碗娖胶蛷牡碗娖阶優(yōu)楦唠娖綍r(shí)，單脈沖信號(hào)DEQ發(fā)生器142產(chǎn)生單脈沖信號(hào)DEQ。
如圖1所示，參考符號(hào)DIN’表示輸入給數(shù)據(jù)輸入緩沖器106的信號(hào)；而DOUT’表示從數(shù)據(jù)輸出緩沖器107輸出的信號(hào)。從圖4B可知，柵極電路143起到對(duì)圖6所示的輸入/輸出的I/O信號(hào)定時(shí)的反相作用。換句話說，當(dāng)芯片選擇信號(hào)/CS變?yōu)榈碗娖綍r(shí)，數(shù)據(jù)可以被輸入/輸出。
圖5表示本發(fā)明第二實(shí)施例的存儲(chǔ)器單元陣列。除了寫入錯(cuò)誤防止電路外，第二實(shí)施例有與第一實(shí)施例相同的排列。相同的參考序號(hào)表示相同的部分，并省略其說明。
圖5中，由形成在位線單元中的p型晶體管Q27、Q28；Q29、Q30；…；Q33、Q34、形成在位線單元中的反相器Q23至Q26和p型晶體管Q21和Q22構(gòu)成寫入錯(cuò)誤防止電路210。p型晶體管Q27至Q34的源極通過充電控制線路110a與p型晶體管Q21和Q22的漏極連接，其漏極與對(duì)應(yīng)位線連接。
p型晶體管Q27至Q34的柵極通過反相器Q23至Q26和電荷控制線路110a連接p型晶體管Q21和Q22的漏極。p型晶體管Q21的柵極接收單脈沖信號(hào)WEQ，而p型晶體管Q22的柵極接收單脈沖信號(hào)DEQ。
由單脈沖信號(hào)WEQ和DEQ控制寫入錯(cuò)誤防止電路210。第二實(shí)施例的SRAM如圖3A至圖3J所示那樣工作。一般來說，存儲(chǔ)器單元陣列101由n型晶體管構(gòu)成，而預(yù)充電電路108由p型晶體管構(gòu)成。
按照第二實(shí)施例，由于由p型晶體管Q21、Q22和Q27至Q34構(gòu)成寫入錯(cuò)誤防止電路210，所以該電路可以容易地組裝在預(yù)充電電路108中。可以容易地進(jìn)行晶體管配置。
同樣，按照第一實(shí)施例，由于由n型晶體管Q13至Q20構(gòu)成寫入錯(cuò)誤防止電路110，所以該電路可以容易地組裝在存儲(chǔ)器單元陣列101中。
如上所述，按照本發(fā)明，在寫入SRAM時(shí)，當(dāng)寫入模式建立且寫入數(shù)據(jù)被確認(rèn)時(shí)，由單脈沖信號(hào)對(duì)位線對(duì)的低電平電位充電。這可以降低為防止存儲(chǔ)器單元寫入錯(cuò)誤在存儲(chǔ)器單元陣列中消耗的功率。就是說，由于沒有固定電流流過防止寫入錯(cuò)誤的寫入錯(cuò)誤防止電路和位線，所以可以降低因固定電流產(chǎn)生的功率消耗。
權(quán)利要求
1．半導(dǎo)體存儲(chǔ)器，其特征在于包括存儲(chǔ)器單元陣列(101)，在該存儲(chǔ)器單元陣列中，在多個(gè)字線(Wn)和位線(Dn、/Dn)的交點(diǎn)上形成多個(gè)存儲(chǔ)器單元(M1-M12)；讀出/寫入控制電路(103-108)，根據(jù)表示讀出/寫入模式的模式設(shè)定信號(hào)(/WO)、數(shù)據(jù)輸入信號(hào)(I/O)和地址信號(hào)(ADD)，控制從所述存儲(chǔ)器單元陣列讀出的數(shù)據(jù)/寫入所述存儲(chǔ)器單元陣列的數(shù)據(jù)；信號(hào)發(fā)生器(111)，當(dāng)模式設(shè)定信號(hào)表示寫入模式時(shí)，產(chǎn)生單脈沖信號(hào)；和寫入錯(cuò)誤防止電路(110)，利用來自所述信號(hào)發(fā)生器的單脈沖信號(hào)預(yù)充電所述存儲(chǔ)器單元陣列的位線。
2．如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其特征在于，當(dāng)模式設(shè)定信號(hào)從讀出模式變?yōu)閷懭肽Ｊ綍r(shí)，所述信號(hào)發(fā)生器產(chǎn)生單脈沖信號(hào)并輸出給所述寫入錯(cuò)誤防止電路。
3．如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其特征在于，當(dāng)數(shù)據(jù)輸入信號(hào)改變時(shí)，所述信號(hào)發(fā)生器產(chǎn)生單脈沖信號(hào)并輸出給所述寫入錯(cuò)誤防止電路。
4．如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其特征在于，當(dāng)模式設(shè)定信號(hào)從讀出模式變?yōu)閷懭肽Ｊ綍r(shí)，所述信號(hào)發(fā)生器產(chǎn)生第一單脈沖信號(hào)并輸出給所述寫入錯(cuò)誤防止電路，而當(dāng)數(shù)據(jù)輸入信號(hào)改變時(shí)，所述信號(hào)發(fā)生器產(chǎn)生第二單脈沖信號(hào)并輸出給所述寫入錯(cuò)誤防止電路。
5．如權(quán)利要求4的半導(dǎo)體存儲(chǔ)器，其特征在于，所述寫入錯(cuò)誤防止電路包括第一晶體管(Q21)，它被連接在電源線路和控制線路(110a、210a)之間，有接收來自所述單脈沖信號(hào)發(fā)生器的第一單脈沖信號(hào)的柵極；第二晶體管(Q22)，它被連接在電源線路和控制線路之間，以接收來自所述單脈沖信號(hào)發(fā)生器的第二單脈沖信號(hào)；和多個(gè)第三晶體管(Q13-Q20)，它們按對(duì)應(yīng)的位線排列，被連接在控制線路和位線之間，并有與控制線路連接的柵極。
6．如權(quán)利要求5的半導(dǎo)體存儲(chǔ)器，其特征在于，所述第一晶體管和第二晶體管是p型晶體管，所述第三晶體管是n型晶體管。
7．如權(quán)利要求5的半導(dǎo)體存儲(chǔ)器，其特征在于，所述器件還包括被連接在所述第一晶體管和第二晶體管與控制線路之間的多個(gè)二極管(Q23-Q26)，和所述第一、第二和第三晶體管是p型晶體管。
8．如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其特征在于，所述讀出/寫入控制電路包括列地址譯碼器(103)，譯碼地址信號(hào)和輸出用于對(duì)所述存儲(chǔ)器單元陣列選擇字線的選擇信號(hào)；行地址譯碼器(104)，譯碼地址信號(hào)和輸出用于選擇位線的選擇信號(hào)；數(shù)據(jù)緩沖器(106、107)，暫時(shí)存儲(chǔ)作為要寫入所述存儲(chǔ)器單元陣列數(shù)據(jù)的數(shù)據(jù)輸入信號(hào)和從所述存儲(chǔ)器單元陣列讀出的數(shù)據(jù)；位線控制器(105)，根據(jù)來自所述行地址譯碼器的選擇信號(hào)，將選擇的位線與所述數(shù)據(jù)緩沖器連接；和預(yù)充電電路(108)，在讀出時(shí)對(duì)位線預(yù)充電。
9．如權(quán)利要求8的半導(dǎo)體存儲(chǔ)器，其特征在于，所述存儲(chǔ)器單元是n型晶體管，所述預(yù)充電電路包括p型晶體管。
全文摘要
一種半導(dǎo)體存儲(chǔ)器包括存儲(chǔ)器單元陣列，讀出/寫入控制電路，信號(hào)發(fā)生器，和寫入錯(cuò)誤防止電路。在存儲(chǔ)器單元陣列中，在多個(gè)字線和位線的交點(diǎn)上形成多個(gè)存儲(chǔ)器單元。根據(jù)表示讀出/寫入模式的模式設(shè)定信號(hào)、數(shù)據(jù)輸入信號(hào)和地址信號(hào)，讀出/寫入控制電路控制從存儲(chǔ)器單元陣列中讀出數(shù)據(jù)/將數(shù)據(jù)寫入存儲(chǔ)器單元陣列。當(dāng)模式設(shè)定信號(hào)表示寫入模式時(shí)，信號(hào)發(fā)生器產(chǎn)生單脈沖信號(hào)。寫入錯(cuò)誤防止電路利用來自信號(hào)發(fā)生器的單脈沖信號(hào)對(duì)存儲(chǔ)器單元陣列的位線預(yù)充電。
文檔編號(hào)G11C7/10GK1227388SQ99100799
公開日1999年9月1日 申請(qǐng)日期1999年2月26日 優(yōu)先權(quán)日1998年2月27日
發(fā)明者芹澤健一 申請(qǐng)人:日本電氣株式會(huì)社