專利名稱：能執(zhí)行高速寫入操作的半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于半導(dǎo)體存儲器，尤其是關(guān)于同步半導(dǎo)體存儲器的寫入控制的一項發(fā)明。
通常，為配合中央處理器(CPU)速度的提高，有必要實現(xiàn)半導(dǎo)體存儲器的高速讀出和寫入操作。為實現(xiàn)半導(dǎo)體存儲器的高速讀出和寫入操作。日本專利公開(JP-A)在文件(特許公開·昭和61-148692，即148692/1986)中揭示了一個傳統(tǒng)的半導(dǎo)體存儲器，并將其作為第一種傳統(tǒng)的半導(dǎo)體存儲器。這第一類傳統(tǒng)的半導(dǎo)體存儲器具有一個內(nèi)部管線結(jié)構(gòu)。這第一類通用半導(dǎo)體存儲器在讀出操作時將一個地址訪問路徑分為多個階段，以時間分割的方式來實現(xiàn)讀出操作，以縮短一個周期的時間。在寫入操作時，在一個縮短的周期時間內(nèi)在讀出放大器中寫入數(shù)據(jù)是必要的。
日本專利公開(JP-A)在文件(特許公開·平1-137492，即137492/1989)中透露了另一個傳統(tǒng)半導(dǎo)體存儲器，并將其作為第二類傳統(tǒng)半導(dǎo)體存儲器。為縮短一個寫入周期的時間，第二類傳統(tǒng)半導(dǎo)體存儲器包括多個并行的緩沖器。這些緩沖器分別由不同的定時控制來操作，以便再將這些緩沖器的輸出傳遞出去。
然而，正象后面將要描述的那樣，實現(xiàn)第一類和第二類傳統(tǒng)半導(dǎo)體存儲器的高速寫入操作都是困難的。
因此，本項發(fā)明的一個目的是提供一個能夠?qū)崿F(xiàn)高速寫入操作的半導(dǎo)體存儲器。
本項發(fā)明的其他目的將隨著敘述的深入而一目了然。
在對本發(fā)明要點的敘述中可以理解，半導(dǎo)體存儲器是由大量的存儲單元構(gòu)成的，而在所述的存儲單元中的一個特定單元里寫入數(shù)據(jù)是按照寫入地址進(jìn)行的。
根據(jù)本發(fā)明，半導(dǎo)體存儲器包括(A)控制信號發(fā)生器，用于在同步信號的基礎(chǔ)上生成多個控制信號，而所述的控制信號相互間的相位不同，(B)列選擇信號發(fā)生器，用于由所述的寫入地址和控制信號來生成多個列選擇信號，(C)鎖存裝置，用于與所述控制信號同步地鎖存所述數(shù)據(jù)并作為被鎖存的數(shù)據(jù)，(D)寫入總線，將被鎖存的數(shù)據(jù)提供給所述的存儲單元，以及(E)寫入器，根據(jù)所述的列選擇信號將所存的數(shù)據(jù)寫入所述的特定單元中的寫入總線。


圖1是一個第一類傳統(tǒng)半導(dǎo)體存儲器的電路圖；圖2是用于描述圖1所示的第一類傳統(tǒng)半導(dǎo)體存儲器操作的波形圖；圖3是一個第二類傳統(tǒng)半導(dǎo)體存儲器的電路圖；圖4是用于描述圖3所示的第二類傳統(tǒng)半導(dǎo)體存儲器操作的波形圖；圖5是作為本發(fā)明的一個最佳實施例的一個半導(dǎo)體存儲器的電路圖；圖6是在圖5所示的半導(dǎo)體存儲器中所用的一個控制信號生成電路的實例的電路圖；圖7是用于描述圖5所示的半導(dǎo)體存儲器的操作的波形圖。
圖8是圖5所示半導(dǎo)體存儲器所用的列選擇信號發(fā)生器的一個例子的電路圖；圖9是描述半導(dǎo)體存儲器操作的波形圖，該半導(dǎo)體存儲器具有圖8中所示的列選擇信號發(fā)生電路。
參見圖1，首先敘述第一類傳統(tǒng)半導(dǎo)體存儲器，以促進(jìn)對本發(fā)明的理解。圖示的半導(dǎo)體存儲器100包括第O到第J個輸入級1-O至1-J，這里J代表一個正整數(shù)。該半導(dǎo)體存儲器還包括一個YSW選擇電路2，一個鎖存信號發(fā)生電路40，一個附加的輸入級5，一個數(shù)據(jù)輸入緩沖器6，一個鎖存器電路8，和多個位線對BLT/N。
第j個輸入級1-j與第j個地址終端Aj連接，以接收第j個外部地址Aj，這里，j在O與J之間變化。對于輸入級和地址終端而言均是如此。依據(jù)第j個外部地址Aj，第j個輸入級輸出第j個地址Yj。接收第j個地址Yj之后，YSW選擇電路2產(chǎn)生第j個YSW選擇信號，以便選擇第j個列線YSW。鎖存信號發(fā)生電路40接收同步信號Q后，輸出鎖存信號Q′。附加的輸入級5經(jīng)由DQ端接收數(shù)據(jù)后，向數(shù)據(jù)輸入緩沖器6傳送。數(shù)據(jù)輸入緩沖器6將該數(shù)據(jù)緩沖后作為寫入數(shù)據(jù)輸出到數(shù)據(jù)傳輸線BUS。鎖存電路8依據(jù)鎖存信號Q′將寫入數(shù)據(jù)作為鎖存數(shù)據(jù)鎖存起來，然后將其輸出到寫總線對WBUST/N上去。每個位線對BLT/N有一個讀出放大器SA,SA通過列選擇線YSW中的一個與總線對WBUST/N連接。而且，每個位線對BLT/N均與一個配有一個晶體管和一個電容器的存儲單元MC連接。
參見圖2和圖1，假定正整數(shù)為3。而且，假定YSW選擇電路2依據(jù)外部地址AO、AO+1、AO+2、和AO+3分別選擇了列選擇線YSWi、YSWi+1、YSWi+2和YSWi+3。
正如上面敘述的那樣，在地址AO、AO+1、AO+2、和AO+3的存儲單元中分別寫入外來數(shù)據(jù)D1、D2、D3和D4時，在同步信號Q的每個上升沿，數(shù)據(jù)輸入緩沖器6將緩沖數(shù)據(jù)D1、D2、D3和D4輸出到數(shù)據(jù)傳輸線BUS上去。鎖存電路8依據(jù)鎖存信號Q′將數(shù)據(jù)D1、D2、D3和D4鎖存起來，然后發(fā)送到寫總線對WBUST/N上去。
如上所述，YSW選擇電路2依據(jù)外部地址AO、AO+1、AO+2、和AO+3，分別選擇列選擇線YSWi、YSWi+1、YSWi+2和YSWi+3。當(dāng)列選擇線YSWi+1出現(xiàn)高電位時，位線對BLT/N與和列選擇線YSWi相一致的寫總線對WBUST/N相連。結(jié)果，鎖存數(shù)據(jù)被寫入字線WLi為高電位的存儲單元MC中。
在圖2所示的例子中，當(dāng)列選擇線YSWi、YSWi+1、YSWi+2和YSWi+3出現(xiàn)高電位時，寫總線對WBUST/N分別與位線對BLT/NO、BLT/N1、BLT/N2和BLT/N3相連。鎖存數(shù)據(jù)D1、D2、D3和D4作為寫入數(shù)據(jù)分別被寫入存儲單元MCO、MC1、MC2和MC3之中。
至于第二類傳統(tǒng)半導(dǎo)體存儲器，參照圖3來加以描述。圖示的半導(dǎo)體存儲器200包括第O至J個輸入級1-O至1-J，這里J代表一個正整數(shù)。該半導(dǎo)體存儲器還包括一個YSW選擇電路2，一個鎖存電路31，一個鎖存信號發(fā)生電路41，一個附加的輸入級5，第一個輸入數(shù)據(jù)緩沖器60，第二個輸入數(shù)據(jù)緩沖器61，一個選擇電路81，和多個位線對BLT/N。
第j個輸入級1-j與第j個地址終端Aj連接，以接收第j個外部地址Aj，這里，j可在O至J之間變化，對于輸入級和地址終端而言均是如此。依據(jù)第j個外部地址Aj，第j個輸入級輸出第j個地址Yj。接收第1至第J個地址Y1至YJ之后，YSW選擇電路2生成第1至第J個YSW選擇信號，以便選擇1至第J個列選擇線YSW1至YSWJ。鎖存電路31在同步信號Q的作用下鎖存第0個地址Y0以便產(chǎn)生作為輸出選擇信號的鎖存地址IY0。鎖存信號發(fā)生電路41接收同步信號Q之后，在輸出選擇信號IY0的作用下輸出第一與第二個鎖存信號Q0和Q1。附加輸入級5從DQ終端接收數(shù)據(jù)后把該數(shù)據(jù)傳送到第一和第二個數(shù)據(jù)輸入緩沖器60和61。第一個數(shù)據(jù)輸入緩沖器60在第一個鎖存信號Q0的作用下將該數(shù)據(jù)作為一個緩沖數(shù)據(jù)進(jìn)行緩沖，然后將這第一個經(jīng)過緩沖的數(shù)據(jù)輸出到數(shù)據(jù)傳輸線BUS0上去。第二個數(shù)據(jù)輸入緩沖器61在第二個鎖存信號Q1的作用下將該數(shù)據(jù)作為第二個緩沖數(shù)據(jù)進(jìn)行緩沖，然后將這第二個經(jīng)過緩沖的數(shù)據(jù)輸出到數(shù)據(jù)傳輸線BUS1上去。在輸出選擇信號IY0的作用下，選擇電路81將經(jīng)過第一和第二緩沖的數(shù)據(jù)分別傳送到寫總線對WBUST/N0和寫總線對WBUST/N1上面去。每個位線對BLT/N都有一個讀出放大器SA并經(jīng)由相應(yīng)的列選擇線YSW與寫總線對WBUST/N連接。而且，每個位線對BLT/N都與一個具有一個晶體管和一個電容器的存儲單元MC連接。
參見圖4和圖3，假定正整數(shù)為3。而且，假定YSW選擇電路2依據(jù)外部地址A0+1、A0+2和A0+3分別選擇了列選擇線YSWi和YSWi+1。
在地址為AO、AO+1、AO+2、和AO+3的存儲單元中分別寫入外部數(shù)據(jù)D1、D2、D3和D4時，在同步信號Q的每個上升沿，鎖存電路31的輸出選擇信號IY0在C1和C3周期均處于低電位。輸出選擇信號IY0在C2和C4周期中處于高電位。當(dāng)輸出選擇信號IY0處于低電位時，鎖存信號發(fā)生電路41在同步信號Q的作用下輸出第一個鎖存信號Q0。當(dāng)輸出選擇信號IY0處于高電位時，鎖存信號發(fā)生電路41在同步信號Q的作用下輸出第二個鎖存信號Q1。在第一個鎖存信號Q0的上升沿，第一個數(shù)據(jù)輸入緩沖器60將第一個經(jīng)過緩沖的數(shù)據(jù)輸送到數(shù)據(jù)傳輸線BUS0上。在第二個鎖存信號Q1的上升沿，第二個數(shù)據(jù)輸入緩沖器61將第二個經(jīng)過緩沖的數(shù)據(jù)輸送到數(shù)據(jù)傳輸線BUS1上。
當(dāng)輸出選擇信號IY0處于低電位時，數(shù)據(jù)傳輸線BUS0上的第一個經(jīng)過緩沖的數(shù)據(jù)被傳送給寫總線對WBUST/N0。當(dāng)輸出選擇信號IY0處于高電位時，數(shù)據(jù)傳輸線BUS1上的第二個經(jīng)過緩沖的數(shù)據(jù)被傳送給寫總線對WBUST/N1。這樣，YSW選擇電路2就按照第1到第3個地址Y1到Y(jié)3而選擇了列選擇線YSWi和YSWi+1中的一條線。
在圖4所示的例子中，根據(jù)外部地址AO,AO+1、AO+2、和AO+3，分別選擇線YSWi、YSWi、YSWi+1和YSWi+1。當(dāng)列選擇線YSWi處于高電位時，在列選擇線YSWi的作用下，位線對BLT/N與寫總線對WBUST/N相連。結(jié)果，數(shù)據(jù)被寫入字線WLi為高電位的存儲單元MC中。
在圖4所示的例子中，當(dāng)列選擇線YSWi處于高電位時，位線對BLT/N0、BLT/N1、BLT/N2和BLT/N3分別與寫總線對WBUST/N0、WBUST/N0、WBUST/N1和WBUST/N1相連。數(shù)據(jù)D1、D2、D3和D4作為寫入數(shù)據(jù)分別被寫入存儲單元MC0、MC1、MC2、和MC3之中。
如上所述，當(dāng)列選擇線處于高電位時，寫總線對與位線相連。結(jié)果，數(shù)據(jù)被寫入由字線選擇的存儲單元。在寫入操作中，當(dāng)列選擇線處于高電位時，有必要將位線上的數(shù)據(jù)反相。在反相之前，如果列選擇線處于低電位，則該數(shù)據(jù)在與位線連接的讀出放大器的作用下變?yōu)槌跏紶顟B(tài)。因此，為將位線上的數(shù)據(jù)反相，有必要使列選擇線在最小時間間隔t內(nèi)處于高電位。
在圖1中，在一個周期內(nèi)列選擇線處于高電位。因此，最小的寫入周期時間即為最小的時間間隔t。
在圖3中，在兩個周期內(nèi)數(shù)據(jù)D1被存儲在寫總線對WBUST/N上。因此，最小的寫入周期時間可為t/2。
另外，由于在一個周期結(jié)束之后相關(guān)數(shù)據(jù)D2被傳輸?shù)綄懣偩€WBUST/N1上，因此，寫總線WBUST/N1在一個周期內(nèi)是與位線BLT/N1相連的。在圖4中，濃淡點網(wǎng)格線表示寫總線WBUST/N1和位線BLT/N1之間處于斷開狀態(tài)。
在外部地址A0在周期D1內(nèi)傳輸?shù)桨雽?dǎo)體存儲器而外部地址A0+2在D2周期內(nèi)傳輸?shù)桨雽?dǎo)體存儲器的情況下，列選擇線YSWi僅在一個周期內(nèi)處于高電位。在外部地址A0是同一個地址的情況下，由于數(shù)據(jù)傳輸線BUS0和寫總線對WBUST/N0是共用的，數(shù)據(jù)在一個周期內(nèi)被存儲起來。在下一個周期，數(shù)據(jù)D2在一個周期內(nèi)被存儲起來。因此，在圖3中最小寫入周期時間成為最小的時間間隔t。
如上所述，在第一個和第二個通用半導(dǎo)體存儲器中，最小寫入周期的時間都是由最小的時間間隔t決定的。因此，以比最小時間間隔t決定的預(yù)定速度更快的高速度實行寫入操作是很困難的。
參照圖5，根據(jù)本發(fā)明的第一實施例繼續(xù)對半導(dǎo)體存儲器進(jìn)行敘述。圖示的半導(dǎo)體存儲器300包括第O個至J個輸入級1-O到1-J，這里J代表一個正整數(shù)。半導(dǎo)體存儲器300包括一個YSW選擇電路2，一個計數(shù)器電路3，一個控制信號發(fā)生電路10，一個附加的輸入級5，一個數(shù)據(jù)輸入緩沖器6，一個列選擇信號生成部分11，第一個和第二個鎖存器電路8A和8B，第一個和第二個開關(guān)電路13A和13B，以及多個位線對BLT/N0。
第j個輸入級1-j與第j個地址終端Aj連結(jié)，以接收第j個外部地址Aj，這里，j可以在O和J之間變化，對于輸入端和地址終端而言均是如此。在第j個外部地址Aj的作用下，第j個輸入級輸出第j個地址Yj。在第j個地址Yj的作用下，YSW選擇電路2產(chǎn)生第j個YSW選擇信號，以選擇第j個列選擇線YSW。在圖示的例子中，YSW選擇電路2產(chǎn)生YSW選擇信號YSWi、YSWi+1、YSWi+2、和YSWi+3。
計數(shù)器電路3對同步信號進(jìn)行計數(shù)以生成一個計數(shù)信號CNT?？刂菩盘柊l(fā)生電路10接收同步信號Q和計數(shù)信號CNT，以便在計數(shù)信號CNT的控制下輸出第一個和第二個控制信號QA和QB?？刂菩盘朡A和QB相互間存在第一個和第二個相位差。附加輸入級5通過DQ終端來接收數(shù)據(jù)并把該數(shù)據(jù)發(fā)送到數(shù)據(jù)輸入緩沖器6。數(shù)據(jù)輸入緩沖器中的數(shù)據(jù)輸出到數(shù)據(jù)傳輸線BUS上去。
列選擇信號生成部件11有多個鎖存器電路。在圖示的例子，列選擇信號生成部件11有4個鎖存器電路，雖然只有兩個鎖存器電路圖示在圖5之中。列選擇信號發(fā)生部件11接收YSW選擇信號YSWi、YSWi+1、YSWi+2、和YSWi+3。列選擇信號發(fā)生部件11在第一個控制信號OA的作用下鎖存YSW選擇信號YSWi、YSWi+1、YSWi+2、和YSWi+3。，以便產(chǎn)生列選擇信號YSWiA、YSWi+1A、YSWi+2A、和YSWi+3A。列選擇信號發(fā)生部件11在第二個控制信號QB的作用下鎖存YSW選擇信號YSWi、YSWi+1、YSWi+2、和YSWi+3，以便產(chǎn)生列選擇信號YSWiB、YSWi+1B、YSWi+2B、和YSWi+3B。
在第一個控制信號QA的作用下，第一個鎖存器電路8A將緩沖數(shù)據(jù)作為第一個鎖存數(shù)據(jù)來鎖存，并將這第一個鎖存數(shù)據(jù)輸出到寫總線WBUST/NA上去。在第二個控制信號QB的作用下，第二個鎖存器電路8B將緩沖數(shù)據(jù)作為第二個鎖存數(shù)據(jù)來鎖存，并將這第二個鎖存數(shù)據(jù)輸出到寫總線對WBUST/NB上去。
位線對BLT/N0有一個讀出放大器SA，并通過第一個開關(guān)電路13A與寫總線對WBUST/NA連接。位線對BLT/N0通過第二個開關(guān)電路13B與寫總線對WBUST/NB連接。而且，位線對BLT/N0與具有一個晶體管和一個電容器的存儲單元MC0連接。第一個和第二個開關(guān)電路13A和13B受列選擇信號的控制。在圖示的例子中，半導(dǎo)體存儲器有4個讀出放大器SA,4個開關(guān)電路13A，和4個開關(guān)電路13B，雖然在圖5中只示出了2個讀出放大器SA,2個開關(guān)電路13A，和2個開關(guān)路13B。
參見圖6，控制信號發(fā)生電路10包括一個延遲電路10a，一個反相器電路10b，以及第一個和第二個AND(與門)電路10c和10d。延遲電路10a接收同步信號Q。延遲電路10a給同步信號Q一個預(yù)置延遲以產(chǎn)生延遲信號。延遲信號被傳送到第一個和第二個AND電路10c和10d。第二個AND電路10d接收計數(shù)信號CNT并在延遲信號和計數(shù)信號CNT之間執(zhí)行一個邏輯乘法，以產(chǎn)生第二個控制信號QB。計數(shù)信號CNT被傳送到反相器電路10b進(jìn)行反相后，經(jīng)過反相的信號送往第一個AND電路10c。第一個AND電路10c在延遲信號和經(jīng)過反相的信號之間執(zhí)行一個邏輯乘法，以產(chǎn)生第一個控制信號QA。
正象從以上敘述中迅速理解的那樣，控制信號發(fā)生電路10是在計數(shù)信號CNT處于低電位時生成第一個控制信號QA的。當(dāng)計數(shù)信號CNT處于高電位時，控制信號發(fā)生電路10生成第二個控制信號QB?？刂菩盘柊l(fā)生電路10和計數(shù)器電路3共同作為一個控制信號發(fā)生裝置。
參見圖7及圖5，假定正整數(shù)J等于3。在地址為AO、AO+1、AO+2、和AO+3的存儲單元中分別寫入外部數(shù)據(jù)D1、D2、D3和D4時，在同步信號φ的每個上升沿，數(shù)據(jù)輸入緩沖器6將經(jīng)過緩沖的數(shù)據(jù)D1、D2、D3和D4輸送到數(shù)據(jù)傳輸線BUS上去。計數(shù)器電路3在同步信號上升沿的控制下進(jìn)行計數(shù)。計數(shù)信號CNT的電位與外部地址無關(guān)。
在圖7所示的例子中，在C1和C3周期內(nèi)，計數(shù)信號CNT均為低電位。在C2和C4周期內(nèi)，計數(shù)信號CNT均為高電位。因此，控制信號發(fā)生電路10在C1和C3周期內(nèi)均產(chǎn)生第一個控制信號QA。在C2和C4周期內(nèi)，控制信號發(fā)生電路10生成第二個控制信號QB。在C1周期，緩沖數(shù)據(jù)D1在第一個控制信號QA的作用下被鎖存在第一個鎖存器電路8A中，并將被傳輸?shù)綄懣偩€對WBUST/NA上去。在C2周期內(nèi)，緩沖數(shù)據(jù)D2在第二個控制信號QB的作用下被鎖存在第二個鎖存器電路8B中，并將被傳輸?shù)綄懣偩€對WBUST/NB上去。由于第一個控制信號QA在C2周期內(nèi)為低電位，緩沖數(shù)據(jù)D1被存儲在寫總線對WBUST/NA上。
在C3周期，數(shù)據(jù)傳輸線BUS上的緩沖數(shù)據(jù)D3在第一個控制信號QA的作用下被傳送到寫總線對WBUST/NA上去。結(jié)果，緩沖數(shù)據(jù)D3出現(xiàn)在寫總結(jié)對WBUST/NA上面。這時，在寫總線對WBUST/NB上面存儲著緩沖數(shù)據(jù)D2。由于每兩個周期才產(chǎn)生一個第一和一個第二控制信號QA和QB，因此，在兩個周期內(nèi)，數(shù)據(jù)被存儲在寫總線對WBUST/NA和WBUST/NB中。
在圖7中，YSW選擇電路2根據(jù)外部地址AO、AO+1、AO+2、和AO+3，分別選擇數(shù)據(jù)位選擇線YSWi、YSWi+1、YSWi+2、和YSWi+3。在C1周期，列選擇信號發(fā)生電路11接收列選擇信號YSWi。在第一個控制信號QA的作用下，列選擇信號發(fā)生電路11生成列選擇信號YSWiA。因此，列選擇線YSWiA變?yōu)楦唠娢?。由于第二個控制信號QB不被送往列選擇信號發(fā)生電路11，則列選擇線YSWiB處于低電位。
在C2周期，列選擇信號發(fā)生電路11接收列選擇信號YSWi+1。列選擇信號發(fā)生電路11在第二個控制信號QB的作用下，選擇列選擇線YSWi+1B。這時，第一個控制信號QA處于低電位。因此，列選擇線YSWiA處于高電位。
在C3周期，列選擇信號發(fā)生電路11接收列選擇信號YSWi+2。列選擇信號發(fā)生電路11在第一個控制信號QA的作用下，選擇列選擇線YSWi+2A。這時，列選擇線YSWi處于低電位。因此，列選擇線YSWiA處于低電位。由于第二個控制信號QB處于低電位，則列選擇線YSWiB+1B處于高電位。
正象從以上敘述中迅速理解的那樣，由于每兩個周期產(chǎn)生一個第一控制信號和一個第二控制信號QA和QB，則在這兩個周期中兩條列選擇線均處于高電位。當(dāng)列選擇線YSWiA處于高電位時，被列選擇線YSWiA選中的位線對BLT/N與寫總線對WBUST/NA相連。數(shù)據(jù)被寫入字線WLi為高電位的存儲單元MC中。當(dāng)列選擇線YSWi+1A、YSWi+2A、和YSWi+2A都處于高電位時，數(shù)據(jù)以類似的方式被寫入字線WLi為高電位的存儲單元MC。與此類似，當(dāng)列選擇YSWiB處于高電位時，被列選擇線YSWiB選中的位線對BLT/N與寫總線對WBUST/NB相連。數(shù)據(jù)被寫入字線WLi為高電位的存儲單元MC之中。當(dāng)列選擇線YSWi+1B、YSWi+2B、和YSWi+3B都為高電位時，數(shù)據(jù)以類似的方式被寫入字線WLi為高電位的存儲單元MC。
更具體地說，當(dāng)列選擇線YSWiA、YSWi+1B、YSWi+2B、和YSWi+3B被列選擇信號發(fā)生電路11選中的話，則位線對BLT/N0、BLT/N1、BLT/N2和BLT/N3分別與寫總線對WBUST/NA、WBUST/NB、WBUST/NA、和WBUST/NB相連。結(jié)果，寫入數(shù)據(jù)D1、D2、D3和D4被分別寫入存儲單元MC0、MC1、MC2、和MC3之中。
參見圖8來描述列選擇信號發(fā)生部件11。列選擇信號發(fā)生部件11包括多個如圖1中所描述的鎖存器電路。列選擇信號發(fā)生部件11中的每個鎖存器電路包括多個場效應(yīng)晶體管11a。而且，每個鎖存電路還包括第一到第六個反相器11b到11g以及第一到第二個NOR(或非門)電路11h到11i。
還將對列選擇信號發(fā)生部件12中的一個鎖存器進(jìn)行描述。該鎖存器電路接收數(shù)位選信號YSWi以及第一和第二個控制信號QA和QB。接收數(shù)據(jù)選擇信號YSWi之后，當(dāng)?shù)谝粋€控制信號QA處于高電位時，該鎖存器電路選擇列選擇線YSWiA。當(dāng)?shù)诙刂菩盘朡B處于高電位時，該鎖存器電路選擇列選擇線YSWiB。當(dāng)列選擇線YSWiB被該鎖存器電路選中時，第一個NOR電路輸出一個低電位信號。結(jié)果，列選擇線YSWiA未被該鎖存器電路選中。
當(dāng)數(shù)選擇信號YSWi+1、YSWi+2、和YSWi+3傳送到列選擇信號發(fā)生部件12時，列選擇信號發(fā)生電路11在第一個和第二個控制信號QA和QB的作用下，分別選擇列選擇線YSWi+1A、YSWi+1B、YSWi+2A、YSWi+2B、YSWi+3A、和YSWi+3B。
由于列選擇信號發(fā)生部件11按如上所述的方式選擇列選擇線，則寫入數(shù)據(jù)在兩個周期內(nèi)如圖9中所示，以圖3中連帶描述的類似方式被存儲起來。
正如從上面敘述的例子中迅速理解的那樣，列選擇線或?qū)懣偩€對的數(shù)據(jù)在兩個周期內(nèi)被存儲起來。在兩個周期內(nèi)，數(shù)據(jù)被傳輸?shù)接闪羞x擇線選中的位線上去。因此，與通用半導(dǎo)體存儲器相比，使時鐘頻率增加一倍是可能的。
通過對本發(fā)明及其所選實施例的描述，對于那精于這方面技術(shù)的人士而言，以其他各種方式將本項發(fā)明付諸實踐是很可能的事情，但都在本發(fā)明范圍內(nèi)。
權(quán)利要求
1.一個半導(dǎo)體存儲器，其特征在于，它包括許多存儲單元，并根據(jù)寫入地址將數(shù)據(jù)寫入這些單元中的一個特定單元，它還包括控制信號發(fā)生部件，用于根據(jù)同步信號來生成多個控制信號，而所述的控制信號具有相互不同的相位。列選擇信號發(fā)生部件，根據(jù)所述的寫入地址和所述的控制信號來生成多個列選擇信號；鎖存器部件，將所述的數(shù)據(jù)作為與所述的控制信號同步的鎖存數(shù)據(jù)鎖存起來；寫總線部件，用于將所述的鎖存數(shù)據(jù)提供給所述的存儲單元；以及寫入部件，用于根據(jù)所述的列選擇信號將所述的寫總線部件上的所述鎖存數(shù)據(jù)寫入到所述的特定存儲單元當(dāng)中去。
2.根據(jù)權(quán)利要求1中所述的一個半導(dǎo)體存儲器，其特征在于，其中，所述的半導(dǎo)體存儲器還包括位于所述的寫總線部件和所述的存儲單元之間的開關(guān)部件，所述的開關(guān)部件由所述的列選擇信號來開、關(guān)。
3.根據(jù)權(quán)利要求2中所述的一個半導(dǎo)體存儲器，其特征在于，其中，所述的列選擇信號發(fā)生部件根據(jù)所述的控制信號，在所述的寫入地址的基礎(chǔ)上，來鎖存一個輸入地址信號，以產(chǎn)生所述的列選擇信號。
4.根據(jù)權(quán)利要求1中所述的一個半導(dǎo)體存儲器，其特征在于，其中，所述的寫總線部件至少具有兩個寫總線對。
5.根據(jù)權(quán)利要求4中所述的一個半導(dǎo)體存儲器，其特征在于，其中，所述的寫總線部件具有第一和第二個寫總線對。
6.根據(jù)權(quán)利要求5中所述的一個半導(dǎo)體存儲器，其特征在于，其中，所述的控制信號發(fā)生部件根據(jù)所述的同步信號產(chǎn)生第一和第二個控制信號。
7.根據(jù)權(quán)利要求6中所述的一個半導(dǎo)體存儲器，其特征在于所述的開關(guān)部件包括第一和第二個開關(guān)電路，它們是以所述的列選擇信號為基礎(chǔ)而開關(guān)的；所述的第一總線對通過所述的第一個開關(guān)電路而與所述的存儲單元連接；而且所述的第二總線對通過所述的第二個開關(guān)電路而與所述的存儲單元連接。
8.根據(jù)權(quán)利要求7中所述的一個半導(dǎo)體存儲器，其特征在于所述的列選擇信號發(fā)生部件在所述的第一個控制信號的作用下鎖存所述的輸入地址信號以便產(chǎn)生一個列選擇信號，所述的列選擇信號發(fā)生部件在所述的第二個控制信號的作用下鎖存所述的輸入地址信號以便產(chǎn)生第二個列選擇信號；所述的第一個開關(guān)電路以所述的第一個列選擇信號為基礎(chǔ)進(jìn)行開關(guān)；而且所述的第二個開關(guān)電路以所述的第二個列選擇信號為基礎(chǔ)進(jìn)行開關(guān)。
9.根據(jù)權(quán)利要求8中所述的一個半導(dǎo)體存儲器，其特征在于，其中所述的鎖存數(shù)據(jù)在兩個周期內(nèi)被保存在所述的第一個和所述的第二個寫總線對的每一個線對上，以便寫入所述的特定存儲單元之中去。
全文摘要
一個半導(dǎo)體存儲器具有多個存儲單元,根據(jù)寫入地址在這些存儲單元中的一個特定單元中寫入數(shù)據(jù)。半導(dǎo)體存儲器包括一個控制信號發(fā)生部件,用于在同步信號的控制下生成多個控制信號。一個列選擇信號發(fā)生部件接收寫入地址和控制信號以產(chǎn)生多個列選擇信號。一個鎖存器部件用于把數(shù)據(jù)作為與控制信號同步的鎖存數(shù)據(jù)而鎖存起來。一個寫總線部件把鎖存數(shù)據(jù)傳送到存儲單元。一個寫入部件在列選擇信號的控制下將鎖存數(shù)據(jù)寫到特定存儲單元中的寫總線部件上。
文檔編號G11C11/407GK1215892SQ98123538
公開日1999年5月5日 申請日期1998年10月27日 優(yōu)先權(quán)日1997年10月27日
發(fā)明者持田義史 申請人:日本電氣株式會社