專利名稱：具有減少數(shù)據(jù)總線負載的半導體存儲器器件的制作方法
技術領域：
本發(fā)明是關于能夠減少數(shù)據(jù)總線負載和增加數(shù)據(jù)傳送速度的半導體存儲器器件。
一般而言，數(shù)據(jù)總線用于在諸如動態(tài)隨機存取存儲器，靜態(tài)隨機存取存儲器和只讀存儲器或類似的存儲器的半導體存儲器器件中的數(shù)據(jù)傳送。數(shù)據(jù)總線具有諸如路徑電容，附加電容，薄層電阻或類似阻抗的負載，從而造成了數(shù)據(jù)傳送的延遲，路徑電容一般被稱為固有電容是在數(shù)據(jù)總線和半導體基片之間產(chǎn)生的，而附加電容通常被稱為耦合電容，它是在相鄰的數(shù)據(jù)總線之間產(chǎn)生的。
參看

圖1，后面將介紹普通的16M(兆)靜態(tài)隨機存取存儲器(以后稱SRAM)。
參看圖1，圖1中以方框形式給出了普通的16M SRAM，如圖中所示，普通的16M SRAM包括64個存儲器塊1001-1064，而其中的每一塊具有256K位的存儲能力。即，64個存儲塊1001-1064的每一個在水平方向上包括128個存儲單元，在垂直方向上包括2048個存儲單元。一般而言，隨著半導體存儲器器件在規(guī)模上越來越大，位線負載諸如薄層電阻，路徑電容，附加電容和耦合電容均增加，增加的位線負載在數(shù)據(jù)的輸入和輸出上產(chǎn)生壞的影響，造成對一個存儲塊中存儲單元數(shù)目的限制。由于這個原因，半導體存儲器件包括大量的存儲塊。這里，耦合電容表示在位線和存儲單元之間的接觸點上產(chǎn)生的電容。
普通的16M SRAM進而包括64個第一級讀出放大器陣列1101-1164，該陣列的每一個從存儲塊1001-1064中相應的一個讀出8個輸出位，這里從存儲塊1001-1064中的每一個輸出位的數(shù)目僅僅是以8位為例，根據(jù)半導體存取存儲器器件的不同，輸出的位數(shù)是可以不同的。
普通16M SRAM進而包括64個第二級讀出放大器1201-1264，用于以8位為加權單位從第一級讀出放大器陣列1101-1164中讀出輸出位。第二級讀出放大器1201-1264的輸出位通過以8位為加權單位加在8位數(shù)據(jù)總線上，普通16M SRAM進而包括8個第三級讀出放大器1301-1308，用于分別在對應數(shù)據(jù)總線上讀出位。數(shù)據(jù)總線具有如此長度，以至從所有存儲塊1001-1064中輸入單元數(shù)據(jù)。
其結果是，隨著半導體存儲器裝置在規(guī)模上變大，數(shù)據(jù)總線在長度上增加，造成了負載的增加，數(shù)據(jù)總線的負載增加造成了數(shù)據(jù)傳輸?shù)难舆t。
進而，為了驅動增加了負載的數(shù)據(jù)總線，必須增大讀出放大器的尺寸，增大讀出放大器的尺寸會減少數(shù)據(jù)讀出速度和增加了布圖面積。
考慮到這個關系，就需要數(shù)據(jù)總線負載減小電路去減小數(shù)據(jù)總線負載，這樣就能增加數(shù)據(jù)傳輸速度，減小讀出放大器的布圖面積。
鑒于上述問題，提出了本發(fā)明。本發(fā)明的目的是提供一半導體存儲器器件，該器件能夠減少數(shù)據(jù)總線的負載，以增加數(shù)據(jù)傳輸速度，減小讀出放大器的布圖面積。
根據(jù)本發(fā)明，可以通過提供一半導體存儲器器件可以實現(xiàn)上述和其它的目的。該半導體存儲器件包括多個用于存儲數(shù)據(jù)的存儲塊，以及多個用于讀出存儲在多個存儲塊中數(shù)據(jù)的讀出放大器裝置，這樣的半導體存儲器件還包括用于傳送由多個讀出放大器讀出的數(shù)據(jù)的數(shù)據(jù)總線，數(shù)據(jù)總線被分為第一部分和第二部分；和數(shù)據(jù)總線減少裝置，以響應第一和第二數(shù)據(jù)總線控制信號選取所劃分的第一和第二數(shù)據(jù)總線部分中的一個，從而使得被選取的數(shù)據(jù)總線部分能夠根據(jù)一個存儲塊的地址從多個存儲塊中選出的一個中輸入數(shù)據(jù)，而另一個沒被選中的數(shù)據(jù)總線部分能具有最小的負載，第一和第二數(shù)據(jù)總線控制信號根據(jù)存儲塊地址的最高有效位產(chǎn)生。
從下面結合附圖的詳細描述中可以更清楚地理解本發(fā)明的上述和其它目的，特點和優(yōu)點。
圖1是通常16M SRAM的方框圖；圖2A是本發(fā)明實施例中的16M SRAM的方框圖；圖2B是圖2A的數(shù)據(jù)總線負載減少電路的詳細的電路圖；圖3是圖2A 16M SRAM操作的時序圖；現(xiàn)在，具有本發(fā)明實施例中的數(shù)據(jù)總線負載減少電路的16MSRAM將參照圖2A和2B加以詳細地描述。
參看圖2A，這里示出了本發(fā)明實施例的16M SRAM的方框圖，如該圖所示，16M SRAM包括64個存儲塊2001-2064，每一個存儲塊都具有256數(shù)位的存儲能力。這就說，64個存儲塊2001-2064中的每一個在水平方向包括128個存儲單元，在垂直方向上包括2048個存儲單元。
16M SRAM進而包括64個第一級讀出放大器陣列2101-2164，它們當中的每一個從存儲塊2001-2064中的相應的一個讀出8位輸出位。這里，從存儲塊2001-2064中的每一個輸出的輸出位的數(shù)目是以8位作為例子，根據(jù)半導體存儲器器件類型的不同，輸出位的位數(shù)可以是不同的。
16M SRAM進而包括64個第二級讀出放大器2201-2264，以分別讀出以8位為權重單位的從第一級讀出放大器陣列2101-2164中輸出的輸出位。第二級讀出放大器2201-2264中的輸出位以8位為加權單元被放置在8個數(shù)據(jù)總線上。
數(shù)據(jù)總線被分為兩個部分，即，第一數(shù)據(jù)總線部分對應著第1至第32個存儲塊，第二數(shù)據(jù)總線部分對應著第33至第64個存儲塊。數(shù)據(jù)總線負載減少電路2400是連接在第1和第2數(shù)據(jù)總線部分之間，以從它們當中選取1個出來。
16M SRAM進而包括8個第三級讀出放大器2301-2308，用于通過數(shù)據(jù)總線負載減少電路2400分別在所選的數(shù)據(jù)總線部分中讀出各個位。
參看圖2B，圖2B示出了在圖2A中數(shù)據(jù)總線負載減少電路2400詳細的電路圖，在這個圖里標號SO1L至SO8L和SO1L至SO8L分別表示數(shù)據(jù)總線的第一部分，而標號SO1R至SO8R和SO1R至SO8R分別表示數(shù)據(jù)總線的第二部分，在第一數(shù)據(jù)總線部分中，數(shù)據(jù)總線SOL和數(shù)據(jù)總線SOL是互相互補的，用來傳送互補位。類似地，在第二總線部分，數(shù)據(jù)總線SOR和數(shù)據(jù)總線SOR是互相互補的，用以傳送互補位。
如圖2B所示，數(shù)據(jù)總線負載減少電路2400由多個的CMOS晶體管2511-2586組成，它們當中的每一個是通過把P型金屬氧化物半導體(以后稱PMOS)晶體管的漏極和源極與N型金屬氧化物半導體(以后稱NMOS)晶體管的漏極和源極聯(lián)在一起形成的。每一對互補數(shù)據(jù)總線對應著CMOS晶體管2511-2586中的6個，在每一個CMOS晶體管2511、2513、2521、2523……，2581和2583中，第一數(shù)據(jù)總線控制信號PSOLZL施加在PMOS晶體管的柵極，第一數(shù)據(jù)總線控制反信號PSOLZL施加在NMOS晶體管的柵極，PMOS和NMOS晶體管的漏極共同聯(lián)接到數(shù)據(jù)總線第一部分的SO1L-SO8L和SO1L-SO8L中對應的一個。PMOS和NMOS晶體管的源極共同聯(lián)到第三極讀出放大器2301-2308中對應的一個。類似地，在CMOS晶體管2514、2516、2524、2526、……2584和2586當中的每一個內(nèi)，第二數(shù)據(jù)總線控制信號PSOLZR施加到PMOS晶體管的柵極，第二數(shù)據(jù)總線控制反信號PSOLZR施加到NMOS晶體管的柵極，PMOS和NMOS晶體管的漏極共同聯(lián)到數(shù)據(jù)總線第二部分SO1R-SO8R和SO1R-SO8R當中對應的一個，PMOS和NMOS晶體管的源極共同聯(lián)接到第三極讀出放大器2301-2308中相應的一個。第三極讀出放大器2301-2308中的每一個從在數(shù)據(jù)總線減少電路2400內(nèi)的CMOS晶體管2511-2586的輸出位SO1-SO8和SO1-SO8中讀出相應的1個。
CMOS晶體管2512、2522……2582用于分別平衡第一部分的互補數(shù)據(jù)總線，即在CMOS晶體管2512、2522……、2582的每一個內(nèi)，PMO和NMOS的漏極共同聯(lián)接到第一部分的數(shù)據(jù)總線SO1L-SO8L中相應的一個，PMOS和NMOS晶體管的源極共同聯(lián)接到第一部分的數(shù)據(jù)總線SO1L-SO8L的對應的1個。第一數(shù)據(jù)總線控制信號PSOLZL施加到NMOS晶體管的柵極，第一數(shù)據(jù)總線控制反信號PSOLZL施加到PMOS晶體管的柵極。
類似地CMOS晶體管2515、2525……2585被采用來分別地平衡第二部分的互補數(shù)據(jù)總線。即，在CMOS晶體管2515、2525……2585的每一個中，PMOS和NMOS晶體管的漏極共同聯(lián)接到第二部分數(shù)據(jù)總線SO1R-SO8R中相應的1個，PMOS和NMOS晶體管的源極共同聯(lián)接到第二部分的數(shù)據(jù)總線SO1R-SO8R的相對應的1個。第二數(shù)據(jù)總線控制信號PSOLZR施加到NMOS晶體管的柵極，第二數(shù)據(jù)總線控制反信號PSOLZR施加到PMOS晶體管的柵極。
通過適當?shù)亟M合存儲塊地址最高位，平衡信號和第二極讀出放大器的啟動信號可以產(chǎn)生第一和第二數(shù)據(jù)總線控制信號PSOLZL和PSOLZR，這些在以后將結合數(shù)據(jù)總線負載減小電路2400詳細地加以描述。值得注意的是，當不被選取時，每一個平衡CMOS晶體管2512、2522……2582、2515、2525……2585平衡相應的數(shù)據(jù)總線。因此，數(shù)據(jù)的輸入和輸出能夠穩(wěn)定地執(zhí)行。
以下結合圖3詳細地描述數(shù)據(jù)總線負載減少電路2400的操作。
圖3給出了在數(shù)據(jù)總線負載減小電路2400內(nèi)的輸入輸出波形的時序圖。如圖所示，當存儲塊地址的最有效高位是邏輯“1”時，第一數(shù)據(jù)總線控制信號PSOLZL是邏輯“1”。同樣，在存儲塊地址最有效高位是邏輯“0”的情況下，從平衡信號的下降沿到第二極讀出放大器啟動信號的上升沿，第一數(shù)據(jù)總線控制信號PSOLZL仍保持在它的邏輯“1”。
當存儲塊地址的最高有效位是邏輯“0”時，第二數(shù)據(jù)總線控制信號PSOLZR是邏輯“1”。同樣，在存儲塊地址最高有效位是邏輯“1”時，從平衡信號的下降沿到第二極讀出放大器啟動信號的上升沿時，第二數(shù)據(jù)總線控制信號PSOLZR仍然維持在它的邏輯“1”。
當?shù)谝粩?shù)據(jù)總線控制信號PSOLZL是邏輯“0”時，數(shù)據(jù)總線負載減小電路2400選取第一部分數(shù)據(jù)總線SO1L-SO8L和SO1L-SO8L，與此相反，當?shù)诙?shù)據(jù)總線控制信號PSOLZR是邏輯“0”時，數(shù)據(jù)總線負載減小電路選取第二部分數(shù)據(jù)總線SO1R-SO8R和SO1R-SO8R。即，數(shù)據(jù)總線負載減小電路2400僅僅選取被劃分的數(shù)據(jù)總線部分中被啟動的一個，沒有被選取的數(shù)據(jù)總線部分被平衡，因而其中不產(chǎn)生負載。結果是，整個數(shù)據(jù)總線負載減少了一半(50％)。例如，通過響應第一和第二數(shù)據(jù)總線控制信號PSOLZL和PSOLZR有選擇地組合第一和第二部分數(shù)據(jù)總線位SOjL、SOjL、SOjR和SOjR可以獲得第j個互補位SOj和SOj。
作為替換的方法，可以直接使用存儲塊地址的最高有效位為第一和第二數(shù)據(jù)總線控制信號PSOLZL和PSOLZR。
當然，通過在從平衡信號的下降沿到第二級讀出放大器啟動信號的上升沿期間平衡所有數(shù)據(jù)總線，可以使整個數(shù)據(jù)總線負載減小得更多。
進而，數(shù)據(jù)總線可以至少分為3部分。在這種情況下，數(shù)據(jù)總線控制信號必須適當被重新調(diào)整為僅僅選取被劃分的數(shù)據(jù)總線部分中被啟動的一個。
從上述描述很明顯地可以看出，根據(jù)本發(fā)明，僅僅被劃分為數(shù)據(jù)總線部分的所希望的一個被選取，使得沒有被選取的總線部分不產(chǎn)生負載，因此，整個數(shù)據(jù)總線負載能夠顯著地減小，結果是，本發(fā)明具有增加數(shù)據(jù)傳送速度和減小讀出放大器布圖面積的效果。
雖然出于圖示的目的已經(jīng)公開了本發(fā)明的優(yōu)選的實施例，在不脫離權利要求所公開的發(fā)明的范圍和精神條件下，所屬領域的技術人員可以進行各種修改，增加和替換。
權利要求
1.具有用于存儲數(shù)據(jù)的多個存儲塊和用于把在所述多個存儲塊內(nèi)存儲的數(shù)據(jù)讀出的多個讀出放大器裝置的半導體存儲器器件包括數(shù)據(jù)總線，用于傳送由所說多個讀出放大器裝置讀出的數(shù)據(jù)，所說的數(shù)據(jù)總線被分為第一和第二部分；和數(shù)據(jù)總線負載減小裝置，用于響應第一和第二數(shù)據(jù)總線控制信號而選出所說劃分的第一和第二數(shù)據(jù)總線部分中的一個，使得選出的數(shù)據(jù)總線部分能由響應于存儲塊地址從所說大量存儲塊中選中的一個輸入數(shù)據(jù)，而另一個沒有被選中的數(shù)據(jù)總線部分能具有最小化的負載，所述第一和第二數(shù)據(jù)總線控制信號是響應存儲塊地址的最高有效位產(chǎn)生的。
2.權利要求1的半導體存儲器器件，其中，在大量存儲塊中間的基礎上把所說的數(shù)據(jù)總線劃分為所述第一和第二部分；和其中，所述第一和第二數(shù)據(jù)總線控制信號是存儲塊地址的最高有效位。
3.權利要求2的半導體存儲器器件，其中，從平衡信號的下降沿直到讀出放大器啟動信號的上升沿，所述第一和第二數(shù)據(jù)總線控制信號維持在它們的激勵狀態(tài)以均衡所述第一和第二數(shù)據(jù)總線部分這兩者。
4.權利要求2的半導體存儲器器件，其中所說的數(shù)據(jù)總線負載減小裝置包括多個第一開關裝置，當?shù)谝粩?shù)據(jù)總線控制信號保持在它的不激活狀態(tài)時，每一個所說多個開關裝置選取所說第一數(shù)據(jù)總線部分的所說數(shù)據(jù)總線的對應的一個；多個第二開關裝置，當?shù)诙?shù)據(jù)總線控制信號保持在它的不激活狀態(tài)時，每一個所說多個開關裝置選取所說第二數(shù)據(jù)總線部分所說數(shù)據(jù)總線的對應的一個；多個第一平衡裝置，當?shù)谝粩?shù)據(jù)總線控制信號維持在它的激活狀態(tài)時，所說多個第一平衡裝置的每一個平衡所說第一數(shù)據(jù)總線部分的所說數(shù)據(jù)總線相對應的一個；多個第二平衡裝置，當?shù)诙?shù)據(jù)總線控制信號維持在它的激活狀態(tài)時，所說多個第二平衡裝置的每一個平衡所說第二數(shù)據(jù)總線部分的所說數(shù)據(jù)總線的相對應的一個。
5.權利要求3的半導體存儲器器件，其中，所說數(shù)據(jù)總線負載減小裝置包括；多個第一開關裝置，當?shù)谝粩?shù)據(jù)總線控制信號維持至它的不激活狀態(tài)時，所說多個第一開關裝置的每一個選取所說第一數(shù)據(jù)總線部分的所說數(shù)據(jù)總線的相對應的一個；多個第二開關裝置，當?shù)诙?shù)據(jù)總線控制信號維持在它的不激活狀態(tài)時，所說的多個第二開關裝置的每一個選取所說第二數(shù)據(jù)總線部分的所說數(shù)據(jù)總線的相對應的一個；多個第一平衡裝置，當?shù)谝粩?shù)據(jù)總線控制信號維持在它的激活狀態(tài)時，所說多個第一平衡裝置平衡所說第一數(shù)據(jù)總線部分的所說數(shù)據(jù)總線的相對應的一個；和多個第二平衡裝置，當?shù)诙?shù)據(jù)總線控制信號維持在它的激活狀態(tài)時，所說多個第二平衡裝置的每一個平衡所說第二數(shù)據(jù)總線部分的所說數(shù)據(jù)總線的相對應的一個。
全文摘要
半導體存儲器器件，包括多個存儲塊和多個讀出放大器，及用于傳送數(shù)據(jù)的數(shù)據(jù)總線。數(shù)據(jù)總線劃分為第一和第二部分，半導體存儲器件進而包括數(shù)據(jù)總線負載減輕電路，用于響應第一和第二數(shù)據(jù)總線控制信號而選取被劃分為第一和第二數(shù)據(jù)總線部分中的一個。被選中的數(shù)據(jù)總線部分根據(jù)存儲塊的地址從多個存儲塊中選中的一個輸入數(shù)據(jù)。沒有被選中的另一部分具有最小化的負載。第一和第二數(shù)據(jù)總線控制信號根據(jù)存儲塊地址的最高有效位產(chǎn)生。
文檔編號G11C7/10GK1125887SQ9510910
公開日1996年7月3日 申請日期1995年7月7日 優(yōu)先權日1994年7月7日
發(fā)明者權健兌, 趙庸哲 申請人:現(xiàn)代電子產(chǎn)業(yè)株式會社