本公開涉及集成電路，尤其涉及一種譯碼控制電路以及存儲器。

背景技術(shù)：

1、隨著半導體技術(shù)的不斷發(fā)展，人們在制造和使用計算機等設(shè)備時，對數(shù)據(jù)的傳輸速度提出了越來越高的要求。為了獲得更快的數(shù)據(jù)傳輸速度，應(yīng)運而生了一系列數(shù)據(jù)可以雙倍速率(double?data?rate，ddr)傳輸?shù)拇鎯ζ鞯绕骷?/p>

2、在動態(tài)隨機存取存儲器(dynamic?random?access?memory，dram)芯片中，命令地址(command/address，cmd/add或簡稱為ca)信號既可以作為地址進行采樣又可以作為指令進行采樣譯碼。目前，對于dram芯片中的2t?cmd信號和nt?odt?cmd信號來說，兩者所使用片選信號的脈沖寬度不同，而且兩者對應(yīng)的操作功能也是不同的；但是在已有的指令譯碼方案中無法準確區(qū)分這兩種指令的譯碼。

技術(shù)實現(xiàn)思路

1、本公開提供了一種譯碼控制電路以及存儲器，能夠區(qū)分2t?cmd和nt?odt?cmd這兩種指令，并進行準確譯碼，同時還可以解決譯碼出來的命令無法完全覆蓋的問題。

2、第一方面，本公開實施例提供了一種譯碼控制電路，所述譯碼控制電路包括第一采樣電路、第二采樣電路、采樣判斷電路及譯碼采樣電路；其中：所述第一采樣電路，用于接收第一時鐘信號和第一片選時鐘信號，根據(jù)所述第一時鐘信號對所述第一片選時鐘信號進行采樣及延遲處理，得到第二片選時鐘信號；并根據(jù)所述第一片選時鐘信號和所述第二片選時鐘信號進行或邏輯運算，得到目標片選時鐘信號；所述第二采樣電路，用于接收模式控制信號、第一片選信號和第一時鐘信號；對所述第一時鐘信號進行延遲處理，生成第二時鐘信號和第三時鐘信號，且所述第二時鐘信號與所述第三時鐘信號互為反相關(guān)系；以及根據(jù)所述模式控制信號，通過所述第二時鐘信號和所述第三時鐘信號分別對所述第一片選信號進行采樣及延遲處理，生成第一組片選使能信號和第二組片選使能信號；所述采樣判斷電路，用于接收所述第一組片選使能信號、第二組片選使能信號、第四時鐘信號和所述目標片選時鐘信號，根據(jù)所述第一組片選時鐘信號、所述第二組片選時鐘信號、所述第四時鐘信號和所述目標片選時鐘信號進行邏輯運算，生成普通命令譯碼采樣信號和非目標芯片命令譯碼采樣信號；所述譯碼采樣電路包括普通命令譯碼采樣電路和非目標芯片命令譯碼采樣電路，所述普通命令譯碼采樣電路用于當所述普通命令譯碼采樣信號有效時輸出普通命令譯碼信號，所述非目標芯片命令譯碼采樣電路用于當所述非目標芯片命令譯碼采樣信號有效時輸出非目標芯片命令譯碼信號。

3、在一些實施例中，所述第一時鐘信號包括第一時鐘偶信號和第一時鐘奇信號，所述第一片選時鐘信號包括第一片選時鐘奇信號和第一片選時鐘偶信號；所述第一采樣電路包括第一采樣邏輯電路和第二采樣邏輯電路；其中：所述第一采樣邏輯電路，用于根據(jù)所述第一時鐘偶信號對所述第一片選時鐘奇信號進行采樣及延遲處理，得到第一子片選時鐘信號；并根據(jù)所述第一片選時鐘奇信號和所述第一子片選時鐘信號進行或邏輯運算，得到第一目標片選時鐘信號；所述第二采樣邏輯電路，用于根據(jù)所述第一時鐘奇信號對所述第一片選時鐘偶信號進行采樣及延遲處理，得到第二子片選時鐘信號；并根據(jù)所述第一片選時鐘偶信號和所述第二子片選時鐘信號進行或邏輯運算，得到第二目標片選時鐘信號。

4、在一些實施例中，所述譯碼控制電路還包括信號輸入電路；其中：所述信號輸入電路，用于接收初始片選信號、所述第一時鐘偶信號和所述第一時鐘奇信號，通過所述第一時鐘偶信號對所述初始片選信號進行采樣處理，得到第一片選采樣信號，并通過所述第一時鐘奇信號對所述第一片選采樣信號進行采樣處理，得到所述第一片選時鐘奇信號；以及通過所述第一時鐘奇信號對所述初始片選信號進行采樣處理，得到第二片選采樣信號，并通過所述第一時鐘偶信號對所述第二片選采樣信號進行采樣處理，得到所述第一片選時鐘偶信號。

5、在一些實施例中，所述第一采樣邏輯電路包括第一子采樣電路、第一延遲電路和第一或門；其中：所述第一子采樣電路，用于根據(jù)所述第一時鐘偶信號對所述第一片選時鐘奇信號進行采樣處理，生成第一中間采樣信號；所述第一延遲電路，用于對所述第一中間采樣信號進行延遲處理，生成所述第一子片選時鐘信號；所述第一或門，用于對所述第一子片選時鐘信號和所述第一片選時鐘奇信號進行或邏輯運算，得到所述第一目標片選時鐘信號；所述第二采樣邏輯電路包括第二子采樣電路、第二延遲電路和第二或門；其中：所述第二子采樣電路，用于根據(jù)所述第一時鐘奇信號對所述第一片選時鐘偶信號進行采樣處理，生成第二中間采樣信號；所述第二延遲電路，用于對所述第二中間采樣信號進行延遲處理，生成所述第二子片選時鐘信號；所述第二或門，用于對所述第二子片選時鐘信號和所述第一片選時鐘偶信號進行或邏輯運算，得到所述第二目標片選時鐘信號。

6、在一些實施例中，所述第一片選信號包括第一片選偶信號，所述模式控制信號包括第一模式控制信號和第二模式控制信號，所述第二時鐘信號包括第二時鐘偶信號和第二時鐘奇信號，所述第三時鐘信號包括第三時鐘偶信號和第三時鐘奇信號；所述第二采樣電路包括第三采樣邏輯電路、第四采樣邏輯電路和第五采樣邏輯電路；其中：所述第三采樣邏輯電路，用于接收所述第一時鐘奇信號，并對所述第一時鐘奇信號進行延遲邏輯處理，生成第二時鐘奇信號和第三時鐘奇信號；所述第四采樣邏輯電路，用于接收所述第一時鐘偶信號，并對所述第一時鐘偶信號進行延遲邏輯處理，生成第二時鐘偶信號和第三時鐘偶信號；所述第五采樣邏輯電路，用于根據(jù)所述第二時鐘奇信號對所述第一片選偶信號進行采樣處理，得到第三中間采樣信號；根據(jù)所述第二模式控制信號、所述第三中間采樣信號、所述第二時鐘奇信號和所述第三時鐘奇信號進行延遲邏輯處理，得到所述第一組片選使能信號；以及根據(jù)所述第二時鐘偶信號對所述第三中間采樣信號進行采樣處理，得到第四中間采樣信號；根據(jù)所述第一模式控制信號、所述第四中間采樣信號、所述第二時鐘偶信號和所述第三時鐘偶信號進行延遲邏輯處理，得到所述第二組片選使能信號。

7、在一些實施例中，所述第三采樣邏輯電路包括第三延遲電路、第四延遲電路和第五延遲電路；其中：所述第三延遲電路，用于對所述第一時鐘奇信號進行延遲處理，得到第一時鐘延遲奇信號；所述第四延遲電路，用于將所述第一時鐘延遲奇信號進行延遲邏輯運算，生成所述第二時鐘奇信號；所述第五延遲電路，用于將所述第一時鐘延遲奇信號進行延遲邏輯運算，生成所述第三時鐘奇信號；所述第四采樣邏輯電路包括第六延遲電路、第七延遲電路和第八延遲電路；其中：所述第六延遲電路，用于對所述第一時鐘偶信號進行延遲處理，得到第一時鐘延遲偶信號；所述第七延遲電路，用于將所述第一時鐘延遲偶信號進行延遲邏輯運算，生成所述第二時鐘偶信號；所述第八延遲電路，用于將所述第一時鐘延遲偶信號進行延遲邏輯運算，生成所述第三時鐘偶信號。

8、在一些實施例中，所述第四延遲電路包括串聯(lián)連接的偶數(shù)個第一非門，所述第五延遲電路包括串聯(lián)連接的第一晶體管電路和第二非門；其中，所述第四延遲電路的延遲時間與所述第五延遲電路的延遲時間相等；所述第七延遲電路包括串聯(lián)連接的偶數(shù)個第三非門，所述第八延遲電路包括串聯(lián)連接的第二晶體管電路和第四非門；其中，所述第七延遲電路的延遲時間與所述第八延遲電路的延遲時間相等。

9、在一些實施例中，所述第一晶體管電路包括第一晶體管和第二晶體管；其中：所述第一晶體管的第一端和所述第二晶體管的第一端均與所述第三延遲電路的輸出端連接，所述第一晶體管的柵極端與電源電壓連接，所述第二晶體管的柵極端與接地電壓連接；所述第一晶體管的第二端和所述第二晶體管的第二端均與所述第二非門的輸入端連接，所述第二非門的輸出端用于輸出所述第三時鐘奇信號；所述第二晶體管電路包括第三晶體管和第四晶體管；其中：所述第三晶體管的第一端和所述第四晶體管的第一端均與所述第六延遲電路的輸出端連接；所述第三晶體管的柵極端與電源電壓連接；所述第四晶體管的柵極端與接地電壓連接；所述第三晶體管的第二端和所述第四晶體管的第二端均與所述第四非門的輸入端連接，所述第四非門的輸出端用于輸出所述第三時鐘偶信號。

10、在一些實施例中，所述第五采樣邏輯電路包括第三子采樣電路、第一使能電路、第四子采樣電路和第二使能電路；其中：所述第三子采樣電路，用于根據(jù)所述第二時鐘奇信號對所述第一片選偶信號進行采樣處理，得到所述第三中間采樣信號；所述第一使能電路，用于將所述第三中間采樣信號和所述第二模式控制信號進行或非邏輯運算，得到第一片選使能信號，并根據(jù)所述第二時鐘奇信號和所述第三時鐘奇信號對所述第一片選使能信號進行延遲邏輯處理，得到第一片選非使能信號；所述第一片選使能信號和所述第一片選非使能信號構(gòu)成所述第一組片選使能信號；所述第四子采樣電路，用于對所述第三中間采樣信號進行反相運算后，通過所述第二時鐘偶信號對反相后的所述第三中間采樣信號進行采樣處理，得到所述第四中間采樣信號；所述第二使能電路，用于將所述第四中間采樣信號和所述第一模式控制信號進行或非邏輯運算，得到第二片選使能信號，并根據(jù)所述第二時鐘偶信號和所述第三時鐘偶信號對所述第二片選使能信號進行延遲邏輯處理，得到第二片選非使能信號；所述第二片選使能信號和所述第二片選非使能信號構(gòu)成所述第二組片選使能信號。

11、在一些實施例中，所述第一使能電路包括第一或非門和第九延遲電路；其中：所述第一或非門，用于對所述第二模式控制信號和所述第三中間采樣信號進行或非邏輯運算，得到所述第一片選使能信號；

12、所述第九延遲電路，用于通過所述第二時鐘奇信號和所述第三時鐘奇信號對所述第一片選使能信號進行延遲邏輯處理，得到所述第一片選非使能信號；所述第四子采樣電路包括第五非門和第五子采樣電路；其中：所述第五非門，用于對所述第三中間采樣信號進行非邏輯運算，得到反相后的所述第三中間采樣信號；所述第五子采樣電路，用于通過所述第二時鐘偶信號對反相后的所述第三中間采樣信號進行采樣，得到所述第四中間采樣信號；所述第二使能電路包括第二或非門和第十延遲電路；其中：所述第二或非門，用于將所述第四中間采樣信號和所述第一模式控制信號進行或非邏輯運算，得到所述第二片選使能信號；所述第十延遲電路，用于通過所述第二時鐘偶信號和所述第三時鐘偶信號對所述第二片選使能信號進行延遲邏輯處理，得到所述第二片選非使能信號。

13、在一些實施例中，所述第九延遲電路包括第三晶體管電路和第一延遲子電路，且所述第三晶體管電路包括第五晶體管和第六晶體管；其中：所述第一或非門的第一輸入端用于接收所述第二模式控制信號，所述第一或非門的第二輸入端用于接收所述第三中間采樣信號，所述第一或非門的輸出端用于輸出所述第一片選使能信號，且所述第五晶體管的第一端和所述第六晶體管的第一端均與所述第一或非門的輸出端連接，所述第五晶體管的柵極端輸入所述第二時鐘奇信號，所述第六晶體管的柵極端輸入所述第三時鐘奇信號；所述第五晶體管第二端和所述第六晶體管的第二端均與所述第一延遲子電路的輸入端連接，所述第一延遲子電路的輸出端用于輸出所述第一片選非使能信號；所述第十延遲電路包括第四晶體管電路和第二延遲子電路，且所述第四晶體管電路包括第七晶體管和第八晶體管；其中：所述第二或非門的第一輸入端用于接收所述第四中間采樣信號，所述第二或非門的第二輸入端用于接收所述第一模式控制信號，所述第二或非門的輸出端用于輸出所述第二片選使能信號，且所述第七晶體管的第一端和所述第八晶體管的第一端均與所述第二或非門的輸出端連接，所述第七晶體管的柵極端輸入所述第二時鐘偶信號，所述第八晶體管的柵極端輸入所述第三時鐘偶信號；所述第七晶體管第二端和所述第八晶體管的第二端均與所述第二延遲子電路的輸入端連接，所述第二延遲子電路的輸出端用于輸出所述第二片選非使能信號。

14、在一些實施例中，所述第一晶體管、所述第三晶體管、所述第六晶體管和所述第八晶體管為nmos；所述第二晶體管、所述第四晶體管、所述第五晶體管和所述第七晶體管為pmos。

15、在一些實施例中，所述第四時鐘信號包括第四時鐘奇信號和第四時鐘偶信號；所述第二采樣電路還包括第十一延遲電路和第十二延遲電路；其中：第十一延遲電路，用于對所述第三時鐘奇信號進行延遲處理，得到所述第四時鐘奇信號；第十二延遲電路，用于對所述第三時鐘偶信號進行延遲處理，得到所述第四時鐘偶信號。

16、在一些實施例中，所述采樣判斷電路包括第一采樣判斷電路和第二采樣判斷電路；其中：所述第一采樣判斷電路，用于根據(jù)所述第一組片選使能信號、所述第二組片選使能信號、所述第四時鐘奇信號、所述第四時鐘偶信號、所述第一目標片選時鐘信號和所述第二目標片選時鐘信號進行邏輯運算，生成所述非目標芯片命令譯碼采樣信號；所述第二采樣判斷電路，用于根據(jù)所述第一組片選使能信號、所述第二組片選使能信號、所述第四時鐘奇信號、所述第四時鐘偶信號、所述第一目標片選時鐘信號和所述第二目標片選時鐘信號進行邏輯運算，生成所述普通命令譯碼采樣信號。

17、在一些實施例中，所述第一采樣判斷電路包括第一子采樣判斷電路、第二子采樣判斷電路和第六或門；其中：所述第一子采樣判斷電路，用于將所述第一片選使能信號、所述第一片選非使能信號、第四時鐘奇信號與所述第一目標片選時鐘信號進行邏輯運算，得到第五中間采樣信號；所述第二子采樣判斷電路，用于將所述第二片選使能信號、所述第二片選非使能信號、第四時鐘偶信號與所述第二目標片選時鐘信號進行邏輯運算，得到第六中間采樣信號；所述第六或門，用于將所述第五中間采樣信號和所述第六中間采樣信號進行或邏輯運算，得到所述非目標芯片命令譯碼采樣信號；所述第二采樣判斷電路包括第三子采樣判斷電路、第四子采樣判斷電路和第七或門；其中：所述第三子采樣判斷電路，用于將所述第一片選使能信號、所述第一片選非使能信號、第四時鐘奇信號與所述第一目標片選時鐘信號進行邏輯運算，得到第七中間采樣信號；所述第四子采樣判斷電路，用于將所述第二片選使能信號、所述第二片選非使能信號、第四時鐘偶信號與所述第二目標片選時鐘信號進行邏輯運算，得到第八中間采樣信號；所述第七或門，用于將所述第七中間采樣信號和所述第八中間采樣信號進行或邏輯運算，得到所述普通命令譯碼采樣信號。

18、在一些實施例中，所述第一子采樣判斷電路包括第三或門、第三與門和第四與門；其中：所述第三或門，用于對所述第一片選使能信號和所述第一片選非使能信號進行或邏輯運算，得到第一中間子采樣信號；所述第三與門，用于將所述第四時鐘奇信號和所述第一中間子采樣信號進行與邏輯運算，得到第二中間子采樣信號；所述第四與門，用于將所述第二中間子采樣信號和所述第一目標片選時鐘信號進行與邏輯運算，得到所述第五中間采樣信號；所述第二子采樣判斷電路包括第四或門、第五與門和第六與門；其中：所述第四或門，用于對所述第二片選使能信號和所述第二片選非使能信號進行或邏輯運算，得到第三中間子采樣信號；所述第五與門，用于將所述第四時鐘偶信號和所述第三中間子采樣信號進行與邏輯運算，得到第四中間子采樣信號；所述第六與門，用于將所述第四中間子采樣信號和所述第二目標片選時鐘信號進行與邏輯運算，得到所述第六中間采樣信號。

19、在一些實施例中，所述第三子采樣判斷電路包括第八或門、第七與門和第九或門；其中：所述第八或門，用于對所述第一片選使能信號和所述第一片選非使能信號進行或邏輯運算，得到第五中間子采樣信號；所述第七與門，用于將所述第四時鐘奇信號和所述第五中間子采樣信號進行與邏輯運算，得到第六中間子采樣信號；所述第九或門，用于將所述第六中間子采樣信號和所述第一目標片選時鐘信號進行或邏輯運算，得到所述第七中間采樣信號；所述第四子采樣判斷電路包括第十或門、第八與門和第十一或門；其中：所述第十或門，用于對所述第二片選使能信號和所述第二片選非使能信號進行或邏輯運算，得到第七中間子采樣信號；所述第八與門，用于將所述第四時鐘偶信號和所述第七中間子采樣信號進行與邏輯運算，得到第八中間子采樣信號；所述第十一或門，用于將所述第八中間子采樣信號和所述第二目標片選時鐘信號進行或邏輯運算，得到所述第八中間采樣信號。

20、在一些實施例中，所述普通命令譯碼采樣電路包括普通命令譯碼電路和普通命令采樣電路；其中：所述普通命令譯碼電路，用于接收待處理片選信號、待處理命令地址信號、所述模式控制信號和所述第一片選時鐘信號，對所述待處理片選信號、所述待處理命令地址信號、所述模式控制信號和所述第一片選時鐘信號進行邏輯運算，得到待譯碼普通命令信號；所述普通命令采樣電路，用于接收所述待譯碼普通命令信號和所述普通命令譯碼采樣信號，根據(jù)所述普通命令譯碼采樣信號對所述待譯碼普通命令信號進行采樣，得到所述普通命令譯碼信號；所述非目標芯片命令譯碼采樣電路包括非目標芯片命令譯碼電路和非目標芯片命令采樣電路；其中：所述非目標芯片命令譯碼電路，用于接收待處理片選信號、待處理命令地址信號、所述模式控制信號和所述第一片選時鐘信號，對所述待處理片選信號、所述待處理命令地址信號、所述模式控制信號和所述第一片選時鐘信號進行邏輯運算，得到待譯碼非目標芯片命令信號；所述非目標芯片命令采樣電路，用于接收所述待譯碼非目標芯片命令信號和所述非目標芯片命令譯碼采樣信號，根據(jù)所述非目標芯片命令譯碼采樣信號對所述待譯碼非目標芯片命令信號進行采樣，得到所述非目標芯片命令譯碼信號。

21、第二方面，本公開實施例提供了一種半導體存儲器，該半導體存儲器包括如第一方面所述的譯碼控制電路。

22、在一些實施例中，所述存儲器為動態(tài)隨機存取存儲器dram芯片，且符合ddr5內(nèi)存規(guī)格。

23、本公開實施例提供了一種譯碼控制電路以及存儲器，通過第一時鐘信號和第一片選時鐘信號的采樣邏輯處理，可以得到目標片選時鐘信號；根據(jù)模式控制信號可以生成第一組片選使能信號和第二組片選使能信號；然后根據(jù)目標片選時鐘信號、第一組片選時鐘信號、第二組片選時鐘信號進行邏輯運算，可以生成普通命令譯碼采樣信號和非目標芯片命令譯碼采樣信號；這樣，在進行命令譯碼時，如果普通命令譯碼采樣信號有效，那么輸出普通命令譯碼信號；如果非目標芯片命令譯碼采樣信號有效，那么輸出非目標芯片命令譯碼信號；從而可以在譯碼時實現(xiàn)對2t?cmd和nt?odt?cmd這兩種指令的準確區(qū)分，而且還可以解決2t?cmd和nt?odt?cmd這兩種指令不能被完全覆蓋的現(xiàn)象，進而可以消除相關(guān)技術(shù)中指令采樣譯碼所產(chǎn)生的偏差(glitch)現(xiàn)象，有效避免了出現(xiàn)指令譯碼錯誤而執(zhí)行錯誤操作的問題；最終提升了存儲器性能。