本發(fā)明通常涉及電子電路例如多次可編程(multi-timeprogrammable；mtp)型非易失性存儲(chǔ)器電路，尤其涉及mtp存儲(chǔ)器(mtpm)單元架構(gòu)以及操作方法。

背景技術(shù)：

在高密度存儲(chǔ)器系統(tǒng)中，典型的非易失性存儲(chǔ)器單元可包括金屬氧化物半導(dǎo)體(mos)fet晶體管，其具有參數(shù)例如晶體管裝置閾值電壓，例如，通過(guò)向浮置柵極或柵極氧化物注入電荷可改變?cè)搮?shù)以?xún)?chǔ)存想要的信息。因此，在確定偏置狀態(tài)時(shí)該存儲(chǔ)器單元所灌電流依據(jù)該存儲(chǔ)器單元中所儲(chǔ)存的信息而變化。例如，為在典型的雙晶體管存儲(chǔ)器單元中儲(chǔ)存信息，針對(duì)該單元設(shè)置兩個(gè)不同的閾值電壓值，每個(gè)不同的閾值電壓值與不同的邏輯或位值關(guān)聯(lián)。

現(xiàn)有的雙單元多次可編程(mtp)存儲(chǔ)器架構(gòu)使用兩個(gè)晶體管來(lái)儲(chǔ)存1位信息，每個(gè)單元使用一個(gè)局部參考晶體管。在mtp存儲(chǔ)器開(kāi)放位線(xiàn)架構(gòu)中使用雙單元提供約每位(bit)1個(gè)晶體管(t)的最高密度，但遭遇感測(cè)裕度(sensingmargin)問(wèn)題。該mtp存儲(chǔ)器開(kāi)放位線(xiàn)架構(gòu)(openbitlinearchitecture；oba)(1位1t單元)還需要全局參考字線(xiàn)(wordline；wl)。

圖1a顯示示例非易失性存儲(chǔ)器cmos薄氧化物多次可編程存儲(chǔ)器(mtpm)雙單元陣列結(jié)構(gòu)10，其可為存儲(chǔ)器裝置或存儲(chǔ)器系統(tǒng)的部分。mtpm雙單元陣列結(jié)構(gòu)10由被布置為2維矩陣(例如m行及n列)的多個(gè)存儲(chǔ)器單元11組成。為簡(jiǎn)單起見(jiàn)，圖1a顯示具有兩行(m＝i，以及m＝j(luò))的兩列(列n＝“k”，n＝“l(fā)”)，每行及每列都具有兩個(gè)存儲(chǔ)器單元11，不過(guò)實(shí)際的存儲(chǔ)器陣列由明顯更多的單元11組成。

各該多個(gè)雙晶體管存儲(chǔ)器單元11包括第一及第二晶體管15a、15b以?xún)?chǔ)存單個(gè)信息位。它們分別具有第一終端，該第一終端與共同節(jié)點(diǎn)13連接，與在網(wǎng)格中延伸(水平及垂直)并與陣列10中的其它單元耦接的源線(xiàn)(sourceline；sl)耦接。在此例中，sl可與高電壓(高源線(xiàn)(elevatedsourceline；esl))或0v(接地源線(xiàn)(groundedsourceline；gsl))耦接。第一晶體管15a的另一終端14與真位線(xiàn)(例如列k中的blkt)耦接，且第二晶體管15b的另一終端16與補(bǔ)位線(xiàn)(例如列k中的blkc)耦接。blkt與blkc線(xiàn)分別被顯示為垂直延伸，且分別與陣列10中的同一列中的雙單元耦接。

針對(duì)相鄰的列“l(fā)”顯示相同的架構(gòu)。這里，bllt與bllc分別被顯示為垂直延伸，且分別與陣列10中的同一列中的雙單元耦接。

圖1a中所顯示的mtpm陣列10還包括第一及第二晶體管15a、15b的相應(yīng)兩個(gè)柵極電極20a、20b，該兩個(gè)柵極電極與共同字線(xiàn)(wl)導(dǎo)體50連接，該字線(xiàn)水平延伸并與陣列10中同一行的其它單元耦接。例如，對(duì)于陣列10的行i，雙單元晶體管電極20a、20b與字線(xiàn)wli連接，且對(duì)于行j，雙單元晶體管電極與字線(xiàn)wlj連接。

如圖1中所示，為儲(chǔ)存位值，通過(guò)增加雙晶體管15a及15b的其中一個(gè)的晶體管閾值電壓(vt)來(lái)編程單元11。更具體地說(shuō)，該晶體管于被編程時(shí)經(jīng)歷vt漂移。例如，當(dāng)意圖編程15a晶體管時(shí)，使其經(jīng)受幾毫秒的高柵極或wl電壓(例如約2.0至2.2v)，以及高sl電壓(例如約1.5v至1.8v)，blt接地(例如blkt＝0v)。這因bti(biastemperatureinstability；偏置溫度不穩(wěn)定性)及hci(hotcarrierinjection；熱載流子注入)效應(yīng)而誘發(fā)vt從其名義值漂移至較高值。在此例中，第一晶體管例如裝置15a被顯示為呈現(xiàn)第一閾值電壓(vt)，例如其本征vt或初始值，且第二晶體管例如裝置15b經(jīng)編程以呈現(xiàn)誘發(fā)的第二閾值電壓，例如vt+漂移(增加)電壓。不過(guò)，該第一及第二晶體管的vt狀態(tài)可互換。

如圖2中所示，以類(lèi)似圖1的雙單元架構(gòu)配置存儲(chǔ)器單元，但該雙單元中的晶體管具有兩個(gè)不同的vt類(lèi)型(lvt及hvt)。這確保在該單元中構(gòu)建默認(rèn)狀態(tài)。為儲(chǔ)存相反的位值，具有較低vt(lvt)的晶體管經(jīng)編程以提升其vt高于該hvt晶體管的vt。此雙單元中的該hvt晶體管充當(dāng)局部參考。

多個(gè)存儲(chǔ)器單元可通過(guò)sl、bl以及柵極線(xiàn)互連，以形成存儲(chǔ)器陣列。通過(guò)以如圖1b中所示的電壓水平開(kāi)啟適當(dāng)?shù)膚l及bl來(lái)進(jìn)行讀/寫(xiě)的單元選擇。如此，每個(gè)單元對(duì)可經(jīng)獨(dú)立編程而具有誘發(fā)于該雙單元的真或補(bǔ)晶體管中的vt漂移。

如已知的那樣，閾值電壓vt是開(kāi)啟晶體管所需施加的最小柵極電壓。該晶體管在被編程時(shí)經(jīng)歷vt漂移。典型的vt值可為約0.25v至0.3v。當(dāng)該晶體管經(jīng)受幾毫秒的高柵極電壓(例如約2.0v至2.2v)，以及高sl電壓(例如～1.5v-1.8v)，bl接地時(shí)(也就是當(dāng)它被編程時(shí))，它的vt因bti(偏置溫度不穩(wěn)定性)及hci(熱載流子注入)效應(yīng)而從其名義值漂移至較高值(例如約0.45v至0.5v)。

對(duì)于編程操作，輸入數(shù)字?jǐn)?shù)據(jù)信號(hào)din表示將要通過(guò)控制針對(duì)單元晶體管15a、15b的wl電壓、blt電壓、blc電壓以及sl電壓的施加而寫(xiě)入目標(biāo)存儲(chǔ)器單元10的可編程位值。也就是說(shuō)，寫(xiě)入電路驅(qū)動(dòng)器可經(jīng)實(shí)施以針對(duì)真位線(xiàn)(blt)及補(bǔ)位線(xiàn)(blc)導(dǎo)體產(chǎn)生并施加編程電壓，從而向單元15a、15b寫(xiě)入位電壓值。例如，通過(guò)在與該存儲(chǔ)器單元的一行對(duì)應(yīng)的字線(xiàn)wl50上所設(shè)置的電壓來(lái)訪問(wèn)該目標(biāo)單元，并通過(guò)向與目標(biāo)存儲(chǔ)器單元10的被選擇列(互補(bǔ)線(xiàn))對(duì)應(yīng)的blt及blc終端施加適當(dāng)?shù)碾妷簛?lái)向t或c單元寫(xiě)入位單元電壓值。例如，向wl、blt、sl及blc施加所產(chǎn)生的目標(biāo)多次可編程位單元編程電壓。

當(dāng)沒(méi)有wl信號(hào)施加時(shí)，或者施加于wl的電壓為0v時(shí)，mos晶體管15a、15b不導(dǎo)通，從而保持其編程后的狀態(tài)?？上虼鎯?chǔ)器單元10的第一終端、第二終端及柵極終端施加電壓組合，以編程、禁止編程、讀取以及擦除該mos晶體管所儲(chǔ)存的邏輯狀態(tài)。

圖1b顯示表35，其解釋圖1a的多次可編程存儲(chǔ)器陣列10的不同操作模式，包括單元晶體管15a、15b的終端的示例電壓，以提供包括待機(jī)、寫(xiě)入(編程)、讀取以及擦除(重置)操作的單元狀態(tài)。

這些是：1)待機(jī)狀態(tài)，伴隨0.0v的字線(xiàn)wl被施加于雙單元15b、15a中的各晶體管的柵極，相應(yīng)blt及blc終端14、16浮置時(shí)；2)寫(xiě)入狀態(tài)，例如伴隨約2.2v的字線(xiàn)wl被施加于各晶體管15b、15a的柵極以及1.7v的sl電壓的情況下，相應(yīng)blt終端14處于0v且blc終端16處于約1.7v時(shí)；不過(guò)，blt及blc上的電壓可交換以在該單元中儲(chǔ)存不同的邏輯值；3)讀取狀態(tài)，當(dāng)各相應(yīng)blt終端及blc終端電壓值導(dǎo)致blt與blc之間的電壓增量與該單元中的vt漂移成比例，且在該雙單元的各晶體管15b、15a的柵極施加1.0v(vdd)的字線(xiàn)wl并施加1v的sl時(shí)；以及4)擦除狀態(tài)，例如，伴隨約-1.0v的字線(xiàn)wl被施加于各互補(bǔ)晶體管15b、15a的柵極，相應(yīng)blt終端14為1.7v且blc終端16為0.0v時(shí)，如圖1a及1b中所示。

請(qǐng)參照?qǐng)D1a，通常，在具有此類(lèi)位存儲(chǔ)器陣列10的電子電路中，提供感測(cè)放大器電路(未顯示)來(lái)獲得所儲(chǔ)存的位值，也就是執(zhí)行存儲(chǔ)器讀取操作。典型地，該感測(cè)放大器感測(cè)t(真)或c(補(bǔ))晶體管是否被編程(vt漂移)。針對(duì)通過(guò)所施加的wl電壓所選擇的單元以及由用以通過(guò)相應(yīng)的選擇信號(hào)和/或互補(bǔ)信號(hào)的選擇信號(hào)來(lái)選擇相應(yīng)的目標(biāo)單元的相應(yīng)列選擇晶體管(未顯示)所選擇的單元，此類(lèi)感測(cè)放大器電路讀取相應(yīng)blt終端14及blc終端16導(dǎo)體的所選位單元blt電壓以及blc電壓值。該列選擇信號(hào)對(duì)于一對(duì)blt及blc導(dǎo)體是相同的。

在該讀取操作中，利用感測(cè)放大器將blt與blc之間的差分電壓放大至適當(dāng)?shù)倪壿嬎?。例如，blc約0.5v(500mv)的讀取狀態(tài)(15a本征狀態(tài)，或者沒(méi)有vt漂移狀態(tài))，以及blt約0.3v(300mv)的讀取狀態(tài)(15b編程后狀態(tài)，或者vt漂移狀態(tài))。這導(dǎo)致在blt與blc之間形成0.2v(200mv)差分電壓,如圖1b中的36所示，以感測(cè)blt編程后狀態(tài)。

已針對(duì)非易失性存儲(chǔ)器提出如圖1a中所示的用以?xún)?chǔ)存單個(gè)信息位的雙晶體管單元的使用，以降低對(duì)裝置變化的敏感性。

對(duì)于具有寫(xiě)入及有效擦除條件的非易失性雙單元存儲(chǔ)器，容易實(shí)現(xiàn)多個(gè)寫(xiě)入周期。

不過(guò)，極其想要提供一種存儲(chǔ)器單元解決方案，以改進(jìn)此類(lèi)非易失性存儲(chǔ)器的密度。

技術(shù)實(shí)現(xiàn)要素：

在一個(gè)態(tài)樣中，本發(fā)明提供一種存儲(chǔ)器單元架構(gòu)，其具有三個(gè)相連的晶體管以?xún)?chǔ)存兩位信息。

在一個(gè)態(tài)樣中，提供一種多次可編程位單元，其包括：第一fet晶體管與第二fet晶體管具有第一共同連接，且該第二fet晶體管與第三fet晶體管具有第二共同連接，該第一與第二相連的fet晶體管可編程以?xún)?chǔ)存第一位值，且該第二fet晶體管與該第三相連的fet晶體管可編程以?xún)?chǔ)存第二位值，其中，該第一fet晶體管呈現(xiàn)本征閾值開(kāi)啟值(lvt)，以高閾值電壓值hvt偏置該第二fet晶體管，以及該第三fet晶體管呈現(xiàn)低于hvt的本征閾值lvt。

在另一個(gè)態(tài)樣中，提供一種操作多次可編程(multi-timeprogrammable；mtp)位單元的方法。該方法包括：選擇mtp位單元來(lái)寫(xiě)入初始位值以?xún)?chǔ)存于所選擇的位單元，該mtp位存儲(chǔ)器單元包括：第一fet晶體管與第二fet晶體管具有第一共同連接，且該第二fet晶體管與第三fet晶體管具有第二共同連接，該第一與第二相連的fet晶體管可編程以?xún)?chǔ)存第一位值，且該第二fet與該第三相連的fet晶體管可編程以?xún)?chǔ)存第二位值，其中，該第一fet晶體管呈現(xiàn)低閾值電壓(lvt)，該第二fet晶體管呈現(xiàn)高閾值電壓值(hvt)以及該第三fet晶體管呈現(xiàn)低于hvt的低閾值lvt，其中，該第一fet晶體管的第一終端與通過(guò)第一列寫(xiě)入開(kāi)關(guān)裝置耦接的第一(真)位線(xiàn)導(dǎo)體連接，該第三fet晶體管的第二終端與通過(guò)第四列寫(xiě)入開(kāi)關(guān)裝置耦接的第二(真)位線(xiàn)導(dǎo)體連接；該第二共同連接由該第二fet晶體管的第二終端與該第三fet晶體管的第一終端之間的連接形成，第三開(kāi)關(guān)裝置用以將該第二共同連接選擇性連接至第一補(bǔ)位線(xiàn)導(dǎo)體；以及該第一共同連接由該第一fet晶體管的第二終端與該第二fet晶體管的第一終端之間的連接形成，且第二開(kāi)關(guān)裝置用以將該第一共同連接選擇性連接至第二補(bǔ)位線(xiàn)導(dǎo)體；以及另一開(kāi)關(guān)裝置，用以通過(guò)第一源線(xiàn)(sl)導(dǎo)體將該第二共同連接選擇性連接至供應(yīng)電壓源，該供應(yīng)電壓源用以在該第一fet晶體管及第二fet晶體管中寫(xiě)入該第一儲(chǔ)存位時(shí)偏置該第二共同連接；以及通過(guò)以下方式寫(xiě)入第一位信息以?xún)?chǔ)存于所選擇mtp單元的該第一fet晶體管及第二fet晶體管：激活該另一開(kāi)關(guān)以利用該sl供應(yīng)電壓源偏置該第二共同連接；以及激活編程開(kāi)關(guān)裝置以在該第一(真)位線(xiàn)導(dǎo)體上切換編程位電壓供應(yīng)連接，同時(shí)該第一列寫(xiě)入開(kāi)關(guān)裝置失活；以及利用該編程位電壓供應(yīng)在該第一(真)位線(xiàn)導(dǎo)體施加編程電壓于該第一fet晶體管及第二fet晶體管裝置，以在其處儲(chǔ)存位值。

在另一個(gè)態(tài)樣中，提供一種存儲(chǔ)器單元陣列。該陣列包括：多個(gè)多次可編程(mtp)位存儲(chǔ)器單元，各mtp位單元包括：第一fet晶體管與第二fet晶體管具有第一共同連接，且該第二fet晶體管與第三fet晶體管具有第二共同連接，該第一與第二相連的fet晶體管可編程以?xún)?chǔ)存第一位值，且該第二fet晶體管與該第三相連的fet晶體管可編程以?xún)?chǔ)存第二位值，其中，該第一fet晶體管呈現(xiàn)低閾值電壓值(lvt)，該第二fet晶體管呈現(xiàn)高閾值電壓值(hvt)以及該第三fet晶體管呈現(xiàn)低于hvt的低閾值lvt。

另外，針對(duì)此態(tài)樣，在該mtp位單元陣列中，各該mtp位存儲(chǔ)器單元的各該第一、第二及第三fet晶體管包括相應(yīng)的柵極終端以與為激活該單元而配置的字線(xiàn)導(dǎo)體元件連接，且該陣列的各單元還包括：該第一fet晶體管的第一終端與通過(guò)第一列寫(xiě)入開(kāi)關(guān)裝置耦接的第一(真)位線(xiàn)導(dǎo)體連接，該第三fet晶體管的第二終端與通過(guò)第四列寫(xiě)入開(kāi)關(guān)裝置耦接的第二(真)位線(xiàn)導(dǎo)體連接，其中：該第二共同連接由該第二fet晶體管的第二終端與該第三fet晶體管的第一終端之間的連接形成，第三開(kāi)關(guān)裝置用以將該第二共同連接選擇性連接至第一補(bǔ)位線(xiàn)導(dǎo)體；以及該第一共同連接由該第一fet晶體管的第二終端與該第二fet晶體管的第一終端之間的連接形成，且第二開(kāi)關(guān)裝置用以將該第一共同連接選擇性連接至第二補(bǔ)位線(xiàn)導(dǎo)體。

另外，針對(duì)該態(tài)樣，在該mtp位單元陣列中，各該第一開(kāi)關(guān)、第二開(kāi)關(guān)、第三開(kāi)關(guān)及第四開(kāi)關(guān)提供與感測(cè)放大器的相應(yīng)切換連接，以感測(cè)該位單元的位值，該第一開(kāi)關(guān)及第三開(kāi)關(guān)分別將該第一(真)位線(xiàn)導(dǎo)體及第一補(bǔ)位線(xiàn)導(dǎo)體選擇性連接至該感測(cè)放大器，以感測(cè)該單元的第一儲(chǔ)存位值；或者該第四開(kāi)關(guān)及第二開(kāi)關(guān)分別將該第二(真)位線(xiàn)導(dǎo)體及第二補(bǔ)位線(xiàn)導(dǎo)體選擇性連接至該感測(cè)放大器，以感測(cè)該單元的第二儲(chǔ)存位值。

而且，針對(duì)該mtp位單元陣列，還提供：另一開(kāi)關(guān)裝置，用以通過(guò)第一源線(xiàn)(sourceline；sl)導(dǎo)體將該第二共同連接選擇性連接至供應(yīng)電壓源，該供應(yīng)電壓源用以在該第一fet晶體管及第二fet晶體管中寫(xiě)入該第一儲(chǔ)存位時(shí)偏置該第二共同連接；以及另一開(kāi)關(guān)，通過(guò)第二源線(xiàn)導(dǎo)體連接該第一共同連接與該供應(yīng)電壓源，該供應(yīng)電壓源用以在該第二fet晶體管及該第三fet晶體管中寫(xiě)入該第二儲(chǔ)存位時(shí)偏置該第一共同連接。

在又一個(gè)態(tài)樣中，提供一種存儲(chǔ)器系統(tǒng)。該存儲(chǔ)器系統(tǒng)包括：多次可編程(mtp)位單元陣列，該陣列的各多次可編程位單元包括：第一fet晶體管與第二fet晶體管具有第一共同連接，且該第二fet晶體管與第三fet晶體管具有第二共同連接，該第一與第二相連的fet晶體管可編程以?xún)?chǔ)存第一位值，且該第二fet晶體管與該第三相連的fet晶體管可編程以?xún)?chǔ)存第二位值，其中，該第一fet晶體管呈現(xiàn)本征閾值開(kāi)啟電壓值(lvt)，以高閾值電壓值(hvt)偏置該第二fet晶體管，以及該第三fet晶體管呈現(xiàn)低于hvt的本征閾值lvt，其中，各mtp位單元還包括：該第一fet晶體管的第一終端與通過(guò)第一列寫(xiě)入開(kāi)關(guān)裝置耦接的第一(真)位線(xiàn)(blt0)導(dǎo)體連接；該第三fet晶體管的第二終端與通過(guò)第四列寫(xiě)入開(kāi)關(guān)裝置耦接的第二(真)位線(xiàn)(blt1)導(dǎo)體連接；該第二共同連接由該第二fet晶體管的第二終端與該第三fet晶體管的第一終端形成，第三開(kāi)關(guān)裝置用以將該第二共同連接選擇性連接至第一補(bǔ)位線(xiàn)導(dǎo)體(blc0)，以及另一開(kāi)關(guān)用以通過(guò)第一源線(xiàn)(sl)導(dǎo)體將該第二共同連接選擇性連接至供應(yīng)電壓源；該第一共同連接由該第一fet晶體管的第二終端與該第二fet晶體管的第一終端形成，且第二開(kāi)關(guān)裝置用以將該第一共同連接選擇性連接至第二補(bǔ)位線(xiàn)導(dǎo)體(blc1)，以及另一開(kāi)關(guān)通過(guò)第二源線(xiàn)導(dǎo)體連接該第一共同連接與該供應(yīng)電壓源；字線(xiàn)導(dǎo)體(wl)，可編程以激活mtp位存儲(chǔ)器單元，各該mtp位存儲(chǔ)器單元的各該第一、第二及第三fet晶體管包括相應(yīng)的柵極終端以與該字線(xiàn)導(dǎo)體(wl)元件連接；感測(cè)放大器，用以感測(cè)接收電壓值；多路復(fù)用器，用以自許多數(shù)據(jù)輸出信號(hào)中選出一個(gè)，該多路復(fù)用器響應(yīng)控制信號(hào)以激活該第一開(kāi)關(guān)裝置及第三開(kāi)關(guān)裝置，從而能夠通過(guò)該感測(cè)放大器感測(cè)表示該第一(真)位線(xiàn)導(dǎo)體及第一補(bǔ)位線(xiàn)導(dǎo)體上的第一儲(chǔ)存信息位的電壓值，或者響應(yīng)控制信號(hào)以激活該第二開(kāi)關(guān)裝置及第四開(kāi)關(guān)裝置，從而能夠通過(guò)該感測(cè)放大器感測(cè)表示該第二(真)位線(xiàn)導(dǎo)體及第二補(bǔ)位線(xiàn)導(dǎo)體上的第二儲(chǔ)存信息位的電壓值。

附圖說(shuō)明

通過(guò)結(jié)合附圖閱讀下面有關(guān)本發(fā)明的示例實(shí)施例的詳細(xì)說(shuō)明，本發(fā)明的這些及其它目的、特征及優(yōu)點(diǎn)將變得清楚，附圖中：

圖1a顯示由雙晶體管存儲(chǔ)器單元11組成的多次可編程存儲(chǔ)器陣列10，其中，如傳統(tǒng)已知的那樣，源線(xiàn)sl是與電壓源耦接的獨(dú)立線(xiàn)；

圖1b顯示圖1a的多次可編程存儲(chǔ)器單元11的可變操作模式表；

圖2顯示以默認(rèn)狀態(tài)編程的現(xiàn)有mtpm雙單元存儲(chǔ)器結(jié)構(gòu)；

圖3顯示依據(jù)一個(gè)實(shí)施例的mtpm單元存儲(chǔ)器結(jié)構(gòu)100，其包括具有相連的第一晶體管102a、第二晶體管102b及第三晶體管102c的三晶體管(3t)存儲(chǔ)器單元；

圖4顯示依據(jù)一個(gè)實(shí)施例配置有4x1列多路復(fù)用器裝置300的另一個(gè)單元陣列200；以及

圖5顯示用以執(zhí)行mtpm單元存儲(chǔ)器結(jié)構(gòu)100的寫(xiě)入、讀取或擦除操作的信號(hào)值的表格500。

具體實(shí)施方式

存儲(chǔ)器單元架構(gòu)具有三個(gè)晶體管以?xún)?chǔ)存兩位信息。

圖3顯示存儲(chǔ)器單元結(jié)構(gòu)100，其中，三個(gè)晶體管經(jīng)編程以?xún)?chǔ)存兩位信息，每位包括真位線(xiàn)及補(bǔ)位線(xiàn)電壓，也就是每個(gè)使用每位(bit)1.5個(gè)晶體管。

圖3中，各該多個(gè)三晶體管(3t)存儲(chǔ)器單元101包括第一晶體管102a、第二晶體管102b以及第三晶體管102c。第一晶體管102a具有與位線(xiàn)導(dǎo)體例如第一儲(chǔ)存位(blt0)的真位線(xiàn)連接的第一終端，例如fet漏極終端，以及與另一位線(xiàn)導(dǎo)體例如第二儲(chǔ)存位(blc1)的補(bǔ)位線(xiàn)連接的另一終端，例如源極終端。第二晶體管102b具有與位線(xiàn)導(dǎo)體例如第一儲(chǔ)存位(blc1)的補(bǔ)位線(xiàn)連接的第一終端，例如fet漏極終端，以及與另一位線(xiàn)導(dǎo)體例如第一儲(chǔ)存位(blc0)的補(bǔ)位線(xiàn)連接的另一終端，例如源極終端。如此，第一及第二晶體管102a、102b具有與位線(xiàn)導(dǎo)體blc1耦接的共同節(jié)點(diǎn)110，該位線(xiàn)導(dǎo)體也充當(dāng)垂直延伸并與該陣列中同一列的其它單元耦接的源線(xiàn)113(sl)。第三晶體管102c具有與第一儲(chǔ)存位(blc0)的補(bǔ)位線(xiàn)導(dǎo)體連接的第一終端，例如fet漏極終端，以及與另一位線(xiàn)導(dǎo)體例如第二儲(chǔ)存位(blc1)的真位線(xiàn)連接的另一終端，例如源極終端。如此，第二及第三晶體管102b、102c具有與位線(xiàn)導(dǎo)體blc0耦接的共同節(jié)點(diǎn)120，該位線(xiàn)導(dǎo)體也充當(dāng)垂直延伸并與該陣列中同一列的其它單元耦接的源線(xiàn)123(sl)。

圖3中所示的mtpm陣列100的三晶體管(3t)單元101架構(gòu)還包括各晶體管102a、102b及102c的相應(yīng)三個(gè)柵極電極130a、130b及130c，該柵極電極與共同字線(xiàn)(wl)導(dǎo)體150連接，該字線(xiàn)導(dǎo)體水平延伸并與陣列100中的同一行中的其它單元耦接。例如，對(duì)于陣列100的行i，三單元晶體管電極130a至130c與字線(xiàn)wli連接，且對(duì)于行j，該三晶體管單元柵極電極與字線(xiàn)wlj連接。

在圖3所示的實(shí)施例中，該三個(gè)晶體管中的兩個(gè)用以有效儲(chǔ)存各位值。例如，針對(duì)單元101，晶體管102a及晶體管102b有效儲(chǔ)存第一位值，且晶體管102c及晶體管102b有效儲(chǔ)存第二位值。這里，針對(duì)單元101的第一及第二儲(chǔ)存位，同等共用各第二晶體管120b。晶體管102b充當(dāng)102a及102c兩個(gè)晶體管的局部參考。在此實(shí)施例中，對(duì)該三個(gè)晶體管可分別配置閾值電壓vt狀態(tài)，以實(shí)現(xiàn)默認(rèn)位狀態(tài)值，例如一或零，以避免于操作時(shí)需要額外編程周期來(lái)實(shí)現(xiàn)。

在一個(gè)實(shí)施例中，單元101被配置于默認(rèn)狀態(tài)，例如，各晶體管具有預(yù)定閾值電壓vt值。例如，在所示實(shí)施例中，晶體管102a具有vt或初始值lvt(低閾值電壓)，且第二晶體管例如裝置102b呈現(xiàn)較高閾值電壓狀態(tài)hvt，以及第三晶體管裝置102c呈現(xiàn)lvt狀態(tài)。在一個(gè)實(shí)施例中，該第一及第三晶體管的lvt狀態(tài)可相同且可在約0.2v至0.25v之間的范圍。典型的hvt可在約0.35v至0.45v的范圍內(nèi)。

在此所示實(shí)施例中，例如，針對(duì)單元101，lvt晶體管102a及hvt晶體管102b有效儲(chǔ)存零(“0”)位值作為默認(rèn)第一位狀態(tài)；且lvt晶體管102c及hvt晶體管102b有效儲(chǔ)存零(“0”)位值作為默認(rèn)第二位狀態(tài)。這里，針對(duì)單元101的第一及第二儲(chǔ)存位，同等共用晶體管102b。

如此，該相連的lvt-hvt-lvt裝置配置儲(chǔ)存兩位信息。另外，這也提供類(lèi)似電熔絲的該兩位的默認(rèn)狀態(tài)。為儲(chǔ)存相反的兩位值，lvt裝置單元經(jīng)編程而使得其閾值電壓漂移超過(guò)hvt晶體管的vt。如此，hvt晶體管裝置充當(dāng)此3晶體管(3t)單元中的兩個(gè)lvt晶體管的局部參考。

圖4顯示配置有4x1列多路復(fù)用器裝置300的另一個(gè)單元陣列200。如圖4中所示，兩個(gè)3t單元結(jié)構(gòu)201、202經(jīng)配置以?xún)?chǔ)存四個(gè)信息位b0、b1、b2及b3。位b0可通過(guò)相連的位線(xiàn)對(duì)blt-0及blc0訪問(wèn)，位b1可通過(guò)相連的位線(xiàn)對(duì)blt-1及相應(yīng)的blc-1訪問(wèn)，位b2可通過(guò)相連的位線(xiàn)對(duì)blt-2及相應(yīng)的blc-2訪問(wèn)，以及位b3可通過(guò)相連的位線(xiàn)對(duì)blt-3及相應(yīng)的blc-3訪問(wèn)?；谒x擇的字線(xiàn)wl及所選擇的匹配真位線(xiàn)及補(bǔ)位線(xiàn)對(duì)，這些位線(xiàn)對(duì)值通過(guò)多路復(fù)用器裝置300被多路復(fù)用至感測(cè)放大器400以供讀取操作。

在此所示實(shí)施例中，當(dāng)充當(dāng)源線(xiàn)時(shí)，單元201的導(dǎo)體blc0于一端通過(guò)選擇晶體管slsel1及vprtp晶體管被連接至電壓源sl。類(lèi)似地，單元201晶體管的導(dǎo)體blc1于一端通過(guò)選擇晶體管slsel0及vprtp晶體管被連接至電壓源sl。所施加的vprtp電壓信號(hào)及vprtn電壓信號(hào)與相應(yīng)柵極連接的所示晶體管被用作保護(hù)裝置。

當(dāng)結(jié)合激活blt0處的相連保護(hù)vprtn晶體管而被選擇時(shí)，第一儲(chǔ)存位b0的位線(xiàn)導(dǎo)體blt0通過(guò)編程晶體管302的柵極處的信號(hào)于編程期間被置為0v。單元201的位線(xiàn)導(dǎo)體blt0通過(guò)相連的保護(hù)晶體管vprtn及選擇晶體管sel0進(jìn)一步作為第一輸入被連接至4x1多路復(fù)用器裝置300的多路復(fù)用線(xiàn)350作為感測(cè)放大器400的選擇輸入。

另外，在所示實(shí)施例中，當(dāng)充當(dāng)位線(xiàn)導(dǎo)體以編程位值或自該單元讀取所儲(chǔ)存的位值時(shí)，單元201的導(dǎo)體blc1于另一端通過(guò)相連的選擇晶體管sel1及vprtn晶體管作為第一連接被連接至4x1多路復(fù)用器300的多路復(fù)用線(xiàn)375作為感測(cè)放大器400的選擇輸入。類(lèi)似地，當(dāng)充當(dāng)位線(xiàn)導(dǎo)體以對(duì)該單元編程位值或自該單元讀取所儲(chǔ)存的位值時(shí)，單元201的導(dǎo)體blc0于另一端通過(guò)相連的選擇晶體管sel0及vprtn晶體管作為第二連接被連接至4x1多路復(fù)用器300的多路復(fù)用線(xiàn)375作為感測(cè)放大器400的選擇輸入。

當(dāng)結(jié)合激活blt1處的相連保護(hù)晶體管vprtn而被選擇時(shí)，第二儲(chǔ)存位b1的位線(xiàn)導(dǎo)體通過(guò)編程晶體管304的柵極處的信號(hào)于編程期間被置為0v。單元201的位線(xiàn)導(dǎo)體blt1通過(guò)相連的保護(hù)晶體管vprtn及選擇晶體管sel1進(jìn)一步作為第二連接被連接至4x1多路復(fù)用器裝置300的多路復(fù)用線(xiàn)350并可選擇作為感測(cè)放大器400的輸入。

在該實(shí)施例中，blt0/blc0、blt1/blc1、blt2/blc2以及blt3/blc3可通過(guò)4x1多路復(fù)用器裝置300訪問(wèn)以供選擇。為了感測(cè)，可同時(shí)訪問(wèn)單個(gè)單元的單個(gè)位線(xiàn)對(duì)(例如單元201的blt0/blc0)以供感測(cè)。

繼續(xù)圖4的第二單元202，當(dāng)結(jié)合激活blt2處的相連保護(hù)晶體管vprtn而被選擇時(shí)，第三儲(chǔ)存位b2的位線(xiàn)導(dǎo)體通過(guò)編程晶體管306的柵極處的信號(hào)于編程期間被置為0v。單元202的位線(xiàn)導(dǎo)體blt2通過(guò)相連的保護(hù)晶體管vprtn及選擇晶體管sel2進(jìn)一步作為第三連接被連接至4x1多路復(fù)用器裝置300的多路復(fù)用線(xiàn)350并可選擇作為感測(cè)放大器400的輸入。

在此所示實(shí)施例中，當(dāng)充當(dāng)源線(xiàn)時(shí)，單元202的導(dǎo)體blc3于一端通過(guò)選擇晶體管slsel2及vprtp保護(hù)晶體管被連接至電壓源sl。類(lèi)似地，單元202晶體管的導(dǎo)體blc2于一端通過(guò)選擇晶體管slsel3及vprtp晶體管被連接至電壓源sl。

另外，在所示實(shí)施例中，當(dāng)充當(dāng)位線(xiàn)導(dǎo)體以對(duì)該單元編程位值或自該單元讀取所儲(chǔ)存的位值時(shí)，單元202的導(dǎo)體blc3于另一端通過(guò)相連的選擇晶體管sel3及vprtn晶體管作為第三連接被連接至4x1多路復(fù)用器300的多路復(fù)用線(xiàn)375作為感測(cè)放大器400的選擇輸入。類(lèi)似地，當(dāng)充當(dāng)位線(xiàn)導(dǎo)體以對(duì)該單元編程位值或自該單元讀取所儲(chǔ)存的位值時(shí)，單元202的導(dǎo)體blc2于另一端通過(guò)相連的選擇晶體管sel2及vprtn保護(hù)晶體管作為第四連接被連接至4x1多路復(fù)用器300的多路復(fù)用線(xiàn)375作為感測(cè)放大器400的選擇輸入。

當(dāng)結(jié)合激活blt3處的相連保護(hù)晶體管vprtn而被選擇時(shí)，第四儲(chǔ)存位b3的位線(xiàn)導(dǎo)體通過(guò)編程晶體管308的柵極處的信號(hào)于編程期間被置為0v。單元202的位線(xiàn)導(dǎo)體blt3通過(guò)相連的保護(hù)晶體管vprtn及選擇晶體管sel3進(jìn)一步作為第四連接被連接至4x1多路復(fù)用器裝置300的多路復(fù)用線(xiàn)350并可選擇作為感測(cè)放大器400的輸入。

尤其，在所示實(shí)施例中，置入(assert)選擇信號(hào)sel0使多路復(fù)用器(mux)300能夠通過(guò)相應(yīng)的多路復(fù)用器線(xiàn)路350/375輸出真及補(bǔ)位線(xiàn)對(duì)blt0/blc0的儲(chǔ)存位，以供感測(cè)放大器400感測(cè)；類(lèi)似地，置入選擇信號(hào)sel1使多路復(fù)用器300能夠通過(guò)相應(yīng)的多路復(fù)用器線(xiàn)路350/375輸出真及補(bǔ)位線(xiàn)對(duì)blt1/blc1的儲(chǔ)存位，以供感測(cè)放大器400感測(cè)。類(lèi)似地，置入選擇信號(hào)sel2使多路復(fù)用器300能夠通過(guò)相應(yīng)的多路復(fù)用器線(xiàn)路350/375輸出真及補(bǔ)位線(xiàn)對(duì)blt2/blc2的儲(chǔ)存位，以供感測(cè)放大器400感測(cè)；以及置入選擇信號(hào)sel3使多路復(fù)用器300能夠通過(guò)相應(yīng)的多路復(fù)用器線(xiàn)路350/375輸出真及補(bǔ)位線(xiàn)對(duì)blt3/blc3的儲(chǔ)存位，以供感測(cè)放大器400感測(cè)。

應(yīng)當(dāng)理解，圖4中所示的特定實(shí)施例為示例性質(zhì)，且可實(shí)施n列多路復(fù)用器來(lái)儲(chǔ)存n3t單元陣列。

如此，用以?xún)?chǔ)存兩個(gè)數(shù)據(jù)位的該3t單元架構(gòu)與oba(單個(gè)晶體管/位)及雙單元(兩個(gè)晶體管/位)架構(gòu)相比具有優(yōu)點(diǎn)：包括具有可編程默認(rèn)狀態(tài)、足夠的感測(cè)裕度(其改進(jìn)oba1t/bit單元設(shè)計(jì))，并為改進(jìn)感測(cè)放大器的感測(cè)裕度的參考單元調(diào)諧提供更多選擇。而且，對(duì)標(biāo)示單元布線(xiàn)復(fù)雜性的線(xiàn)路數(shù)量(位+源)的測(cè)量為每位2條線(xiàn)，其多于oba但少于雙單元設(shè)計(jì)。

圖5顯示表格500，以說(shuō)明用于陣列100的單元的寫(xiě)入(編程)、讀取及擦除操作模式的雙位3tmtprom陣列電壓條件。

在表格500中，在編程操作模式下，向3t單元寫(xiě)入位值：與特定字線(xiàn)相連的位單元200，例如字線(xiàn)wli，i＝1,…,n。如此，通過(guò)首先設(shè)置wli高(例如約2.0v)來(lái)寫(xiě)入所選字線(xiàn)的3t單元。與另外的字線(xiàn)wlj連接的未被選擇3t單元保持失活，例如wlj被設(shè)為0v，j≠i。

現(xiàn)在參照?qǐng)D5中的表格500以及圖4的存儲(chǔ)器單元200說(shuō)明用以編程位i的值的寫(xiě)入操作502，其中i＝0，也就是位0。當(dāng)利用晶體管102a、102b、102c向存儲(chǔ)器單元寫(xiě)入位時(shí)，通過(guò)在517將slseli信號(hào)的柵極電壓提升至0.5v來(lái)置入slseli信號(hào)，從而將blc1/sl的sl113的電壓提升至1.5v并使能晶體管以施加該sl電壓。通過(guò)在514將prog_i信號(hào)提升至1v，blt0被編程為本征0位值，同時(shí)位線(xiàn)選擇晶體管關(guān)閉，也就是在516，sel_i(i＝0)為0v。如此，在518，blt0被編程為0v，同時(shí)blc0浮置。另外，未被選擇的單元bltj及blcj的其余位單元對(duì)處于浮置狀態(tài)。這是由于在512，slselj被設(shè)為1.5v且在519，信號(hào)prog_j被設(shè)為0v，同時(shí)sel_j為0v。

現(xiàn)在參照?qǐng)D5中的表格500及圖4的電路說(shuō)明讀取位0的值(例如位i＝位0)的感測(cè)操作504。為利用晶體管102a、102b、102c讀取該單元中所儲(chǔ)存的位，通過(guò)感測(cè)放大器400感測(cè)blt0及blc0處的電壓。這里，與寫(xiě)入操作期間的wl電壓相比，在522將字線(xiàn)電壓wl0降低至約1.0v。另外，在524，與寫(xiě)入操作期間的sl電壓相比，將blc1/sl的源電壓sl113降低至1.0v。為能夠通過(guò)多路復(fù)用器400多路復(fù)用該blt0及blc0電壓位0，通過(guò)在526將sel0(位線(xiàn)選擇)的電壓提升至1v來(lái)置入sel0，從而使能多路復(fù)用操作，以供放大器400感測(cè)線(xiàn)350處的blt0及線(xiàn)375處的blc0。當(dāng)sel_j信號(hào)為0v時(shí)，其余位線(xiàn)不被選擇，也就是位單元對(duì)bltj及blcj保持于浮置狀態(tài)。

另外，參照?qǐng)D5中的表格500及圖4的電路說(shuō)明針對(duì)位0(也就是位i＝位0)重置單元值的擦除操作506。當(dāng)利用晶體管102a、102b、102c擦除所儲(chǔ)存的位值時(shí)，通過(guò)在532將字線(xiàn)電壓wl0拉更低至-1v，blt0及blc0的電壓被設(shè)為浮置狀態(tài)，同時(shí)在534將源線(xiàn)sl113提升至約1.5v。

例如圖3及4中所示的mtp單元及陣列配置使非易失性存儲(chǔ)器面積密度提升約25％。在儲(chǔ)存2位信息的l-h-l配置中所使用的三晶體管配置每?jī)晌还?jié)約一個(gè)晶體管，但保持雙單元的編程裕度。不過(guò)就編程裕度而言，它好于單晶體管方法。

盡管本文說(shuō)明各種實(shí)施例，但從說(shuō)明書(shū)中將了解，本領(lǐng)域的技術(shù)人員可在其中作各種元件組合、變更或改進(jìn)，且其落入本發(fā)明的范圍內(nèi)。另外，可作許多修改以使特定的情形或材料適應(yīng)本發(fā)明的教導(dǎo)而不背離其基本范圍。因此，本發(fā)明并非意圖限于擬作為執(zhí)行本發(fā)明的最佳模式而揭示的特定實(shí)施例，相反，本發(fā)明將包括落入所附權(quán)利要求的范圍內(nèi)的所有實(shí)施例。