本發(fā)明涉及存儲(chǔ)器失效分析技術(shù)領(lǐng)域，尤其涉及一種測(cè)試3D NAND字線電阻的方法。

背景技術(shù)：

隨著半導(dǎo)體技術(shù)的發(fā)展，提出了各種半導(dǎo)體存儲(chǔ)器件。相對(duì)于常規(guī)存儲(chǔ)裝置如磁存儲(chǔ)器件，半導(dǎo)體存儲(chǔ)器件具有訪問速度快、存儲(chǔ)密度高等優(yōu)點(diǎn)。這當(dāng)中，NAND結(jié)構(gòu)正受到越來越多的關(guān)注。為進(jìn)一步提升存儲(chǔ)密度，出現(xiàn)了多種三維(3D)NAND器件。

3D NAND結(jié)構(gòu)存儲(chǔ)器，字線(WL)一般設(shè)計(jì)有幾層至幾十層，在失效分析分析時(shí)，有時(shí)需要對(duì)產(chǎn)品各層WL電阻量測(cè)分析。量測(cè)需求一般有兩種，一種為在關(guān)鍵測(cè)試點(diǎn)上量測(cè)，現(xiàn)有晶圓可靠性參數(shù)測(cè)試(簡(jiǎn)稱WAT測(cè)試)即可以滿足需求；另外一種是使用探針進(jìn)行量測(cè)，然而因?yàn)楫a(chǎn)品結(jié)構(gòu)特殊，WL長(zhǎng)度尺寸過大，達(dá)到6mm，而探針可以測(cè)試的極限范圍為300μm，導(dǎo)致現(xiàn)有設(shè)備無法量測(cè)到需要的數(shù)據(jù)。同時(shí)，WL上通道孔間距只有20nm，無法分段測(cè)試。

因此，現(xiàn)有技術(shù)中并沒有一種可以有效量測(cè)3D NAND字線電阻的方法。

技術(shù)實(shí)現(xiàn)要素：

鑒于上述技術(shù)問題，本發(fā)明提供一種測(cè)試3D NAND字線電阻的方法，可以順利量測(cè)3D NAND任意層的WL電阻。

本發(fā)明解決上述技術(shù)問題的主要技術(shù)方案為：

一種測(cè)試3D NAND字線電阻的方法，所述3D NAND包括多層存儲(chǔ)結(jié)構(gòu)，每層所述存儲(chǔ)結(jié)構(gòu)包括多個(gè)存儲(chǔ)單元，每層所述多個(gè)存儲(chǔ)單元的控制柵通過字線連接，所述字線兩端分別設(shè)有用于連接的第一接觸孔和第二接觸孔，其特征在于，所述方法包括：

步驟S1，將所述3D NAND減薄至暴露每層所述字線的所述第一接觸孔和所述第二接觸孔；

步驟S2，在所述字線的第一端，形成金屬墊覆蓋每層所述字線的所述第一接觸孔，以將每層所述字線的第一端電連接；

步驟S3，在所述字線的第二端，選取一層待測(cè)試字線，在所述待測(cè)試字線的所述第二接觸孔上標(biāo)記出待測(cè)點(diǎn)；

步驟S4，使用導(dǎo)電膠將所述金屬墊引出至臨近所述待測(cè)點(diǎn)的位置；

步驟S5，選取所述導(dǎo)電膠上臨近所述待測(cè)點(diǎn)的一量測(cè)點(diǎn)，使用探針量取所述量測(cè)點(diǎn)與所述待測(cè)點(diǎn)之間的電阻值，作為所述待測(cè)試字線的所述第一端和所述第二端之間的電阻值。

優(yōu)選的，上述的方法，其中，在所述步驟S1中，減薄所述3D NAND后，還包括：

對(duì)減薄后的所述3D NAND進(jìn)行表面清潔工藝。

優(yōu)選的，上述的方法，其中，在所述步驟S2中，采用聚焦離子束切割工藝沉積形成所述金屬墊。

優(yōu)選的，上述的方法，其中，在所述步驟S2中，所述金屬墊的材質(zhì)為鉑金或鎢。

優(yōu)選的，上述的方法，其中，在所述步驟S3中，采用聚焦離子束切割工藝標(biāo)記所述待測(cè)點(diǎn)。

優(yōu)選的，上述的方法，其中，在所述步驟S4中，采用導(dǎo)電銅膠帶將所述金屬墊引出至臨近所述待測(cè)點(diǎn)的位置。

優(yōu)選的，上述的方法，其中，在所述步驟S5中，采用納米探針量取所述量測(cè)點(diǎn)與所述待測(cè)點(diǎn)之間的電阻值。

優(yōu)選的，上述的方法，其中，在所述步驟S5中，所述待測(cè)試字線的所述第一端和所述第二端之間的距離為6mm。

優(yōu)選的，上述的方法，其中，在所述步驟S5中，所述量測(cè)點(diǎn)與所述待測(cè)點(diǎn)之間的距離小于300μm。

上述技術(shù)方案具有如下優(yōu)點(diǎn)或有益效果：

上述方法有效解決3D NAND結(jié)構(gòu)存儲(chǔ)器在WL電阻測(cè)試時(shí)由于WL長(zhǎng)度尺寸過大而使得納米探針受限于測(cè)試范圍無法進(jìn)行測(cè)試的問題，采用上述步驟可以有效量測(cè)3D NAND結(jié)構(gòu)存儲(chǔ)器任意層的WL電阻。

附圖說明

參考所附附圖，以更加充分地描述本發(fā)明的實(shí)施例。然而，所附附圖僅用于說明和闡述，并不構(gòu)成對(duì)本發(fā)明范圍的限制。

圖1為本發(fā)明的方法流程圖；

圖2為實(shí)施例中進(jìn)行測(cè)試的3D NAND的俯視圖；

圖3～圖5為實(shí)施例中采用本發(fā)明的方法測(cè)試字線電阻的各步驟示意圖。

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步說明，但不作為本發(fā)明的限定。

需要說明的是，在不沖突的前提下，以下描述的技術(shù)方案和技術(shù)方案中的技術(shù)特征可以相互組合。

本發(fā)明的測(cè)試3D NAND字線電阻的方法，用于3D NAND結(jié)構(gòu)存儲(chǔ)器，該3D NAND可為現(xiàn)有的任意一款3D NAND結(jié)構(gòu)存儲(chǔ)器，本發(fā)明對(duì)此不作限制。為方便下文闡述方法，參照?qǐng)D2所示，此處示意出一種3D NAND的俯視圖，包括多層存儲(chǔ)結(jié)構(gòu)，每層存儲(chǔ)結(jié)構(gòu)包括多個(gè)存儲(chǔ)單元，該多個(gè)存儲(chǔ)單元的控制柵通過字線連接。在字線的兩端，分別設(shè)置有用于連接的第一接觸孔和第二接觸孔(圖中黑色圓點(diǎn)即代表接觸孔)。其中，WL_1-1和WL_1-2為第一層存儲(chǔ)結(jié)構(gòu)的字線的兩端，該字線的第一接觸孔在圖中標(biāo)示為11，第二接觸孔在圖中標(biāo)示為12；WL_2-1和WL_2-2為第二層存儲(chǔ)結(jié)構(gòu)的字線的兩端，該字線的第一接觸孔在圖中標(biāo)示為21，第二接觸孔在圖中標(biāo)示為22；以此類推，WL_N-1和WL_N-2為第N層存儲(chǔ)結(jié)構(gòu)的字線的兩端，該字線的第一接觸孔在圖中標(biāo)示為N1，第二接觸孔在圖中標(biāo)示為N2；N為正整數(shù)，例如為8，32，64，128等等。在第N層存儲(chǔ)結(jié)構(gòu)的字線的兩端之間標(biāo)示為N0的區(qū)域，即為存儲(chǔ)區(qū)域，因圖2為俯視圖，因此只能看到第N層的存儲(chǔ)區(qū)域?？梢钥吹剑谠摲N3D NAND存儲(chǔ)器中，每層的WL長(zhǎng)度尺寸約達(dá)到了6mm。

下面結(jié)合附圖3～圖5，來闡述本發(fā)明的測(cè)試3D NAND字線電阻的方法。需要注意的是，圖3～圖5中與圖2相同的標(biāo)識(shí)代表相同的結(jié)構(gòu)，將不再贅述。該方法包括以下步驟：

步驟S1，如圖2所示，將3D NAND減薄至暴露每層字線的第一接觸孔和第二接觸孔。例如圖2示出的第一層字線(WL_1-1-WL_1-2)的第一接觸孔11和第二接觸孔12，第二層字線(WL_2-1-WL_2-2)的第一接觸孔21和第二接觸孔22，以此類推，第N層字線(WL_N-1-WL_N-2)的第一接觸孔N1和第二接觸孔N2。

在該步驟中，減薄的步驟主要是指去除3D NAND中與測(cè)試字線WL電阻無關(guān)的結(jié)構(gòu)，使得字線WL兩端的接觸孔暴露出來，以方便測(cè)試。需要注意的是，圖2～圖5所展示的結(jié)構(gòu)僅為方便本實(shí)施例中對(duì)測(cè)試WL電阻的方法的闡述，其中省略了3D NAND的其余結(jié)構(gòu)，不應(yīng)視為對(duì)本發(fā)明的限制。本發(fā)明的測(cè)試3D NAND字線電阻的方法可運(yùn)用于任意不同于附圖中所展示的結(jié)構(gòu)的3D NAND。

優(yōu)選的，在將3D NAND減薄至暴露字線WL的接觸孔后，還包括對(duì)減薄后的3D NAND進(jìn)行表面清潔工藝的步驟，以保證表面清潔度，防止后續(xù)測(cè)試失誤。

步驟S2，如圖3所示，在所有的字線(WL_1-1-WL_1-2、WL_2-1-WL_2-2…WL_N-1-WL_N-2)的第一端(在圖中表現(xiàn)為左側(cè)端)，形成金屬墊13覆蓋每層字線的第一接觸孔(也即覆蓋所有的第一接觸孔，11、12…N1)，以將所有的字線的第一端電連接。

在該步驟中，優(yōu)選采用聚焦離子束切割(FIB)工藝沉積形成金屬墊13。金屬墊13的材質(zhì)，可選用任意可以沉積的金屬，例如鉑金(Pt)或鎢。采用金屬墊13把每層字線的第一接觸孔覆蓋，也即所有的字線的第一端通過第一接觸孔(11、12…N1)都電連接在一起。

步驟S3，參照?qǐng)D4，在字線WL的第二端，選取一層待測(cè)試字線標(biāo)記出待測(cè)點(diǎn)14(圖中示意出選取第一層字線WL_1-1-WL_1-2，在該第一層字線WL_1-1-WL_1-2的第二接觸孔12上標(biāo)記出待測(cè)點(diǎn)14。至此，待測(cè)試字線(在本實(shí)施例中即為第一層字線WL_1-1-WL_1-2)的待測(cè)點(diǎn)14即已確定好。

在該步驟中，優(yōu)選的，采用聚焦離子束切割(FIB)工藝標(biāo)記待測(cè)點(diǎn)14。

步驟S4，繼續(xù)參照?qǐng)D4，使用導(dǎo)電膠15將金屬墊13引出至臨近待測(cè)點(diǎn)14的位置。在該步驟中，導(dǎo)電膠15優(yōu)選采用導(dǎo)電銅膠帶，以保證黏貼牢固，導(dǎo)電性良好。

步驟S5，如圖5所示，選取導(dǎo)電膠15上臨近待測(cè)點(diǎn)14的一量測(cè)點(diǎn)16，使用納米探針(nanoprober)量取量測(cè)點(diǎn)16與待測(cè)點(diǎn)14之間的電阻值，作為待測(cè)試字線(即第一層字線WL_1-1-WL_1-2)的第一端(也即第一接觸孔11)和第二端(也即第二接觸孔12)之間的電阻值。

參照?qǐng)D5所示，當(dāng)使用導(dǎo)電銅膠帶15將金屬墊13引出至靠近字線WL的第二接觸孔的位置時(shí)，因?yàn)榻饘賶|13將所有字線WL的第一接觸孔電連接在一起，也即等同于把所有字線WL的位于第一端的第一接觸孔引出到了靠近第二端的第二接觸孔的位置。并且優(yōu)選的，使得引出后的待測(cè)點(diǎn)和量測(cè)點(diǎn)之間的距離控制在300μm以內(nèi)，從而保證在納米探針(nanoprober)可以測(cè)試的極限范圍(300μm)以內(nèi)。

參照上述測(cè)試第一層字線WL_1-1-WL_1-2的第一端(也即第一接觸孔11)和第二端(也即第二接觸孔12)之間的電阻值的方法，因?yàn)閷?dǎo)電銅膠帶15將所有字線的第一端均引出至靠近第二端的位置，因此可以選擇任意一層字線(例如選擇第二層字線WL_2-1-WL_2-2，或者選擇第N層字線WL_N-1-WL_N-2)進(jìn)行兩端電阻值的測(cè)試。只要在導(dǎo)電銅膠帶15的引出端選取合適的量測(cè)點(diǎn)位置，保證量測(cè)點(diǎn)與選取的待測(cè)試字線的待測(cè)點(diǎn)之間的距離在納米探針可以測(cè)試的極限范圍即可。

綜上所述，本發(fā)明的方法，有效解決了3D NAND在字線電阻測(cè)試時(shí)由于字線長(zhǎng)度尺寸過大而使得納米探針受限于測(cè)試范圍無法進(jìn)行測(cè)試的問題，可以順利量測(cè)3D NAND任意層的字線電阻。

以上所述僅為本發(fā)明較佳的實(shí)施例，并非因此限制本發(fā)明的實(shí)施方式及保護(hù)范圍，對(duì)于本領(lǐng)域技術(shù)人員而言，應(yīng)當(dāng)能夠意識(shí)到凡運(yùn)用本發(fā)明說明書及圖示內(nèi)容所作出的等同替換和顯而易見的變化所得到的方案，均應(yīng)當(dāng)包含在本發(fā)明的保護(hù)范圍內(nèi)。