本申請要求2015年11月3日提交的申請?zhí)枮?0-2015-0153915的韓國專利申請的優(yōu)先權，其全部內(nèi)容通過引用整體合并于此。

技術領域

本公開的方面涉及一種電子器件，更具體地，涉及一種半導體存儲器件及其操作方法。

背景技術：

半導體存儲器件是使用諸如硅(Si)、鍺(Ge)、砷化鎵(GaAs)或磷化銦(InP)的半導體實施的存儲器件。半導體存儲器件通常分類成易失性存儲器件或非易失性存儲器件。

易失性存儲器是在電源被切斷時丟失儲存的數(shù)據(jù)的存儲器件。易失性存儲器的示例包括靜態(tài)隨機存取存儲器(SRAM)、動態(tài)RAM(DRAM)、以及同步DRAM(SDRAM)等。非易失性存儲器是即使在電源被切斷時仍保持儲存的數(shù)據(jù)的存儲器件。非易失性存儲器的示例包括只讀存儲器(ROM)、可編程ROM(PROM)、電可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃存儲器、相變RAM(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)、以及鐵電RAM(FRAM)等。快閃存儲器通常分類為“或非”型快閃存儲器或“與非”型快閃存儲器。

技術實現(xiàn)要素：

本文中所公開的示例性實施例提供具有改進可靠性的半導體存儲器件及其操作方法。

根據(jù)本公開的一個方面，提供了一種操作半導體存儲器件的方法，所述方法用于對連接至半導體存儲器件的選中的字線的多個存儲單元編程，所述方法包括：通過施加驗證電壓給半導體存儲器件的選中的字線來驗證所述多個存儲單元的第一編程狀態(tài)至第N編程狀態(tài)中的第一編程狀態(tài)；在施加驗證電壓給半導體存儲器件的選中的字線的同時，施加第一通過電壓給半導體存儲器件的未選中的字線；以及如果驗證成功，則在施加驗證電壓給半導體存儲器件的選中的字線以驗證第二編程狀態(tài)至第N編程狀態(tài)的同時，將 施加給半導體存儲器件的未選中的字線的第一通過電壓改變?yōu)榈诙ㄟ^電壓，第二通過電壓具有比第一通過電壓的電壓電平高的電壓電平。

根據(jù)本公開的一個方面，提供了一種操作包括多個存儲單元的半導體存儲器件的方法，所述多個存儲單元中的每個被編程為具有基于其閾值電壓來劃分的第一編程狀態(tài)至第N編程狀態(tài)之中的任意一個編程狀態(tài)，所述方法包括：施加編程電壓給連接了所述多個存儲單元的選中的字線；施加驗證電壓給選中的字線以驗證所述多個存儲單元的第一編程狀態(tài)；在施加驗證電壓給選中的字線的同時，施加第一通過電壓給連接了所述多個存儲單元的未選中的字線；以及如果第一編程狀態(tài)被驗證了，則施加與第一通過電壓不同的第二通過電壓給未選中的字線。

根據(jù)本公開的一個方面，提供了一種半導體存儲器件，該半導體存儲器件包括：多個存儲單元，連接至多個字線；以及外圍電路，被配置為：通過施加驗證電壓給所述多個字線中的選中的字線來驗證所述多個存儲單元的第一編程狀態(tài)，所述第一編程狀態(tài)為基于閾值電壓而劃分的第一編程狀態(tài)至第N編程狀態(tài)中的第一編程狀態(tài)，在施加驗證電壓給所述多個字線的選中的字線的同時，施加第一通過電壓給所述多個字線中的未選中的字線；以及如果第一編程狀態(tài)被驗證了，則在施加驗證電壓給所述多個字線中的選中的字線以驗證第二編程狀態(tài)至第N編程狀態(tài)的同時，施加第二通過電壓給所述多個字線中的未選中的字線。

根據(jù)本公開的一個方面，提供了一種半導體存儲器件，該半導體存儲器件包括：多個存儲單元，連接至多個字線；以及外圍電路，被配置為：施加編程電壓給多個字線中的選中的字線，以及通過施加驗證電壓給所述多個字線中的選中的字線來驗證所述多個存儲單元的第一編程狀態(tài)，所述第一編程狀態(tài)是基于閾值電壓劃分的第一編程狀態(tài)至第N編程狀態(tài)中的第一編程狀態(tài)；在施加驗證電壓給選中的字線的同時，施加第一通過電壓給所述多個字線中的未選中的字線；以及如果第一編程狀態(tài)被驗證了，則在施加驗證電壓給所述多個字線中的選中的字線以驗證第二編程狀態(tài)至第N編程狀態(tài)的同時，施加第二通過電壓給所述多個字線中的未選中的字線。

附圖說明

現(xiàn)在將參照附圖來描述示例性實施例。這些示例性實施例被提供使得本公開將徹底且完整，且這些實施例將把示例性實施例的范圍充分傳達給本領域技術人員。然而，本發(fā)明可以以不同的形式來實施，而不應當被解釋為局限于本文中所闡述的示例性實施例。

在附圖中，可能夸大了尺寸以為了圖示清楚。將理解的是，當一個元件被稱作在兩個元件“之間”時，其可以為這兩個元件之間的唯一元件，或者在這兩個元件之間還可 以有一個或更多個額外元件。貫穿本公開，附圖標記直接對應于本發(fā)明的各個附圖和實施例中的相同編號部分。

圖1是圖示示例性存儲系統(tǒng)的配置的框圖。

圖2是圖示示例性半導體存儲器件的框圖。

圖3是圖示使用圖2的半導體存儲器件的示例性存儲單元陣列的結構的示圖。

圖4是圖示使用圖2的半導體存儲器件的另一示例性存儲單元陣列的示圖。

圖5是圖示在示例性半導體存儲器件的操作方法期間施加給選中的字線和未選中的字線的電壓脈沖波形的示圖。

圖6是圖示示例性半導體存儲器件的操作的流程圖。

圖7是圖示包括圖2的半導體存儲器件的示例性存儲系統(tǒng)的框圖。

圖8是圖示圖7的存儲系統(tǒng)的應用示例的框圖。

圖9是圖示包括參照圖8而描述的存儲系統(tǒng)的計算系統(tǒng)的框圖。

具體實施方式

本文中所公開的具體的結構性或功能性描述僅用于描述根據(jù)本公開的構思的實施例的目的。根據(jù)本公開的構思的實施例可以以各種形式來實施，而不應當被解釋為局限于本文中所闡述的實施例。

示例性實施例可以進行各種修改，且具有各種配置。因此，在附圖中示出了示例性實施例，以及在此處將詳細描述示例性實施例。然而，根據(jù)本公開的構思的實施例不被解釋為局限于具體的公開內(nèi)容，而是包括不脫離本公開的精神和技術范圍的所有改變、等價或替代。

雖然可以使用諸如“第一”、“第二”的術語來描述各種組件，但應當理解，這些組件不局限于上述術語。上述術語僅用于將組件彼此區(qū)分開。例如，第一組件可以被稱作第二組件而不脫離本公開的權利的范圍，同樣地，第二組件也可以被稱作第一組件。

將理解的是，當一個元件被稱作“連接至”或“耦接至”另一元件時，該元件可以直接連接至另一元件，或者可以經(jīng)由一個或多個中間元件而間接地連接至另一元件。相反地，當一個元件被稱作“直接連接至”或“直接耦接至”另一元件時，不存在中間元 件。此外，其他描述組件之間的關系的表述(諸如“在……之間”、“恰在……之間”、“鄰近于”和“直接鄰近于”)可以類似地解釋。

本申請中使用的術語僅用于描述具體實施例，而非意在限制本公開。除非上下文清楚地另外指出，否則本公開中的單數(shù)形式意在也包括復數(shù)形式。還將理解的是，諸如“包括”、“具有”等的術語意在表示說明書中所公開的特征、數(shù)量、操作、行為、組件、部分或其組合的存在，而非意在排除可以存在或可以添加一個或多個其他的特征、數(shù)量、操作、行為、組件、部分或其組合的可能性。

只要未不同地限定，本文中使用的所有術語(包括技術術語和科學術語)具有本公開所屬領域技術人員通常所理解的意思。具有在詞典中所限定的定義的術語應當被理解為它們具有與相關技術的環(huán)境一致的意思。任何術語只要在本申請中未清楚地限定，則這些術語不應當按照理想的方式或過度形式化的方式來理解。

在下文中，將參照附圖來詳細描述本公開的示例性實施例。附圖中相同的附圖標記表示相同的元件。

圖1是圖示示例性存儲系統(tǒng)的配置的框圖。

存儲系統(tǒng)50可以包括半導體存儲器件100和控制器200。

半導體存儲器件100可以包括“與非”快閃存儲器、垂直“與非”快閃存儲器、“或非”快閃存儲器、電阻式隨機存取存儲器(RRAM)、相變隨機存取存儲器(PRAM)、磁阻式隨機存取存儲器(MRAM)、鐵電隨機存取存儲器(FRAM)、自旋轉移矩隨機存取存儲器(STT-RAM)等中的至少一種。此外，本公開的半導體存儲器件100可以以三維陣列結構來實施。本公開不僅可以應用至快閃存儲器件(在其中電荷儲存層通過導電浮柵(FG)來形成)，還可以應用至電荷俘獲快閃(CTF)存儲器(在其中電荷儲存層由絕緣膜形成)。

半導體存儲器件100可以包括存儲單元陣列110和用于驅動存儲單元陣列110的外圍電路120。存儲單元陣列110可以包括多個非易失性存儲單元。

存儲單元陣列110可以包括多個存儲塊，所述多個存儲塊可以根據(jù)它們的用途而劃分成系統(tǒng)塊、和用戶塊等。

外圍電路120響應于控制器200的控制而操作。外圍電路120可以響應于控制器200的控制而將數(shù)據(jù)編程至存儲單元陣列110中。外圍電路120可以操作以從存儲單元陣列110讀取數(shù)據(jù)以及擦除存儲單元陣列110的數(shù)據(jù)。

在各種實施例中，可以以頁為單位執(zhí)行半導體存儲器件100的讀取操作和編程操作?？梢砸詨K為單位執(zhí)行半導體存儲器件100的擦除操作。

在執(zhí)行編程操作時，外圍電路120可以從控制器200接收指示編程操作的命令、物理塊地址PBA或物理地址PA以及寫入數(shù)據(jù)。如果一個存儲塊和對應的存儲塊中包括的一個頁通過該物理塊地址PBA而被選中，則外圍電路120可以將寫入數(shù)據(jù)編程至選中的頁中。

在執(zhí)行讀取操作時，外圍電路120可以從控制器200接收指示讀取操作的命令(在下文中被稱作讀取命令)和物理塊地址PBA。外圍電路120可以從通過該物理塊地址PBA選中的一個存儲塊和包括在其中的一個頁讀取數(shù)據(jù)，以及將讀取的數(shù)據(jù)(在下文中稱作頁數(shù)據(jù))輸出給控制器200。

在執(zhí)行擦除操作時，外圍電路120可以從控制器200接收指示擦除操作的命令和物理塊地址PBA。物理塊地址PBA可以指定一個存儲塊。外圍電路120可以擦除與物理塊地址PBA相對應的存儲塊的數(shù)據(jù)。

控制器200控制半導體存儲器件100的總體操作?？刂破?00可以響應于來自外部主機的請求而訪問半導體存儲器件100。控制器200響應于來自外部主機的請求而命令半導體存儲器件100。

在示例性實施例中，控制器200可以控制半導體存儲器件100來執(zhí)行編程操作、讀取操作、或擦除操作等。在編程操作中，控制器200可以經(jīng)由通道提供編程命令、地址和數(shù)據(jù)給半導體存儲器件100。在讀取操作中，控制器200可以經(jīng)由該通道提供讀取命令和地址給半導體存儲器件100。在擦除操作中，控制器200可以經(jīng)由該通道提供擦除命令和地址給半導體存儲器件100。

主機接口可以包括用于在外部主機與控制器200之間交換數(shù)據(jù)的協(xié)議。在一個實施例中，控制器200被配置為經(jīng)由以下各種接口協(xié)議中的至少一種與外部主機通信，諸如，通用串行總線(USB)協(xié)議、多媒體卡(MMC)協(xié)議、外圍組件互連(PCI)協(xié)議、PCI-快速(PCI-E)協(xié)議、高級技術附件(ATA)協(xié)議、串行ATA協(xié)議、并行ATA協(xié)議、小計算機小接口(SCSI)協(xié)議、增強型小盤接口(ESDI)協(xié)議、集成驅動電路(IDE)協(xié)議或私人協(xié)議。

控制器200可以包括隨機存取存儲器(RAM)210、存儲器控制器220和錯誤校正電路(ECC)230。

RAM 210響應于存儲器控制器220的控制而操作，且可以用作工作存儲器、緩沖存 儲器、或高速緩沖存儲器等。當RAM 210用作工作存儲器時，RAM 210可以儲存由存儲器控制器220處理的數(shù)據(jù)。當RAM 210用作緩沖存儲器時，RAM 210可以用來緩沖要從主機(未示出)傳輸給半導體存儲器件100的數(shù)據(jù)或要從半導體存儲器件100傳輸給主機(未示出)的數(shù)據(jù)。

存儲器控制器220被配置為控制半導體存儲器件100的讀取操作、編程操作、擦除操作和后臺操作。存儲器控制器220被配置為驅動用于控制半導體存儲器件100的固件。

存儲器控制器220可以經(jīng)由閃存轉換層(FTL)將從主機提供的邏輯塊地址LBA轉變?yōu)槲锢韷K地址PBA。具體地，F(xiàn)TL可以接收邏輯塊地址LBA并使用映射表來將接收到的邏輯塊地址LBA轉變?yōu)槲锢韷K地址PBA。物理塊地址可以為指定存儲單元陣列110的特定字線的頁編號。根據(jù)映射單位，存在FTL的各種地址映射方法。代表性的地址映射方法包括頁映射方法、塊映射方法和混合映射方法。

ECC 230為要被編程的數(shù)據(jù)產(chǎn)生奇偶校驗位作為錯誤校正碼。當讀取操作被執(zhí)行時，ECC 230可以通過使用奇偶校驗位來校正讀取的頁數(shù)據(jù)中的錯誤。ECC 230可以通過使用編碼調(diào)制來校正錯誤，編碼調(diào)制包括低密度奇偶校驗核查(LDPC)碼、博斯-查德胡里-霍昆格母(BCH，Bose-Chaudhuri-Hocquenghem)碼、渦輪碼、里德-索羅門碼、卷積碼、遞歸系統(tǒng)碼(RSC)、格碼調(diào)制(TCM)、塊碼調(diào)制、漢明碼等。

當讀取操作被執(zhí)行時，ECC 230可以校正讀取的頁數(shù)據(jù)中的錯誤。當讀取的頁數(shù)據(jù)中包含超過可校正位數(shù)量的錯誤位時，解碼可能失敗。當讀取的頁數(shù)據(jù)中包含等于或小于可校正位數(shù)量的錯誤位時，解碼可以成功。

解碼成功意味著對應的讀取命令是成功的。解碼失敗意味著對應的讀取命令失敗。當解碼成功時，控制器200將其錯誤已經(jīng)被校正了的頁數(shù)據(jù)輸出給主機。

圖2是圖示示例性半導體存儲器件的框圖。

參見圖2，半導體存儲器件100可以包括存儲單元陣列110和外圍電路120。

存儲單元陣列110可以包括多個存儲塊BLK1至BLKz。多個存儲塊BLK1至BLKz經(jīng)由行線RL連接至地址解碼器121，以及經(jīng)由位線BL1至BLm連接至讀/寫電路123。多個存儲塊BLK1至BLKz中的每個可以包括多個存儲單元。在一個示例性實施例中，所述多個存儲單元是非易失性存儲單元。

包含在存儲單元陣列110中的所述多個存儲單元可以根據(jù)他們的用途而劃分成多個塊。這里，所述多個塊可以劃分成主塊和額外塊。關于存儲單元的操作的各種設置信息 可以儲存在額外塊中。

第一存儲塊BLK1至第z存儲塊BLKz共同地連接至第一位線BL1至第m位線BLm。第一存儲塊BLK1至第z存儲塊BLKz包括多個單元串。所述多個單元串分別連接到第一位線BL1至第m位線BLm。

所述多個單元串中的每個可以包括漏極選擇晶體管、串聯(lián)連接的多個存儲單元、以及源極選擇晶體管。漏極選擇晶體管連接至漏極選擇線。所述多個存儲單元連接至多個字線。源極選擇晶體管連接至源極選擇線。漏極選擇晶體管的漏極連接至對應的位線。所述多個單元串的漏極選擇晶體管分別連接到第一位線BL1至第m位線BLm。源極選擇晶體管的源極連接至公共源極線。在一個示例性實施例中，公共源極線可以共同地連接到第一存儲塊BLK1至第z存儲塊BLKz。

漏極選擇線、所述多個字線以及源極選擇線包含在行線RL中。漏極選擇線、所述多個字線以及源極選擇線由地址解碼器121來控制。公共源極線由控制邏輯125來控制。第一位線BL1至第m位線BLm由讀/寫電路123來控制。

外圍電路120可以包括地址解碼器121、電壓發(fā)生器122、讀/寫電路123、數(shù)據(jù)輸入/輸出電路124和控制邏輯125。地址解碼器121經(jīng)由行線RL連接至存儲單元陣列110。地址解碼器121響應于控制邏輯125的控制而操作。地址解碼器121經(jīng)由控制邏輯125接收地址ADDR。

在一個示例性實施例中，以頁為單位來執(zhí)行半導體存儲器件100的編程操作和讀取操作。在編程中，地址ADDR可以包括塊地址和行地址。

地址解碼器121被配置為對接收到的地址ADDR中的塊地址解碼。地址解碼器121根據(jù)解碼的塊地址從存儲塊BLK1至BLKz之中選擇一個存儲塊。

地址解碼器121被配置為對接收到的地址ADDR中的行地址解碼。地址解碼器121根據(jù)解碼的行地址而通過將從電壓發(fā)生器122提供的電壓施加給行線RL來選擇選中的存儲塊的一個字線。

在編程操作中，地址解碼器121可以施加編程脈沖給選中的字線以及施加通過脈沖給未選中的字線，通過脈沖具有比編程脈沖的電壓電平低的電壓電平。在編程驗證操作中，地址解碼器121可以施加驗證電壓給選中的字線，以及施加比驗證電壓高的驗證通過電壓給未選中的字線。

在本公開的一個示例性實施例中，半導體存儲器件可以操作以根據(jù)編程操作的驗證 狀態(tài)來改變驗證通過電壓的電平。這將參照圖5和圖6來詳細描述。

在一個示例性實施例中，可以以存儲塊為單位來執(zhí)行半導體存儲器件100的擦除操作。在擦除操作中，地址ADDR可以包括塊地址。地址解碼器121對塊地址解碼，并根據(jù)解碼的塊地址來選擇一個存儲塊。

在一個示例性實施例中，地址解碼器121可以包括塊解碼器、字線解碼器、以及地址解碼器等。

電壓發(fā)生器122被配置為通過使用供應給半導體存儲器件100的外部電源電壓來產(chǎn)生多個電壓。電壓發(fā)生器122響應于控制邏輯125的控制而操作。

在一個示例性實施例中，電壓發(fā)生器122可以通過調(diào)節(jié)外部電源電壓來產(chǎn)生內(nèi)部電源電壓。由電壓發(fā)生器122產(chǎn)生的內(nèi)部電源電壓用作半導體存儲器件100的操作電壓。

在一個示例性實施例中，電壓發(fā)生器122可以通過使用外部電源電壓或內(nèi)部電源電壓來產(chǎn)生多個電壓。例如，電壓發(fā)生器122可以包括接收內(nèi)部電源電壓的多個泵電容器，并通過響應于控制邏輯125的控制而選擇性地激活所述多個泵電容器來產(chǎn)生多個電壓。多個產(chǎn)生的電壓通過地址解碼器121而被施加給選中的字線。

在編程操作中，電壓發(fā)生器122可以產(chǎn)生高電壓的編程脈沖以及具有比編程脈沖的電壓低的電壓的通過脈沖。在編程驗證操作中，電壓發(fā)生器130可以產(chǎn)生驗證電壓以及具有比驗證電壓的電壓高的電壓的驗證通過電壓。

讀/寫電路123可以包括第一頁緩沖器PB1至第m頁緩沖器PBm。第一頁緩沖器PB1至第m頁緩沖器PBm經(jīng)由相應的第一位線BL1至第m位線BLm連接至存儲單元陣列110。第一頁緩沖器PB1至第m頁緩沖器PBm響應于控制邏輯125的控制而操作。

第一頁緩沖器PB1至第m頁緩沖器PBm與數(shù)據(jù)輸入/輸出電路124進行數(shù)據(jù)通信。在編程操作中，第一頁緩沖器PB1至第m頁緩沖器PBm經(jīng)由數(shù)據(jù)輸入/輸出電路124和數(shù)據(jù)線DL接收要儲存的數(shù)據(jù)DATA。為了便于理解，僅示出了單個數(shù)據(jù)線DL。然而，可以使用任何需要數(shù)量的數(shù)據(jù)線DL。

在編程中，當編程脈沖被施加給選中的字線時，第一頁緩沖器PB1至第m頁緩沖器PBm可以將經(jīng)由數(shù)據(jù)輸入/輸出電路124接收到的數(shù)據(jù)DATA經(jīng)由位線BL1至BLm傳輸給選中的存儲單元。根據(jù)傳輸來的數(shù)據(jù)DATA對選中的頁的存儲單元編程。連接至施加了編程許可電壓(諸如，地電壓)的位線的存儲單元可以具有增大的閾值電壓。連接至施加了編程禁止電壓(諸如，電源電壓)的位線的存儲單元的閾值電壓可以保持。 在編程驗證操作中，第一頁緩沖器PB1至第m頁緩沖器PBm經(jīng)由位線BL1至BLm而從選中的存儲單元讀取頁數(shù)據(jù)。

在讀取操作中，讀/寫電路123經(jīng)由位線BL而從選中的頁的存儲單元讀取數(shù)據(jù)DATA，并將讀取的數(shù)據(jù)DATA輸出給數(shù)據(jù)輸入/輸出電路124。在擦除操作中，讀/寫電路123可以浮置位線BL。

在一個示例性實施例中，讀/寫電路123可以包括列選擇電路。

數(shù)據(jù)輸入/輸出電路124經(jīng)由數(shù)據(jù)線DL連接到第一頁緩沖器PB1至第m頁緩沖器PBm。數(shù)據(jù)輸入/輸出電路124響應于控制邏輯的控制而操作。在編程中，數(shù)據(jù)輸入/輸出電路124從外部控制器(未示出)接收要儲存的數(shù)據(jù)DATA。

控制邏輯125連接至地址解碼器121、電壓發(fā)生器122、讀/寫電路123和數(shù)據(jù)輸入/輸出電路124?？刂七壿?25可以控制半導體存儲器件100的總體操作?？刂七壿?25從外部控制器接收命令CMD和地址ADDR。控制邏輯125被配置為響應于命令CMD而控制地址解碼器121、電壓發(fā)生器122、讀/寫電路123以及數(shù)據(jù)輸入/輸出電路124?？刂七壿?25將地址ADDR傳輸給地址解碼器121。

根據(jù)一個示例性實施例，當接收到指示編程的命令CMD(在下文中稱作編程命令)時，控制邏輯125可以對選中的存儲單元執(zhí)行至少一次編程操作。在編程操作中，可以將編程電壓(即，脈沖)施加給選中的字線。如果編程電壓被施加，則控制邏輯125可以執(zhí)行至少一次驗證操作，并基于執(zhí)行結果而輸出狀態(tài)失敗信號或狀態(tài)通過信號給外部控制器。

在驗證操作中從選中的存儲單元讀取的頁數(shù)據(jù)可以任意地儲存在第一頁緩沖器PB1至第m頁緩沖器PBm中。第一頁緩沖器PB1至第m頁緩沖器PBm可以響應于控制邏輯的控制而傳輸驗證結果給控制邏輯125。

根據(jù)本公開的半導體存儲器件對連接至選中的字線的多個存儲單元編程。所述多個存儲單元中的每個存儲單元可以被編程為第一編程狀態(tài)PV1至第N編程狀態(tài)PVN之中的任意一個編程狀態(tài)。在編程操作中使用的編程電壓和驗證電壓不是本公開的特征，因此將省略對它們的詳細描述。半導體存儲器件100可以施加編程電壓和編程驗證電壓給選中的字線。在這種情況下，可以將編程通過電壓和讀取通過電壓施加給每個未選中的驗證線。

在本公開中，半導體存儲器件100可以基于驗證操作的結果來確定讀取通過電壓的電平。

圖3是圖示圖2中的存儲單元陣列110的結構的示圖。

參見圖3，存儲單元陣列110可以包括多個存儲塊BLK1至BLKz。在圖3中，為了方便說明，圖示了第一存儲塊BLK1的內(nèi)部配置，而省略了其他存儲塊BLK2至BLKz的內(nèi)部配置。將理解的是，第二存儲塊BLK2至第z存儲塊BLKz也與第一存儲塊BLK1相同地配置。

參見圖3，第一存儲塊BLK1可以包括多個單元串CS11至CS1m以及CS21至CS2m。在一個示例性實施例中，多個單元串CS11至CS1m以及CS21至CS2m中的每個可以形成為“U”形。在第一存儲塊BLK1中，m個單元串沿行方向(即，+X方向)布置。在圖3中，圖示了兩個單元串沿列方向(即，+Y方向)布置。然而，這是為了方便說明，且將理解沿列方向可以布置三個或更多個單元串。

多個單元串CS11至CS1m以及CS21至CS2m中的每個可以包括至少一個源極選擇晶體管SST、第一存儲單元MC1至第n存儲單元MCn、管道晶體管PT以及至少一個漏極選擇晶體管DST。

源極選擇晶體管SST、漏極選擇晶體管DST以及存儲單元MC1至MCn可以具有類似的結構。在一個示例性實施例中，源極選擇晶體管SST、漏極選擇晶體管DST以及存儲單元MC1至MCn中的每個可以包括溝道層、隧道絕緣層、電荷儲存層和阻擋絕緣層。在一個示例性實施例中，可以給每個單元串設置用于提供溝道層的柱體。在一個示例性實施例中，可以給每個單元串設置柱體以用于提供溝道層、隧道絕緣層、電荷儲存層和阻擋絕緣層中的至少一種。

多個單元串CS11至CS1m以及CS21至CS2m的每個單元串中的至少一個源極選擇晶體管SST連接在公共源極線CSL與存儲單元MC1至MCp之間。

在一個示例性實施例中，布置在同一行中的單元串的源極選擇晶體管可以連接至沿行方向延伸的源極選擇線，而布置在不同行中的單元串的源極選擇晶體管可以連接至對應的源極選擇線。在圖3中，第一行中的單元串CS11至CS1m的源極選擇晶體管SST連接至第一源極選擇線SSL1。第二行中的單元串CS21至CS2m的源極選擇晶體管連接至第二源極選擇線SSL2。

在一個示例性實施例中，單元串CS11至CS1m以及CS21至CS2m的源極選擇晶體管SST可以共同地連接至一個源極選擇線。

每個單元串的第一存儲單元MC1至第n存儲單元MCn連接在所述至少一個源極選擇晶體管SST與所述至少一個漏極選擇晶體管DST之間。

第一存儲單元MC1至第n存儲單元MCn可以劃分成第一存儲單元MC1至第p存儲單元MCp以及第(p+1)存儲單元MCp+1至第n存儲單元MCn。第一存儲單元MC1至第p存儲單元沿與+Z方向相反的方向順序地布置，且串聯(lián)連接在所述至少一個源極選擇晶體管SST與管道晶體管PT之間。第(p+1)存儲單元MCp+1至第n存儲單元MCn沿+Z方向順序地布置，且串聯(lián)連接在管道晶體管PT與所述至少一個漏極選擇晶體管DST之間。第一存儲單元MC1至第p存儲單元MCp與第(p+1)存儲單元至第n存儲單元經(jīng)由管道晶體管PT而彼此連接。每個單元串的第一存儲單元MC1的柵極至第n存儲單元MCn的柵極分別連接到第一字線WL1至第n字線WLn。

在一個示例性實施例中，第一存儲單元MC1至第n存儲單元MCn中的至少一個可以用作虛設存儲單元。當設置了虛設存儲單元時，可以穩(wěn)定地控制對應單元串的電壓或電流。相應地，有可能改善儲存在存儲塊BLK1中的數(shù)據(jù)的可靠性。

每個單元串的管道晶體管PT的柵極連接至管道線PL。

每個單元串的漏極選擇晶體管DST連接在對應的位線與存儲單元MCp+1至MCn之間。沿行方向布置的單元串連接至沿行方向延伸的漏極選擇線。第一行中的單元串CS11至CS1m的漏極選擇晶體管連接至第一漏極選擇線DSL1。第二行中的單元串CS21至CS2m的漏極選擇晶體管連接至第二漏極選擇線DSL2。

沿列方向布置的單元串連接至沿列方向布置的位線。在圖3中，第一列中的單元串CS11至CS21連接至第一位線BL1。第m列單元串CS1m至CS2m連接至第m位線BLm。

沿行方向布置的單元串中的連接至同一字線的存儲單元構成一頁。例如，第一行中的單元串CS11至CS1m中的連接至第一字線WL1的存儲單元構成一頁。第二行中的單元串CS21至CS2m中的連接至第一字線WL1的存儲單元構成另一頁?？梢赃x擇漏極選擇線DSL1與DSL2中的任意一個，使得沿一個行方向布置的單元串可以被選中?？梢赃x擇字線WL1至WLn中的任意一個，使得選中的單元串中的一頁可以被選中。

圖4是圖示圖2的存儲單元陣列110的示例性實施例的示圖。

參見圖4，存儲單元陣列110可以包括多個存儲單元BLK1’至BLKz’。在圖4中，為了方便說明，圖示了第一存儲塊BLK1’的內(nèi)部配置，而省略了其他存儲塊BLK2’至BLKz’的內(nèi)部配置。將理解第二存儲塊BLK2’至第z存儲塊BLKz’也與第一存儲塊BLK1’相同地配置。

第一存儲塊BLK1’可以包括多個單元串CS11’至CS1m’以及CS21’至CS2m’。多個單元串CS11’至CS1m’以及CS21’至CS2m’中的每個沿+X方向延伸。在第一存儲塊 BLK1’中，m個單元串沿+X方向布置。在圖4中，圖示了兩個單元串沿+Y方向布置。然而，這僅為了方便說明，且將理解可以沿列方向布置三個或更多個單元串。

多個單元串CS11’至CS1m’以及CS21’至CS2m’中的每個可以包括至少一個源極選擇晶體管SST、第一存儲單元MC1至第n存儲單元MCn以及至少一個漏極選擇晶體管DST。

每個單元串的所述至少一個源極選擇晶體管SST連接在公共源極線CSL與存儲單元MC1至MCn之間。布置在同一行中的單元串的源極選擇晶體管SST連接至同一源極選擇線。布置在第一行中的單元串CS11’至CS1m’的源極選擇晶體管連接至第一源極選擇線SSL1。布置在第二行中的單元串CS21’至CS2m’的源極選擇晶體管連接至第二源極選擇線SSL2。在一個示例性實施例中，多個單元串CS11’至CS1m’以及CS21’至CS2m’的源極選擇晶體管SST可以共同地連接至一個源極選擇線SSL。

每個單元串的第一存儲單元MC1至第n存儲單元MCn串聯(lián)連接在源極選擇晶體管SST與漏極選擇晶體管DST之間。第一存儲單元MC1的柵極至第n存儲單元MCn的柵極分別連接到第一字線WL1至第n字線WLn。

在一個示例性實施例中，第一存儲單元MC1至第n存儲單元MCn中的至少一個可以用作虛設存儲單元。當設置了虛設存儲單元時，可以穩(wěn)定地控制對應單元串的電壓或電流。相應地，有可能改善儲存在存儲塊BLK1’中的數(shù)據(jù)的可靠性。

每個單元串的漏極選擇晶體管DST連接在對應的位線與存儲單元MC1至MCn之間。沿行方向的單元串的漏極選擇晶體管連接至沿行方向延伸的漏極選擇線。第一行中的單元串CS11’至CS1m’的漏極選擇晶體管連接至第一漏極選擇線DSL1。第二行中的單元串CS21’至CS2m’的漏極選擇晶體管連接至第二漏極選擇線DSL2。

因此，除了每個單元串不包括管道晶體管PT之外，圖4中的存儲塊BLK1’具有與圖3中的存儲塊BLK1類似的等效電路。

圖5是圖示在示例性半導體存儲器件的操作方法期間施加給選中的字線和未選中的字線的電壓脈沖的波形的示圖。

在編程操作中，半導體存儲器件可以重復地施加編程電壓和驗證電壓給選中的字線。在這種情況下，半導體存儲器件可以施加通過電壓給連接至未選中的字線的存儲單元以防止所述存儲單元被編程。由半導體存儲器件施加的通過電壓可以劃分成編程通過電壓和讀取通過電壓。編程通過電壓是在編程電壓被施加給選中的字線時施加給未選中的字線的電壓。讀取通過電壓是在驗證電壓被施加給選中的字線時施加給未選中的字線 的電壓。

半導體存儲器件的編程操作可以包括施加編程電壓脈沖的操作和用于驗證編程狀態(tài)的驗證操作。在正在執(zhí)行編程操作的同時，施加編程通過電壓和讀取通過電壓給未選中的字線。在正在執(zhí)行編程操作的同時，連接至未選中的字線的多個存儲單元被連續(xù)施加通過電壓。因此，可能出現(xiàn)其中改變了存儲單元的閾值電壓的通過干擾。

可以通過增量階躍脈沖編程(ISPP)方法來對連接至選中的字線的存儲單元編程。ISPP方法是這樣的方法：對于每個編程循環(huán)，施加被增大了預定階躍電壓的脈沖。連接至選中的字線的每個存儲單元可以具有第一編程狀態(tài)PV1至第N編程狀態(tài)PVN中的任意一個作為目標編程狀態(tài)。

在正在執(zhí)行編程操作時，半導體存儲器件逐漸增大施加給選中的字線的編程電壓的電平的同時對每個編程狀態(tài)執(zhí)行驗證。

在示例性公開中，為了使在第一編程狀態(tài)PV1的驗證中由通過電壓引起的應力最小，提出了如下的方法：通過施加具有特定電壓電平的通過電壓來執(zhí)行驗證操作，直到第一編程狀態(tài)PV1的驗證成功為止，且如果第一編程狀態(tài)PV1的驗證成功，則將通過電壓的電平被升高至比所述特定電壓電平高的電壓電平，由此使通過干擾最小。

參見圖5，可以經(jīng)由多個編程循環(huán)(例如，編程循環(huán)1至編程循環(huán)N)來執(zhí)行編程操作。在一個編程循環(huán)中，半導體存儲器件施加編程電壓脈沖Vpgm1至Vpgmn給選中的字線，然后施加相應的第一編程狀態(tài)至第N編程狀態(tài)的驗證電壓Vvfy1至Vvfyn。同時，半導體存儲器件施加編程通過電壓Vpp和讀取通過電壓給未選中的字線。

在圖5中，假設第一編程狀態(tài)PV1的驗證在第(N-1)編程循環(huán)(編程循環(huán)(N-1))中已經(jīng)成功。半導體存儲器件可以施加第一通過電壓VRP1給未選中的字線，直到第一編程狀態(tài)PV1的驗證成功為止(即，在編程循環(huán)1至編程循環(huán)(N-1)期間)。

具體地，在驗證電壓Vvfy1至Vvfyn被施加給選中的字線的同時，半導體存儲器件的外圍電路施加第一通過電壓VRP1給未選中的字線。

如果第一編程狀態(tài)PV1的驗證在編程循環(huán)(N-1)中成功，則半導體器件將在之后要執(zhí)行的編程中將施加給未選中的字線的讀取通過電壓改變?yōu)榈诙ㄟ^電壓VRP2。第二通過電壓VRP2具有比第一通過電壓VRP1高的電壓電平。在各種示例性實施例中，第二通過電壓VRP2具有比第一通過電壓VRP1高出參考電壓Vref的電壓電平。第一通過電壓VRP1具有比處于最高編程狀態(tài)的閾值電壓高而比第二通過電壓VRP2低的電壓電平，且參考電壓Vref具有為第二通過電壓VRP2與第一通過電壓VRP1之間的差的電 壓電平。

具體地，在驗證電壓Vvfy1至Vvfyn被施加給選中的字線的同時，半導體存儲器件的外圍電路施加第二通過電壓VRP2給未選中的字線。

當如上所述地使用具有比第二通過電壓VRP2低的電壓電平的第一通過電壓VRP1時，減小了單元電流，從而存儲單元的閾值電壓可以被讀取得較高。然而，如果在對第一編程狀態(tài)PV1的驗證操作成功之后將通過電壓的電平增大為第二通過電壓，則增大了單元電流。因此，存儲單元的已經(jīng)被讀取得高的閾值電壓可以被正常讀取得低。因此，可以在對閾值電壓分布無任何改變的情況下執(zhí)行編程操作，同時降低通過干擾。

在一個示例性實施例中，當存儲單元的第二通過電壓VRP2和閾值電壓具有預定關聯(lián)時，可以省略后續(xù)的對第一編程狀態(tài)的驗證操作。

圖6是圖示該示例性半導體存儲器件的操作的流程圖。

在步驟601中，半導體存儲器件將施加給未選中的字線的讀取通過電壓設置為第一通過電壓。具體地，半導體存儲器件的外圍電路施加驗證電壓給選中的字線，并施加讀取通過電壓給未選中的字線。

在步驟603中，半導體存儲器件執(zhí)行編程操作?？梢越?jīng)由多個編程循環(huán)來執(zhí)行該編程操作。編程循環(huán)可以包括施加編程電壓給選中的字線以及驗證存儲單元的編程狀態(tài)的操作。在驗證編程狀態(tài)的操作中，施加驗證電壓給選中的字線，從選中的頁讀取頁數(shù)據(jù)，以及判斷對讀取的數(shù)據(jù)的編程操作是否完成。重復編程操作，直到第一編程狀態(tài)的驗證VP1至第N編程狀態(tài)的驗證VPN全部成功為止。在于步驟603中執(zhí)行了編程操作之后，在步驟605中，半導體存儲器件判斷第一編程狀態(tài)的驗證VP1是否已經(jīng)成功。半導體存儲器件可以在每個編程循環(huán)被重復時判斷在每個編程循環(huán)的驗證操作中第一編程狀態(tài)的驗證VP1是否已經(jīng)成功。

如果作為步驟605中的判斷的結果而第一編程狀態(tài)PV1的驗證已經(jīng)成功，則半導體存儲器件將施加給未選中的字線的讀取通過電壓設置為第二通過電壓。在后續(xù)的編程循環(huán)中，半導體存儲器件在施加驗證電壓給選中的字線的同時施加第二通過電壓給未選中的字線。

圖7是圖示包括圖2的示例性半導體存儲器件的存儲系統(tǒng)的框圖。

參見圖7，存儲系統(tǒng)1000可以包括半導體存儲器件1300和控制器1200。

半導體存儲器件1300可以與參照圖1而描述的半導體存儲器件100相同地配置和操作。在下文中，將省略交疊的描述。

控制器1200連接至主機(Host)和半導體存儲器件1300?？刂破?200被配置為響應于來自主機(Host)的請求而訪問半導體存儲器件1300。例如，控制器1200被配置為控制半導體存儲器件1300的讀取操作、寫入操作、擦除操作和后臺操作?？刂破?200被配置為提供半導體存儲器件1300與主機(Host)之間的接口?？刂破?200被配置為驅動用于控制半導體存儲器件1300的固件。

控制器1200可以包括隨機存取存儲器(RAM)1210、處理單元1220、主機接口1230、存儲器接口1240和錯誤校正塊1250。

RAM 1210用作處理單元1220的操作存儲器、半導體存儲器件1300與主機(Host)之間的高速緩沖存儲器以及半導體存儲器件1300與主機(Host)之間的緩沖存儲器中的至少一種。

處理單元1220控制控制器1200的總體操作。

處理單元1220被配置為將從主機(Host)接收到的數(shù)據(jù)隨機化。例如，處理單元1220可以通過使用隨機化種子來將從主機(Host)接收到的數(shù)據(jù)隨機化。隨機化的數(shù)據(jù)被提供作為要儲存至半導體存儲器件1300的數(shù)據(jù)DATA(參見圖1)以編程至存儲單元陣列110(參見圖1)。

處理單元1220被配置為將在執(zhí)行讀取操作時從半導體存儲器件1300接收到的數(shù)據(jù)去隨機化。例如，處理單元1220可以通過使用去隨機化種子來將從半導體存儲器件1300接收到的數(shù)據(jù)去隨機化。去隨機化的數(shù)據(jù)可以輸出給主機(Host)。

在一個示例性實施例中，處理單元1220可以使用驅動軟件或固件來執(zhí)行隨機化和去隨機化。

主機接口1230可以包括用于在主機(Host)與控制器1200之間交換數(shù)據(jù)的協(xié)議。在一個示例性實施例中，控制器1200被配置為經(jīng)由以下協(xié)議中的至少一種來與主機(Host)通信：通用串行總線(USB)協(xié)議、多媒體卡(MMC)協(xié)議、外圍組件互連(PCI)協(xié)議、PCI-快速(PCI-E)協(xié)議、高級技術附件(ATA)協(xié)議、串行ATA協(xié)議、并行ATA協(xié)議、小計算機小接口(SCSI)協(xié)議、增強型小盤接口(ESDI)協(xié)議、集成驅動電路(IDE)協(xié)議或私人協(xié)議。

存儲器接口1240與半導體存儲器件1300接口。例如，存儲器接口1240可以包括 NAND接口或NOR接口。

錯誤校正塊1250被配置為通過使用錯誤校正碼(ECC)來檢測并校正從半導體存儲器件1300接收到的數(shù)據(jù)的錯誤。

控制器1200和半導體存儲器件1300可以集成至一個半導體器件中。在一個示例性實施例中，控制器1200和半導體存儲器件1300可以集成至一個半導體器件中以構成存儲卡。例如，控制器1200和半導體存儲器件1300可以集成至一個半導體器件中以構成諸如PC卡(個人計算機存儲卡國際協(xié)會，PCMCIA)、緊湊型閃存(CF)卡、智能媒體卡(SM或SMC)、記憶棒、多媒體卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用快閃儲存器(UFS)的存儲卡。

控制器1200和半導體存儲器件1300可以集成至一個半導體器件中以構成諸如固態(tài)驅動器(SSD)的半導體驅動。半導體驅動SSD可以包括被配置用來將數(shù)據(jù)儲存在半導體存儲器中的儲存器件。如果存儲系統(tǒng)1000被用作半導體驅動SSD，則可以顯著提升連接至存儲系統(tǒng)1000的主機(Host)的操作速度。

作為另一示例，存儲系統(tǒng)1000可以被提供作為諸如計算機、超移動PC(UMPC)、工作站、上網(wǎng)本、個人數(shù)字助手(PDA)、便攜式計算機、網(wǎng)絡平板、無線電話、移動電話、智能電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲機、導航系統(tǒng)、黑匣子、數(shù)字相機、三維電視、數(shù)字錄音機、數(shù)字音頻播放器、數(shù)字圖片記錄儀、數(shù)字圖片播放器、數(shù)字錄像機、數(shù)字視頻播放器、能夠在無線環(huán)境下收發(fā)信息的設備、構成家庭網(wǎng)絡的各種電子設備中的一種、構成計算機網(wǎng)絡的各種電子設備中的一種、構成遠程信息處理網(wǎng)絡的各種電子設備中的一種、RFID設備的電子設備中的各種組件的一種或構成計算系統(tǒng)的各種組件中的一種。

在一個示例性實施例中，半導體存儲器件1300或存儲系統(tǒng)1000可以以各種形式來封裝。例如，半導體存儲器件1300或存儲系統(tǒng)1000可以以諸如層疊封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插封裝(PDIP)、華夫包式裸片、晶圓形式裸片、板上芯片(COB)、陶瓷雙列直插封裝(CERDIP)、塑料度量四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小外形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶圓級制造封裝(WFP)或晶圓級處理層疊封裝(WSP)的方式來封裝。

圖8是圖示圖7的示例性存儲系統(tǒng)1000的應用示例2000的框圖。

參見圖8，存儲系統(tǒng)2000可以包括半導體存儲器件2100和控制器2200。半導體存儲器件2100可以包括多個半導體存儲芯片。多個半導體存儲芯片可以劃分成多個組。

在圖9中，圖示了所述多個組經(jīng)由第一通道CH1至第k通道CHk而與控制器2200通信。每個半導體存儲芯片可以像參照圖1而描述的半導體存儲器件100中的任意一種一樣配置和操作。

每個組被配置為經(jīng)由一個公共通道而與控制器2200通信?？刂破?200類似于參照圖7而描述的控制器1200來配置?？刂破?200被配置為經(jīng)由多個通道CH1至CHk來控制半導體存儲器件2100的所述多個存儲芯片。

在圖8中，已經(jīng)圖示了多個半導體存儲芯片連接至一個通道。然而，將理解可以修改存儲系統(tǒng)2000，使得一個半導體存儲芯片連接至一個通道。

圖9是圖示包括參照圖8而描述的存儲系統(tǒng)2000的示例性計算系統(tǒng)3000的框圖。

參見圖9，計算系統(tǒng)3000可以包括中央處理單元3100、RAM 3200、用戶接口3300、電源3400、系統(tǒng)總線3500和存儲系統(tǒng)2000。

存儲系統(tǒng)2000經(jīng)由系統(tǒng)總線3500電連接至中央處理單元3100、RAM 3200、用戶接口3300和電源3400。經(jīng)由用戶接口3300供應的數(shù)據(jù)或由中央處理單元3100處理了的數(shù)據(jù)被儲存在存儲系統(tǒng)2000中。

在圖9中，圖示了半導體存儲器件2100經(jīng)由控制器2200連接至系統(tǒng)總線3500。然而，半導體存儲器件2100可以直接連接至系統(tǒng)總線3500。在這種情況下，可以通過中央處理單元3100和RAM 3200來執(zhí)行控制器2200的功能。

在圖9中，圖示了提供了參照圖8而描述的存儲系統(tǒng)2000。然而，存儲系統(tǒng)2000可以由參照圖8而描述的存儲系統(tǒng)1000取代。在一個示例性實施例中，計算系統(tǒng)3000可以被配置為包括參照圖7和圖8描述的存儲系統(tǒng)1000和存儲系統(tǒng)2000二者。

根據(jù)本公開，有可能提供具有改進的可靠性的半導體存儲器件及其操作方法。

本文中已經(jīng)公開了示例性實施例，雖然采用了特定術語，但僅以一般意義和描述性意義來使用和解釋它們，而非用于限制的目的。在一些情況下，在提交本申請時對于本領域技術人員將明顯的是，除非另外具體指出，否則關于特定實施例而描述的特征、特性和/或元件可以單獨使用或者與關于其他實施例而描述的特征、特性和/或元件結合使用。相應地，本領域技術人員將理解的是，在不脫離所附權利要求中所闡述的本公開的精神和范圍的情況下，可以在形式上和細節(jié)上的做出各種改變。