本申請要求于2015年11月3日提交的申請?zhí)枮?0-2015-0153930的韓國專利申請的優(yōu)先權，其全部內容通過引用合并于此。

技術領域

本發(fā)明的實施例涉及一種半導體存儲器件及其操作方法。

背景技術：

半導體存儲器件是一種在半導體材料上加以實現的存儲器件。適用的已知半導體材料包括：硅(Si)、鍺(Ge)、砷化鎵(GaAS)、磷化銦(InP)或者它們的任意組合。半導體存儲器件通常被劃分為易失性存儲器件或者非易失性存儲器件。

易失性存儲器件在電源被切斷時不保持存儲的數據。易失性存儲器件的示例包括：靜態(tài)隨機存取存儲器(SRAM)、動態(tài)RAM(DRAM)、同步DRAM(SDRAM)等等。非易失性存儲器件即使在電源被切斷時也保持存儲的數據。非易失性存儲器件的示例包括：只讀存儲器(ROM)、可編程ROM(PROM)、電可編程ROM(EPROM)、電可擦除和可編程ROM(EEPROM)、快閃存儲器、相變RAM(PRAM)、磁性RAM(MRAM)、阻變RAM(RRAM)、鐵電RAM(FRAM)等等。快閃存儲器件被廣泛地利用，并且通常被劃分為或非快閃存儲器類型或者與非快閃存儲器類型。

技術實現要素：

本發(fā)明的實施例提供了一種具有提高的編程速度的半導體存儲器件及其操作方法。

根據本發(fā)明的一個方面，一種操作存儲器件的方法可以包括：對多個存儲器單元執(zhí)行主編程操作，并且對在執(zhí)行主編程操作時關于主編程操作的閾值電壓改變的至少一個存儲器單元執(zhí)行額外的編程操作。

根據本發(fā)明的一個方面，提供了一種操作存儲器件的方法，所述存儲器件包括多個存儲器單元，每個存儲器單元被編程為具有基于其閾值電壓所劃分的多個編程狀態(tài)之中的任意一個編程狀態(tài)，所述方法可以包括：通過利用與第n編程狀態(tài)相對應的驗證電壓來驗證被編程為具有多個編程狀態(tài)之中的任意第n編程狀態(tài)的多個存儲器單元，并且如果驗證失敗，則將與第n編程狀態(tài)相對應的編程脈沖施加至與多個存儲器單元連接的字線。

根據本發(fā)明的一個方面，一種存儲器件可以包括：多個存儲器單元，每個存儲器單元被編程為具有基于其閾值電壓劃分的多個編程狀態(tài)之中的任意一個編程狀態(tài)；以及外圍電路，其被配置成對多個存儲器單元執(zhí)行主編程操作，和對在執(zhí)行主編程操作時關于主編程操作的閾值電壓改變的至少一個存儲器單元執(zhí)行額外的編程操作。

根據本發(fā)明的一個方面，一種存儲器件可以包括：多個存儲器單元，每個存儲器單元被編程為具有基于其閾值電壓所劃分的多個編程狀態(tài)之中的任意一個編程狀態(tài)；以及外圍電路，其被配置成通過利用與第n編程狀態(tài)相對應的驗證電壓來驗證被編程為具有多個編程狀態(tài)之中的任意第n編程狀態(tài)的多個存儲器單元，并且如果驗證失敗，則將與第n編程狀態(tài)相對應的編程脈沖施加至與多個存儲器單元連接的字線。

附圖說明

在下文中將參照附圖更全面地描述示例性實施例；然而，這些實施例可以采用不同的形式來實施，并且不應當被解釋為限制于本文中所列舉的實施例。確切地說，提供這些實施例以使本發(fā)明相對于本發(fā)明所屬領域的技術人員是充分且完整。

在附圖中，為了清楚的圖示，可以對尺寸進行夸大處理。將理解的是，當提及一個元件在兩個元件“之間”時，其可能是在兩個元件之間的唯一的一個元件，或者還可以存在一個或更多個中間元件。相同的附圖標記始終表示相同的元件。

圖1為圖示了根據本發(fā)明的一個實施例的存儲系統(tǒng)的框圖。

圖2為圖示了根據本發(fā)明的一個實施例的存儲器件的框圖。

圖3為圖示了根據本發(fā)明的一個實施例的存儲器單元陣列的結構的圖。

圖4為圖示了根據本發(fā)明的另一個實施例的存儲器單元陣列的結構的圖。

圖5為圖示了根據本發(fā)明的又一個實施例的存儲器單元陣列的結構的圖。

圖6為圖示了根據本發(fā)明的一個實施例的存儲器件的編程操作的流程圖。

圖7為圖示了根據本發(fā)明的一個實施例的存儲器件的額外的編程操作的流程圖。

圖8為圖示了根據本發(fā)明的一個實施例的包括存儲器件的存儲系統(tǒng)的框圖。

圖9為圖示了根據本發(fā)明的一個實施例的存儲系統(tǒng)的應用示例的框圖。

圖10為圖示了根據本發(fā)明的一個實施例的包括存儲系統(tǒng)的計算系統(tǒng)的框圖。

具體實施方式

為了描述根據本發(fā)明的實施例的目的，在本文中所公開的特定的結構或功能的描述僅是說明性的。然而，應當注意的是，本發(fā)明可以采用不同的形式來實施，并且不應當解釋為限制于本文所列舉的實施例。

所述的實施例能夠進行不同地修改，并且具有各種形狀。

盡管諸如“第一”和“第二”的術語可以用于描述各種部件，但是這種部件不應當被理解為限制于以上術語。以上術語僅用于將一個部件與另一個部件區(qū)分開。例如，在不脫離本發(fā)明的權利范圍的情況下，第一部件可以被稱為第二部件，并且同樣地，第二部件可以被稱為第一部件。

將理解的是，當一個元件被稱為與另一個元件“連接”時，該元件可以直接連接至該其它元件，或者也可以存在中間元件。相反地，當一個元件被稱為與另一個元件“直接地連接”時，不存在中間元件。同時，可以類似地解釋描述部件之間的關系的其它表述，例如“在…之間”、“直接在…之間”或者“與…相鄰”和“直接與…相鄰”。

在本申請中利用的術語僅用于描述特定的實施例，并非旨在限制本發(fā)明。除非上下文另外清楚地指出之外，本發(fā)明中的單數形式也旨在包括復數形式。將進一步理解的是，諸如“包括”、“包含”、“具有”等的術語旨在指示在本說明書中公開的特征、數目、操作、動作、部件、部分或者它們的組合存在，并非旨在排出可以存在或者可以添加的一個或多個其它的特征、數目、操作、動作、部件、部分或者它們的組合。

只要沒有進行不同地限定，本文中使用的、包括技術或者科學術語的全部術語具有本發(fā)明所屬的領域的技術人員通常所理解的意思。具有如詞典中所限定的定義的術語應當被理解為它們具有與相關技術的上下文一致的意思。只要在本申請中未清楚地限定，則不應當采用理想地或者過度正式的方式來理解術語。

在下文中，將參照附圖來具體地描述本發(fā)明的示例性實施例。

參見圖1，提供了圖示了根據本發(fā)明的一個實施例的存儲系統(tǒng)50的框圖。存儲系統(tǒng)50可以包括：半導體存儲器件100和控制器200。

半導體存儲器件100可以包括以下中的一種：與非型快閃存儲器、垂直的與非型快閃存儲器、或非型快閃存儲器、阻變隨機存取存儲器(RRAM)、相變隨機存取存儲器(PRAM)、磁阻隨機存取存儲器(MRAM)、鐵電隨機存取存儲器(FRAM)、自旋轉移力矩隨機存取存儲器(STT-RAM)等等。半導體存儲器件100可以被實施為三維(3D) 陣列結構。本發(fā)明的實施例不僅可以應用于快閃存儲器件，還可以應用于電荷捕獲快閃(CTF)存儲器，所述快閃存儲器件中的電荷存儲層由導電浮柵(FG)形成，所述電荷捕獲快閃(CTF)存儲器中的電荷存儲層由絕緣薄膜形成。

半導體存儲器件100可以包括存儲器單元陣列110和外圍電路120，所述外圍電路120用于驅動存儲器單元陣列110。存儲器單元陣列110可以包括多個存儲器單元。

存儲器單元陣列110可以包括多個存儲塊，并且多個存儲塊可以根據它們的用途而被分成系統(tǒng)塊、用戶塊等。

外圍電路120可以響應于控制器200的控制來操作。外圍電路120可以響應于控制器200的控制來編程存儲器單元陣列110中的數據。外圍電路120可以讀取來自存儲器單元陣列110的數據和擦除存儲器單元陣列110的數據。

在一個實施例中，半導體存儲器件100的讀取和編程操作可以采用頁為單位來執(zhí)行。在一個實施例中，半導體存儲器件100的擦除操作可以采用模塊為單位來執(zhí)行。

當執(zhí)行編程操作時，外圍電路120可以從控制器100接收表示編程操作的命令、物理塊地址(PBA)或者物理地址(PA)，以及寫入數據。如果通過物理塊地址選擇了一個存儲塊和包括在相應存儲塊中的一個頁，則外圍電路120可以編程在選中的頁中的寫入數據。

當執(zhí)行讀取操作時，外圍電路120可以從控制器200接收表示讀取操作的命令(在下文中，被稱為讀取命令)和物理塊地址。外圍電路120可以從通過物理塊地址來選擇的一個存儲塊和包括在該存儲塊中的一個頁中讀取數據，并且將讀取數據(在下文中，被稱為頁數據)輸出至控制器200。

當執(zhí)行擦除操作時，外圍電路120可以從控制器200接收表示擦除操作的命令和物理塊地址。物理塊地址可以指定一個存儲塊。外圍電路120可以擦除與物理塊地址相對應的存儲塊中的數據。

控制器200控制半導體存儲器件100的一個或多個操作?？刂破?00可以響應于來自外部主機(未示出)的請求來訪問半導體存儲器件100?？刂破?00可以響應于來自外部主機的請求來命令半導體存儲器件100。

在一個實施例中，控制器200可以控制半導體存儲器件100以執(zhí)行編程操作、讀取操作、擦除操作等之中的一種。對于編程操作，控制器200可以將編程命令、地址和數據經由通道提供至半導體存儲器件100。對于讀取操作，控制器200可以將讀取命令和 地址經由通道提供至半導體存儲器件100。對于擦除操作，控制器200可以將擦除命令和地址經由通道提供至半導體存儲器件100。

控制器200可以包括：隨機存取存儲器(RAM)210、存儲器控制器220和錯誤校正碼(ECC)電路230。

RAM 210可以通過存儲器控制器220來控制。RAM可以用作工作存儲器、緩沖存儲器、高速緩沖存儲器等。當RAM 210用作工作存儲器時，RAM 210可以任意地存儲由存儲器控制器220處理的數據。當RAM 210用作緩沖存儲器時，RAM 210可以用于緩沖從主機(未示出)傳送至半導體存儲器件100的數據，或者從半導體存儲器件100傳送至主機的數據。

存儲器控制器220可以控制半導體存儲器件100的讀取、編程、擦除和后臺操作之中的一種。存儲器控制器220可以驅動用于控制半導體存儲器件100的固件。

存儲器控制器220可以將從主機提供的邏輯塊地址(LBA)經由快閃轉化層(FTL)轉換為物理塊地址(PBA)。具體地，FTL可以通過利用映射表來接收邏輯塊地址，并且將接收到的邏輯塊地址轉換為物理塊地址。物理塊地址可以為指定存儲器單元陣列110中的特定的字線的頁數字。可以利用FTL的各種地址映射方法。在某些實施例中，地址映射方法可以包括頁映射方法、塊映射方法和混合映射方法中的一種。

ECC電路230可以利用任意適合的錯誤校正方案來檢測和校正數據。例如，ECC電路230可以利用任意一種已知的基于奇偶校驗的方案作為錯誤校正碼用于要被編程或者讀取的數據。

ECC電路230可以利用編碼的調制方案來校正數據中的錯誤，所述編碼的調制方案包括但是不限于：低密度奇偶校驗(LDPC)碼、博斯-喬赫里-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)碼、turbo碼、里德-索羅蒙(RS，Reed-Solomon)碼、卷積碼、遞歸系統(tǒng)碼(RSC)、格子編碼調制(TCM)、模塊編碼調制、漢明碼等。

當執(zhí)行讀取操作時，ECC電路230可以校正讀取頁數據中的錯誤。當在讀取頁數據中包括超過可校正的比特數目的錯誤比特時，解碼會失敗。當在讀取頁數據中包括等于或者小于可校正的比特數目的錯誤比特時，解碼會成功。

解碼成功意味著相應的讀取命令通過。解碼失敗意味著相應的讀取命令失敗。當解碼成功時，控制器200可以輸出已經校正任意錯誤的主機頁數據。

控制器200可以包括主機接口(未示出)。主機接口可以包括用于在外部主機與控 制器200之間交換數據的協(xié)議。在某些實施例中，控制器200可以被配置成經由各種接口協(xié)議中的至少一種來與外部主機通信，各種接口協(xié)議包括：通用串行總線(USB)協(xié)議、多媒體卡(MMC)協(xié)議、外圍組件互連(PCI)協(xié)議、PCI-快速(PCI-E)協(xié)議、高級技術附件(ATA)協(xié)議、串行ATA協(xié)議、并行ATA協(xié)議、小型計算機小型接口(SCSI)協(xié)議、加強型小型盤接口(ESDI)協(xié)議、集成驅動電子(IDE)協(xié)議、私有協(xié)議等。

圖2為圖示了根據本發(fā)明的一個實施例的存儲器件的框圖。例如，圖2中的存儲器件可以為圖1中的半導體存儲器件100。

參見圖2，半導體存儲器件100可以包括存儲器單元陣列110和外圍電路120。外圍電路120可以包括：地址解碼器121、電壓發(fā)生器122、讀取/寫入電路123、數據輸入/輸出電路124以及控制邏輯125。

存儲器單元陣列110可以包括多個存儲塊BLK1至BLKz。多個存儲塊BLK1至BLKz可以經由行線RL與地址解碼器121連接和經由位線BL1至BLm與讀取/寫入電路123連接。多個存儲塊BLK1至BLKz中的每個可以包括多個存儲器單元。在某些實施例中，多個存儲器單元可以為非易失性存儲器單元。

包括在存儲器單元陣列110中的多個存儲器單元可以根據它們的用途而被分成多個塊。例如，多個塊可以被分成主模塊和額外模塊。關于存儲器單元的操作的各種建立信息可以被存儲在額外模塊中。

圖3為圖示了根據本發(fā)明的一個實施例的存儲器單元陣列的結構的圖。例如，圖3中的存儲器單元陣列可以為圖2中的存儲器單元陣列110。

參見圖3，第一存儲塊BLK1至第z存儲塊BLKz可以共同地連接到第一位線BL1至第m位線BLm。為了便于描述，圖示了包括在多個存儲塊BLK1至BLKz之中的第一存儲塊BLK1中的部件，并且省略了包括在其它的存儲塊BLK2至BLKz的每個中的部件。將理解的是，其它的存儲塊BLK2至BLKz中的每個可以配置為與第一存儲塊BLK1類似。

存儲塊BLK1可以包括多個單元串CS1至CSm。第一單元串CS1至第m單元串CSm可以分別地與第一位線BL1至第m位線BLm連接。

第一單元串CS1至第m單元串CSm中的每個可以包括漏極選擇晶體管DST、串聯(lián)連接的多個存儲器單元MC1至MCn、以及源極選擇晶體管SST。漏極選擇晶體管DST可以連接至漏極選擇線DSL1。第一存儲器單元MC1至第n存儲器單元MCn可以分別地與第一字線WL1至第n字線WLn連接。源極選擇晶體管SST可以連接至源極選擇線 SSL1。漏極選擇晶體管DST的漏極可以與相應的位線連接。第一單元串CS1至第m單元串CSm中的漏極選擇晶體管可以分別地與第一位線BL1至第m位線BLm連接。源極選擇晶體管SST的源極可以與公共源極線CSL(未示出)連接。

漏極選擇線DSL1、第一字線WL1至第n字線WLn、以及源極選擇線SSL1包括在圖2的行線RL中。漏極選擇線DSL1、第一字線WL1至第n字線WLn、以及源極選擇線SSL1通過圖2的地址解碼器121來控制。公共源極線CSL通過控制邏輯125來控制。第一位線BL1至第m位線BLm通過讀取/寫入電路123來控制。

再次參見圖2，外圍電路120可以包括：地址解碼器121、電壓發(fā)生器122、讀取/寫入電路123、數據輸入/輸出電路124、以及控制邏輯125。

地址解碼器121可以經由行線RL與存儲器單元陣列110連接。地址解碼器121可以響應于控制邏輯125的控制來操作。地址解碼器121可以經由控制邏輯125來接收地址ADDR。

在某些實施例中，半導體存儲器件100的編程和讀取操作可以采用頁為單位來執(zhí)行。在編程時，地址ADDR可以包括模塊地址和行地址。

地址解碼器121可以將接收的地址ADDR中的模塊地址解碼。地址解碼器121可以根據被解碼的模塊地址來選擇存儲塊BLK1至BLKz之中的一個存儲塊。

地址解碼器121可以將接收的地址ADDR中的行地址解碼。地址解碼器121可以根據被解碼的行地址，通過將由電壓發(fā)生器122提供的電壓施加至行線RL，來選擇選中的存儲塊的一個字線。

對于編程操作，地址解碼器121可以將編程脈沖施加至選中的字線，并且將比編程脈沖更低的通過脈沖施加至未選中的字線。對于編程驗證操作，地址解碼器121可以將驗證電壓施加至選中的字線，并且將比驗證電壓更高的驗證通過電壓施加至未選中的字線。

在某些實施例中，在控制邏輯125的控制下的地址解碼器121可以支持包括主編程操作和額外的編程操作的編程操作。在額外的編程操作中，首先執(zhí)行驗證操作，并且可以基于驗證結果來確定是否要施加額外的編程脈沖。

在某些實施例中，半導體存儲器件100的擦除操作可以采用存儲塊為單位來執(zhí)行。在擦除操作中，地址ADDR可以包括模塊地址。地址解碼器121將模塊地址解碼，并且根據被解碼的模塊地址來選擇一個存儲塊。

在一個實施例中，地址解碼器121可以包括：塊解碼器、字線解碼器、地址解碼器等。

電壓發(fā)生器122可以通過利用被供應至半導體存儲器件100的外部電源電壓來產生多個電壓。電壓發(fā)生器122可以響應于控制邏輯125的控制來操作。

電壓發(fā)生器122可以通過調節(jié)外部電源電壓來產生內部電源電壓。通過電壓發(fā)生器122產生的內部電源電壓可以用作半導體存儲器件100的操作電壓。

電壓發(fā)生器122可以通過利用外部電源電壓或者內部電源電壓來產生多個電壓。例如，電壓發(fā)生器122可以包括用于接收內部電源電壓的多個泵浦電容器，并且可以通過響應于控制邏輯125的控制來選擇性地激活多個泵浦電容器而產生多個電壓。多個電壓可以通過地址解碼器121被施加至選中的字線。

對于編程操作，電壓發(fā)生器122可以產生高壓編程脈沖和比編程脈沖低的通過脈沖。對于編程驗證操作，電壓發(fā)生器122可以產生驗證電壓和比驗證電壓高的驗證通過電壓。

讀取/寫入電路123可以包括第一頁緩沖器PB1至第m頁緩沖器PBm。第一頁緩沖器PB1至第m頁緩沖器PBm可以經由相應的第一位線BL1至第m位線BLm而連接至存儲器單元陣列110。第一頁緩沖器PB1至第m頁緩沖器PBm可以響應于控制邏輯125的控制來操作。

第一頁緩沖器PB1至第m緩沖器PBm可以與數據輸入/輸出電路124進行數據通信。對于編程操作，第一頁緩沖器PB1至第m頁緩沖器PBm可以經由數據輸入/輸出電路124和數據線DL接收將要存儲的數據DATA。

對于編程，當編程脈沖被施加至選中的字線時，第一頁緩沖器PB1至第m頁緩沖器PBM可以將經由數據輸入/輸出電路124接收到的數據DATA通過位線BL1至BLm傳送至選中的存儲器單元。選中的頁中的存儲器單元可以根據傳送的數據DATA來編程。與施加有編程允許電壓(例如，接地電壓)的位線連接的存儲器單元可以具有增加的閾值電壓。與施加有編程禁止電壓(例如，電源電壓)的位線連接的存儲器單元的閾值電壓可以被保持。對于編程驗證操作，第一頁緩沖器PB1至第m頁緩沖器PBm可以經由位線BL1至BLm從選中的存儲器單元中讀取頁數據。

對于讀取操作，讀取/寫入電路123可以經由位線BL，從選中的頁的存儲器單元中讀取數據DATA，并且可以將讀取的數據DATA輸出至數據輸入/輸出電路124。對于擦除操作，讀取/寫入電路123可以將位線BL浮置。

在一個實施例中,讀取/寫入電路123可以包括列選擇電路。

數據輸入/輸出電路124可以經由數據線DL與第一頁緩沖器PB1至第m頁緩沖器PBm連接。數據輸入/輸出電路124可以響應于控制邏輯25的控制來操作。對于編程，數據輸入/輸出電路124可以從外部控制器(未示出)接收將要存儲的數據DATA。

控制邏輯125可以與地址解碼器121、電壓發(fā)生器122、讀取/寫入電路123和數據輸入/輸出電路124連接?？刂七壿?25可以控制半導體存儲器件100的一個或多個操作。例如，控制邏輯125可以從外部控制器接收命令CMD和地址ADDR?？刂七壿?25可以響應于命令CMD來控制地址解碼器121、電壓發(fā)生器122、讀取/寫入電路123和數據輸入/輸出電路124?？刂七壿?25可以將地址ADDR傳送至地址解碼器121。

在一個實施例中，當接收到表示編程的命令CMD(在下文中，被稱為編程命令)時，控制邏輯125可以對選中的存儲器單元執(zhí)行至少一個編程操作。對于編程操作，編程電壓(或脈沖)可以被施加至選中的字線。如果施加編程電壓，控制邏輯125可以執(zhí)行至少一個驗證操作，并且基于執(zhí)行結果來將狀態(tài)失敗信號或者狀態(tài)通過信號輸出至外部控制器。

在驗證操作中從選中的存儲器單元中讀取的頁數據可以任意地存儲在第一頁緩沖器PB1至第m頁緩沖器PBm中。第一頁緩沖器PB1至第m頁緩沖器PBm可以響應于控制邏輯125的控制來將驗證結果傳送至控制邏輯125。

圖4為圖示了根據本發(fā)明的另一個實施例的存儲器單元陣列的結構的圖。例如，圖4中的存儲器單元陣列可以為圖2中的存儲器單元陣列110。

參見圖4，存儲器單元陣列110可以包括多個存儲塊BLK1至BLKz。為了便于說明，圖示了第一存儲塊BLK1中的內部配置，并且省略了其它的存儲塊BLK2至BLKz的內部配置。將理解的是，第二存儲塊BLK2至第z存儲塊BLKz也可以配置為與第一存儲塊BLK1類似。

第一存儲塊BLK1可以包括多個單元串CS11至CS1m和CS21至CS2m。在一個實施例中，多個單元串CS11至CS1m和CS21至CS2m中的每個可以被形成為‘U’形。在第一存儲塊BLK1中，m個單元串可以被布置在行方向上(即，+X方向)。圖示了兩個單元串可以布置在列方向上(即，+Y方向)。然而，這是為了便于說明，并且將理解的是，三個或更多個單元串可以被布置在列方向上。

多個單元串CS11至CS1m和CS21至CS2m中的每個可以包括：至少一個源極選擇晶體管SST、第一存儲器單元MC1至第n存儲器單元MCn、管道晶體管PT、以及至 少一個漏極選擇晶體管DST。

選擇晶體管SST和DST以及存儲器單元MC1至MCn可以具有相似的結構。在某些實施例中，選擇晶體管SST和DST以及存儲器單元MC1至MCn中的每個可以包括：溝道層、隧道絕緣層、電荷存儲層以及阻擋絕緣層。在某些實施例中，用于提供溝道層的柱體可以被提供至每個單元串。在某些實施例中，用于提供溝道層、隧道絕緣層、電荷存儲層以及阻擋絕緣層中的至少一個的柱體可以被提供至每個單元串。

每個單元串的源極選擇晶體管SST可以連接在公共源極線CSL與存儲器單元MC1至MCp之間。

在一個實施例中，被布置在同一行中的單元串的源極選擇晶體管SST可以與在行方向上延伸的源極選擇線連接，并且被布置在不同行中的單元串的源極選擇晶體管可以與不同的源極選擇線DSL1連接。在第一行的單元串CS11至CS1m中的源極選擇晶體管SST可以與第一源極選擇線SSL1連接。在第二行的單元串CS21至CS2m中的源極選擇晶體管可以與第二源極選擇線SSL2連接。

在一個實施例中，單元串CS11至CS1m和CS21至CS2m中的源極選擇晶體管SST可以共同地與一個源極選擇線連接。

每個單元串中的第一存儲器單元MC1至第n存儲器單元MCn可以連接在源極選擇晶體管SST與漏極選擇晶體管DST之間。

第一存儲器單元MC1至第n存儲器單元MCn可以被分成第一存儲器單元MC1至第p存儲器單元MCp以及第p+1存儲器單元MCp+1至第n存儲器單元MCn。第一存儲器單元MC1至第p存儲器單元MCp被順序地布置在與+Z方向相反的方向上，并且串聯(lián)連接在源極選擇晶體管SST與管道晶體管PT之間。第p+1存儲器單元MCp+1至第n存儲器單元MCn被順序地布置在+Z方向上，并且串聯(lián)連接在管道晶體管PT與漏極選擇晶體管DST之間。第一存儲器單元MC1至第p存儲器單元MCp以及第p+1存儲器單元MCp+1至第n存儲器單元MCn可以經由管道晶體管PT相互連接。每個單元串中的第一存儲器單元MC1至第n存儲器單元MCn的柵極可以分別與第一字線WL1至第n字線WLn連接。

在一個實施例中，第一存儲器單元MC1至第n存儲器單元MCn的至少一個可以用作虛設存儲器單元。當提供了虛設存儲器單元時，能夠穩(wěn)定地控制相應的單元串的電壓或電流。因此，能夠提高存儲在存儲塊BLK1中的數據的可靠性。

每個單元串的管道晶體管PT的柵極可以與管道線PL連接。

每個單元串的漏極選擇晶體管DST可以連接在相應的位線與存儲器單元MCp+1至MCn之間。被布置在行方向上的單元串可以與在行方向上延伸的漏極選擇線連接。在第一行內的單元串CS11至CS1m的漏極選擇晶體管可以與第一漏極選擇線DSL1連接。在第二行內的單元串CS21至CS2m的漏極選擇晶體管可以與第二漏極選擇線DSL2連接。

被布置在列方向上的單元串可以與在列方向上延伸的位線連接。在第一列內的單元串CS11和CS21可以與第一位線BL1連接。第m單元串CS1m和CS2m可以與第m位線BLm連接。

在布置在行方向上的單元串內與同一字線連接的存儲器單元可以組成一頁。例如，在第一行的單元串CS11至CS1m內與第一字線WL1連接的存儲器單元可以組成一頁。在第二行的單元串CS21至CS2m內與第一字線WL1連接的存儲器單元可以組成另一頁。漏極選擇線DSL1和DSL2中的任意一個被選擇，使得布置在一個行方向上的單元串能夠被選擇。字線WL1至WLn中的任意一個被選擇，使得在選中的單元串內的一頁能夠被選擇。

圖5為圖示了根據本發(fā)明的又一個實施例的存儲器單元陣列的結構的圖。例如，圖5中的存儲器單元陣列可以為圖2中的存儲器單元陣列110。

參見圖5，存儲器單元陣列110可以包括多個存儲器單元BLK1'至BLKz'。為了便于說明，圖示了第一存儲塊BLK1'中的內部配置，并且省略了其它的存儲塊BLK2'至BLKz'的內部配置。將理解的是，第二存儲塊BLK2'至第z存儲塊BLKz'也可以配置為與第一存儲塊BLK1'相同。

第一存儲塊BLK1'可以包括多個單元串CS11'至CS1m'和CS21'至CS2m'。多個單元串CS11'至CS1m'和CS21'至CS2m'中的每個可以沿著+Z方向延伸。在第一存儲塊BLK1'中，m個單元串可以被布置在+X方向上。圖示了兩個單元串可以布置在+Y方向上。然而，這是為了便于說明，并且將理解的是，三個或更多個單元串可以被布置在列方向上。

多個單元串CS11'至CS1m'和CS21'至CS2m'中的每個可以包括：至少一個源極選擇晶體管SST、第一存儲器單元MC1至第n存儲器單元MCn、以及至少一個漏極選擇晶體管DST。

每個單元串的源極選擇晶體管SST可以連接在公共源極線CSL與存儲器單元MC1至MCn之間。布置在同一行內的單元串的源極選擇晶體管SST可以與同一源極選 擇線連接。布置在第一行內的單元串CS11'至CS1m'的源極選擇晶體管SST可以與第一源極選擇線SSL1連接。布置在第二行內的單元串CS21'至CS2m'的源極選擇晶體管SST可以與第二源極選擇線SSL2連接。在不同的配置中，單元串CS11'至CS1m'和CS21'至CS2m'的源極選擇晶體管SST可以共同地與一個源極選擇線連接。

每個單元串的第一存儲器單元MC1至第n存儲器單元MCn可以串聯(lián)連接在源極選擇晶體管SST與漏極選擇晶體管DST之間。第一存儲器單元MC1至第n存儲器單元MCn的柵極可以分別與第一字線WL1至第n字線WLn連接。

在一個實施例中，第一存儲器單元MC1至第n存儲器單元MCn的至少一個可以用作虛設存儲器單元。當提供了虛設存儲器單元時，能夠穩(wěn)定地控制相應的單元串的電壓或電流。因此，能夠提高存儲在存儲塊BLK1'中的數據的可靠性。

每個單元串的漏極選擇晶體管DST可以連接在相應的位線與存儲器單元MC1至MCn之間。在行方向上單元串的漏極選擇晶體管DST可以與在行方向上延伸的漏極選擇線連接。在第一行內的單元串CS11'至CS1m'的漏極選擇晶體管DST可以與第一漏極選擇線DSL1連接。在第二行內的單元串CS21'至CS2m'的漏極選擇晶體管DST可以與第二漏極選擇線DSL2連接。

因此，除了每個單元串不包括管道晶體管PT之外，圖5的存儲塊BLK1’可以具有與圖4的存儲塊BLK1類似的等效電路。

圖6為圖示了根據本發(fā)明的一個實施例的存儲器件的編程操作的流程圖。例如，圖6的編程可以通過圖2的存儲器件100來執(zhí)行。

編程操作可以被執(zhí)行為施加脈沖，并且使利用驗證電壓的讀取操作重復?？梢岳秒p驗證操作，其中，兩個驗證電壓被用于對選中的存儲器單元的編程驗證操作的每個編程循環(huán)。在雙驗證操作中，在選中的存儲器單元被編程的狀態(tài)下，通過利用第二驗證電壓作為目標驗證電壓，并且利用比目標驗證電壓低的第一驗證電壓，來檢測選中的存儲器單元的每個閾值電壓兩次，以及基于檢測結果，選中的存儲器單元可以被分成閾值電壓比第一驗證電壓低的第一存儲器單元、閾值電壓比第一驗證電壓高且比第二驗證電壓低的第二存儲器單元、以及閾值電壓比第二驗證電壓高的第三存儲器單元。在雙驗證操作中，閾值電壓比第二驗證電壓低的第一存儲器單元和第二存儲器單元可以通過利用增量式步進脈沖編程(ISSP)方案來重復地執(zhí)行編程操作，在增量式步進脈沖編程(ISSP)方案中，通過利用比前一次編程操作所使用的編程電壓高的編程電壓來再次執(zhí)行編程。

在雙驗證操作中，編程時間tPROG可以隨著驗證過程被重復而增加。實施例的 編程操作可以包括主編程操作和額外的編程操作。主編程操作可以通過利用單個驗證操作或者正常的驗證操作來執(zhí)行。在完成主編程操作之后，可以通過額外的編程來完成閾值電壓分布的形成。

參見圖6，存儲器件100可以執(zhí)行主編程操作(601)。如果完成了主編程操作，則存儲器件100可以執(zhí)行額外的編程(603)。

主編程操作可以被執(zhí)行為施加脈沖，并且使利用驗證電壓的讀取操作(驗證操作)重復。具體地，要被編程的存儲器單元可以根據要存儲的數據而被編程為分別地具有不同的編程狀態(tài)。編程狀態(tài)的數目可以根據存儲在存儲器單元中的數據的比特數目而改變。

可以基于存儲器單元的閾值電壓來劃分編程狀態(tài)。通常，當存儲器單元被編程為具有第一編程狀態(tài)至第N編程狀態(tài)之中的任意一種編程狀態(tài)時，處于高編程狀態(tài)的存儲器單元可以被編程為具有比在相對低的編程狀態(tài)的存儲器單元高的閾值電壓分布。當從第一編程狀態(tài)進行至第N編程狀態(tài)時，可以順序地執(zhí)行編程操作。

與選中的字線連接的存儲器單元的閾值電壓可以經由施加編程脈沖而增加。在這種情況下，編程允許電壓(例如，0V)可以被施加至與存儲器單元連接的位線。在施加編程脈沖的情況下，通過電壓可以被施加至未選中的字線。

對于驗證操作，在編程狀態(tài)下，可以施加關于編程狀態(tài)的驗證電壓，并且可以根據施加的驗證電壓來讀取位線的輸出，由此確定存儲器單元是否被編程。驗證電壓可以是參照每個編程狀態(tài)的讀取電壓。當相應的存儲器單元的閾值電壓比驗證電壓高時，存儲器單元的驗證結果可以為通過，而當相應的存儲器單元的閾值電壓比驗證電壓低時，存儲器單元的驗證結果可以為失敗。為了被編程的存儲器單元在驗證中成功，編程脈沖和驗證電壓可以被連續(xù)地施加至字線。編程禁止電壓(例如，Vcc)可以被施加至位線。

在完成主編程操作時，與選中的字線連接的每個存儲器單元可以被編程為具有與目標編程狀態(tài)相對應的閾值電壓。在這種情況下，直到完成主編程操作為止，編程脈沖可以被連續(xù)地施加至被編程為具有低編程狀態(tài)的存儲器單元。因此，在完成主編程操作為止所需的時間內，存儲器單元的閾值電壓會因存儲器單元的特征而改變，例如存儲器單元與相鄰的存儲器單元的沖突或者干擾等。

根據本發(fā)明的一個實施例，半導體存儲器件可以對具有改變的閾值電壓的存儲器單元執(zhí)行額外的編程操作。將參照圖7來詳細地描述額外的編程操作。例如，圖7的編程操作可以通過圖2的存儲器件100來執(zhí)行。圖7的額外的編程操作可以與圖6的操作603相對應。

參見圖7，在步驟701，半導體存儲器件100可以對第N編程狀態(tài)執(zhí)行驗證操作。這里，N可以為1或更大的整數。對編程狀態(tài)的驗證操作可以通過將相應于編程狀態(tài)的驗證電壓施加至選中的字線并經由位線感測來驗證編程狀態(tài)來執(zhí)行。

在步驟703，根據執(zhí)行步驟701中的驗證操作所獲得的結果，半導體存儲器件100可以確定對第N編程狀態(tài)的驗證操作是否成功。當驗證操作成功時，額外的編程操作可以進行至步驟709。

如果驗證操作失敗(步驟703中的“否”)，可以看出利用相應的編程狀態(tài)作為目標編程狀態(tài)的每個存儲器單元的閾值電壓改變。在這種情況下，額外的編程操作可以進行至步驟705。

在步驟705中，半導體存儲器件100可以將用于將存儲器單元編程至相應狀態(tài)的額外的編程脈沖施加至選中的字線。在這種情況下，編程允許電壓可以被施加至利用相應的編程狀態(tài)作為目標編程狀態(tài)的存儲器單元的位線，并且編程禁止電壓可以被施加至其它存儲器單元的位線。

在各種實施例中，編程禁止電壓可以被施加至利用比相應的編程狀態(tài)低的編程狀態(tài)作為目標編程狀態(tài)的存儲器單元的位線，而編程允許電壓可以被施加至利用與相應的編程狀態(tài)相等或比相應的編程狀態(tài)高的編程狀態(tài)作為目標編程狀態(tài)的存儲器單元的位線。

在步驟707，由于施加額外的編程脈沖，半導體存儲器件100不對閾值電壓的改變執(zhí)行驗證操作，而是可以對下一個編程狀態(tài)(即，第N+1編程狀態(tài))執(zhí)行驗證操作。驗證操作可以采用與經由步驟701描述的驗證操作相同的方式來執(zhí)行。

當驗證操作成功時(步驟703中的“是”)，在步驟709，半導體存儲器件100可以確定相應的編程狀態(tài)是否為最后的編程狀態(tài)。當根據確定結果相應的編程為最后的編程狀態(tài)時，可以已經執(zhí)行了對全部的編程狀態(tài)的額外編程操作，因此完成了額外的編程操作。

當根據在步驟709中的確定結果驗證操作不是對最后的編程狀態(tài)的驗證操作時，額外的編程操作可以進行至步驟707，以對下一個編程狀態(tài)(即，第N+1編程狀態(tài))執(zhí)行驗證操作。驗證操作可以采用與經由步驟701的驗證操作相同的方式來執(zhí)行。

根據本發(fā)明所描述的實施例，半導體存儲器件可以對利用多個編程狀態(tài)作為目標編程狀態(tài)的存儲器單元執(zhí)行編程操作，并且通過在完成全部的主編程操作之后再次驗證存儲器單元的閾值電壓，僅對閾值電壓改變的那些存儲器單元執(zhí)行額外的編程操作。因 而，能夠校正改變的閾值電壓。此外，由于可以在很短時間內執(zhí)行驗證操作，所以可以改善整體編程時間tPROG。

圖8為圖示了根據本發(fā)明的一個實施例的包括存儲器件的存儲系統(tǒng)100的框圖。

參見圖8，存儲系統(tǒng)1000可以包括：半導體存儲器件1300和控制器1200。

半導體存儲器件1300可以被配置成和被操作為與參照圖1所描述的半導體存儲器件100相同。在下文中，將省略重復的描述。

控制器1200可以與主機(未示出)和半導體存儲器件1300連接。控制器1200可以響應于來自主機的請求而訪問半導體存儲器件1300。例如，控制器1200可以控制半導體存儲器件1300的讀取、寫入、擦除和后臺操作中的一個。控制器1300可以提供半導體存儲器件1300與主機之間的接口?？刂破?200可以驅動用于控制半導體存儲器件1300的固件。

控制器1200可以包括：隨機存取存儲器(RAM)1210、處理單元1220、主機接口1230、存儲器接口1240以及錯誤校正塊1250。

RAM 1210被用作如下的至少一種：處理單元1220的操作存儲器、半導體存儲器件1300與主機之間的高速緩沖存儲器、以及半導體存儲器件1300與主機之間的緩沖存儲器。

處理單元1220可以控制控制器1200的整體操作。

處理單元1220可以將從主機接收的數據隨機化。例如，處理單元1220可以通過利用隨機化種子將從主機接收的數據隨機化。提供隨機化的數據用以存儲至半導體存儲器件1300，用以編程至存儲器件1300的存儲器單元陣列。

處理單元1220可以在讀取操作中將從半導體存儲器件1300接收的數據去隨機化。例如，處理單元1220可以通過利用去隨機化種子將從半導體存儲器件1300接收的數據去隨機化。去隨機化的數據可以被輸出至主機。

在某些實施例中，處理單元1220可以通過驅動軟件或者固件來執(zhí)行隨機化或者去隨機化。

主機接口1230可以包括用于在主機與控制器1200之間交換數據的協(xié)議。在某些實施例中，控制器1200可以被配置成經由各種接口協(xié)議中的至少一種來與外部主機通信，各種接口協(xié)議包括：通用串行總線(USB)協(xié)議、多媒體卡(MMC)協(xié)議、外圍組 件互連(PCI)協(xié)議、PCI-快速(PCI-E)協(xié)議、高級技術附件(ATA)協(xié)議、串行ATA協(xié)議、并行ATA協(xié)議、小型計算機小型接口(SCSI)協(xié)議、加強型小型盤接口(ESDI)協(xié)議、集成驅動電子(IDE)協(xié)議、私有協(xié)議等。

存儲器接口1240可以是與半導體存儲器件1300的接口。例如，存儲器接口1240可以包括與非型或或非型接口。

錯誤校正塊1250可以通過利用錯誤校正碼(ECC)來檢測并校正從半導體存儲器件1300接收的錯誤數據。

控制器1200和半導體存儲器件1300可以被集成在半導體器件中。在某些實施例中，控制器1200和半導體存儲器件1300可以被集成在半導體器件中用以組成存儲卡。例如，控制器1200和半導體存儲器件1300可以被集成至半導體器件中用以組成存儲卡，例如，PC卡(個人計算機存儲器卡國際協(xié)會(PCMCIA))、緊湊型快閃(CF)卡、智能媒體卡(SM或者SMC)、記憶棒、多媒體卡(MMC，RS-MMC或者MMC微型)、SD卡(SD、迷你SD、微型SD或者SDHC)、通用快閃存儲器(UFS)等。

控制器1200和半導體存儲器件1300可以被集成為一個半導體器件用以組成諸如固態(tài)驅動器(SSD)的半導體驅動器。半導體驅動器可以包括被配置成將數據存儲在半導體存儲器中的存儲器件。如果存儲系統(tǒng)1000被用作半導體驅動器，則可以大大地提高與存儲系統(tǒng)1000連接的主機的操作速度。

在一個實施例中，存儲系統(tǒng)1000可以被提供為電子設備的各種部件中的一種，所述電子設備例如：計算機、超移動PC(UMPC)、工作站、上網本、個人數字助理(PDA)、便攜式計算機、平板電腦、無線電話、移動電話、智能電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲操縱臺、導航系統(tǒng)、黑盒子、數碼照相機、3D電視機、數字音頻記錄器、數字音頻播放器、數字圖片記錄器、數字圖片播放器、數字視頻記錄器、數字視頻播放器、能夠在無線環(huán)境下傳送/接收信息的設備、組成家庭網絡的各種電子設備的一種、組成計算機網絡的各種電子設備中的一種、組成遠程信息處理網絡的各種電子設備中的一種、RFID設備、組成計算系統(tǒng)的各種部件中的一種等等。

在某些實施例中，半導體存儲器件1300或者存儲系統(tǒng)1000可以采用各種形式來封裝。例如，半導體存儲器件1300或者存儲系統(tǒng)1000可以采用如下方式來封裝，例如：封裝上封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插式封裝(PDIP)、華夫包式管芯(die in waffle pack)、晶片形式管芯(die in wafer form)、板上芯片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形 封裝(SSOP)、薄型小外形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶片級制造封裝(WFP)或者晶片級處理層疊封裝(WSP)。

圖9為圖示了根據本發(fā)明的一個實施例的存儲系統(tǒng)2000的應用示例的框圖。

參見圖9，存儲系統(tǒng)2000可以包括半導體存儲器件2100和控制器2200。半導體存儲器件2100可以包括多個半導體存儲器芯片。多個半導體存儲器芯片可以被分成多個組。

多個組可以經由第一通道CH1至第k通道CHk與控制器2200通信。每個半導體存儲器芯片可以被配置為和被操作為類似于參照圖1所述的半導體存儲器件100中的任意一個。

每個組可以經由公共通道與控制器2200通信?？刂破?200可以被配置為與參照圖8所述的控制器1200類似?？刂破?200可以經由多個通道CH1至CHk來控制半導體存儲器件2100的多個半導體存儲器芯片。

已經圖示了多個半導體存儲器芯片可以與一個通道連接。然而，將理解的是，存儲系統(tǒng)2000可以被修改以使得一個半導體存儲器芯片可以與一個通道連接。

圖10為圖示了根據本發(fā)明的一個實施例的包括存儲系統(tǒng)的計算系統(tǒng)3000的框圖。例如，圖10中的存儲系統(tǒng)可以為圖9中的存儲系統(tǒng)2000。

參見圖10，計算系統(tǒng)3000可以包括：中央處理單元3100、RAM 3200、用戶接口3300、電源3400、系統(tǒng)總線3500以及存儲系統(tǒng)2000。

存儲系統(tǒng)2000經由系統(tǒng)總線3500與中央處理單元3100、RAM 3200、用戶接口3300以及電源3400電連接。經由用戶接口3300供應的數據或者通過中央處理單元3100處理的數據可以存儲在存儲系統(tǒng)2000中。

圖示了半導體存儲器件2100可以經由控制器2200與系統(tǒng)總線3500連接?？商孢x地，半導體存儲器件2100可以與系統(tǒng)總線3500直接連接。在這種情況下，控制器2200的功能可以通過中央處理單元3100和RAM 3200來執(zhí)行。

圖示了提供參照圖10所述的存儲系統(tǒng)2000?？商孢x地，存儲系統(tǒng)2000可以由參照圖8所述的存儲系統(tǒng)1000代替。在某些實施例中，計算系統(tǒng)3000可以被配置為包括參照圖8和圖9所述的存儲系統(tǒng)1000和2000。

根據本發(fā)明，可以提供具有改進的可靠性的半導體存儲器件及其操作方法。

本文公開了示例性實施例，盡管使用了特定的術語，但是這些術語的使用應僅以一般性和描述性的意義來解釋，并非用于限制的目的。在某些情況下，本領域的技術人員將清楚的是，自本申請?zhí)峤黄?，除非特別指出，否則結合特定實施例所描述的特征、特性和/或元素可以單獨使用或者與結合其他實施例所描述的特征、特性和/或元素組合使用。因此，本領域的技術人員將理解的是，在不脫離所附權利要求列舉的本發(fā)明的精神和范圍的情況下，可以在形式和細節(jié)上進行各種改變。