一種閃存芯片漏電失效分析的方法
【專(zhuān)利摘要】本申請(qǐng)一種閃存芯片位線(xiàn)間漏電失效分析的方法，涉及芯片失效分析領(lǐng)域，通過(guò)采用非破壞性分析工藝，將FIB切分工藝和奈米級(jí)探針量測(cè)工藝相結(jié)合，在完全不破壞前端工藝所有材料的狀況下，直接定位出失效的栓塞處，且其可檢測(cè)位于栓塞不同位置的橋連(如位于栓塞頂部、中間或其他任何位置處的橋連)，并能夠獲得較好的TEM樣品，以便于后續(xù)TEM的精準(zhǔn)觀測(cè)，即在有效提高失效分析的可靠性的同時(shí)，還能大大降低失效分析所花費(fèi)的時(shí)間及工藝成本等。
【專(zhuān)利說(shuō)明】一種閃存芯片漏電失效分析的方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及芯片失效分析領(lǐng)域，具體涉及一種閃存芯片位線(xiàn)間漏電失效分析的方 法。

【背景技術(shù)】
[0002] 傳統(tǒng)的各種類(lèi)型閃存芯片（如鏡像比特（Mirror Bit)型閃存芯片或浮柵 (Floating Gate)型閃存芯片等）中，其最小存儲(chǔ)單元均是基于單個(gè)M0S場(chǎng)效應(yīng)晶體管，并 在一個(gè)物理區(qū)塊中，通過(guò)利用最底層金屬層（Ml)將所有列向的M0S場(chǎng)效應(yīng)晶體管的漏極鎢 栓塞（Plug)連在一起，以構(gòu)成位線(xiàn)（Bit Line,簡(jiǎn)稱(chēng)BL)。
[0003] 其中，對(duì)于浮柵（Floating Gate)型閃存芯片，一條最底層金屬層（Ml)上連接有多 達(dá)512個(gè)M0S場(chǎng)效應(yīng)晶體管的漏極鎢栓塞（Plug)，且在物理區(qū)塊內(nèi)任何兩個(gè)相鄰的M0S場(chǎng) 效應(yīng)晶體管的漏極鎢栓塞（Plug)產(chǎn)生橋連（Bridge)時(shí)，均會(huì)造成位線(xiàn)（BL)之間的漏電失 效，進(jìn)而影響產(chǎn)品的性能。
[0004] 目前，針對(duì)可疑的漏電失效樣品的分析方法主要為：（1)先研磨樣品至其最底層 金屬層（Ml)的中下部，再利用阻擋層酸和緩沖氧化物蝕刻劑（Buffer Oxide Etching,簡(jiǎn)稱(chēng) Β0Ε)進(jìn)行處理后，觀察栓塞頂部是否有橋連（該種分析方法（1)主要針對(duì)由于化學(xué)機(jī)械拋 光（Chemical Mechanical Polishing，簡(jiǎn)稱(chēng)CMP)制程不足而導(dǎo)致的粘附層（Glue Layer)產(chǎn) 生的橋連（Bridge)) ;(2)首先研磨樣品至其栓塞（Pulg)的頂部，然后再利用反應(yīng)離子蝕 刻工藝（Reactive Ion Etching,簡(jiǎn)稱(chēng)RIE)，通過(guò)控制反應(yīng)時(shí)間來(lái)一步一步地處理，以實(shí)現(xiàn)從 上到下的觀察栓塞之間是否有橋連（該種分析方法（2)主要針對(duì)由于層間介電層（Inter Layer Dielectrics,簡(jiǎn)稱(chēng)ILD)制程空洞或者缺陷空洞而引起的金屬鶴擴(kuò)散或Ti/TiN(鈦/ 氮化鈦）擴(kuò)散，進(jìn)而導(dǎo)致的鎢栓塞橋連。
[0005] 其中，上述的針對(duì)可疑漏電失效樣品進(jìn)行的失效分析方法中，均需要對(duì)最底層金 屬層（Ml)上與其連接的所有鎢栓塞進(jìn)行SEM(掃描電子顯微鏡）觀察，尤其是在65納米及 其以下的工藝中，還需要借助放大倍數(shù)不低于10萬(wàn)倍儀器才能找到存在橋連（Bridge)的 栓塞，而在找到存在橋連（Bridge)的栓塞之后，再用FIB(聚焦離子束）將樣品切成薄片， 以便于放到TEM(透射電子顯微鏡）上進(jìn)行觀察分析，即需要花費(fèi)大量的時(shí)間和成本進(jìn)行上 述的失效分析工藝。
[0006] 另外，對(duì)于鶴栓塞頂部粘附層（Glue Layer)產(chǎn)生的橋連，在對(duì)失效樣品進(jìn)行研磨 后，要使用阻擋層酸和Β0Ε對(duì)樣品進(jìn)行濕法處理，而在上述的濕法處理過(guò)程中會(huì)將栓塞頂 部及其周?chē)慕饘偌把趸锶コM(jìn)而使得在后續(xù)采用FIB(聚焦離子束）制備TEM(透射 電子顯微鏡）樣品的過(guò)程中，需要對(duì)失效樣品鍍硅氧化物或碳作保護(hù)層，以保證最終的TEM 觀察能夠獲得比較好的Bridge對(duì)比度。但目前很多機(jī)臺(tái)都只配備鍍金屬的功能，即只能鍍 金屬來(lái)作為保護(hù)層，就使得制備的樣品上粘附層（Glue Layer)被金屬包裹，進(jìn)而降低了 TEM 樣品的對(duì)比度，甚至要借助于Ti/TiN的輪廓才能完成對(duì)TEM樣品的分析。
[0007] 同樣，對(duì)于制程能力不足或缺陷引起的空洞而引起的鎢栓塞橋連的狀況，尤其產(chǎn) 生的空洞非常小和/或僅有Ti/TiN的擴(kuò)散引起的橋連時(shí)，由于SEM觀察的對(duì)比度很弱，且 極易錯(cuò)過(guò)Bridge失效地址，進(jìn)而使得失效分析無(wú)法獲取異常結(jié)果（NAF，即沒(méi)有發(fā)現(xiàn)異常）； 同時(shí)RIE的處理本身帶有轟擊性，可能會(huì)把細(xì)絲狀Bridge的Ti/TiN去除掉，直接導(dǎo)致后續(xù) 的結(jié)果為NAF。
[0008] 總之，目前針對(duì)閃存芯片可疑的漏電失效樣品的分析方法中，均是破壞性分析，即 在進(jìn)行分析過(guò)程中均會(huì)對(duì)樣品的ILD造成一定的損傷，進(jìn)而大大降低了失效分析的可靠 性,且花費(fèi)的時(shí)間和工藝成本均較大。


【發(fā)明內(nèi)容】

[0009] 本申請(qǐng)記載了一種閃存芯片漏電失效分析的方法，可應(yīng)用于閃存產(chǎn)品前端工藝導(dǎo) 致的漏電失效（如位線(xiàn)（BL)間漏電導(dǎo)致的失效）的分析工藝中，該方法包括以下步驟：
[0010] 步驟S1 :提供一設(shè)置有金屬層和若干存儲(chǔ)單元的待分析樣品，且所述若干存儲(chǔ)單 元的漏極均分別通過(guò)栓塞與所述金屬層連接；
[0011] 步驟S2 :研磨所述待分析樣品至所述金屬層的上表面；
[0012] 步驟S3 :進(jìn)行切分工藝，以獲取至少兩個(gè)切分待分析樣品；
[0013] 步驟S4 :對(duì)每個(gè)所述切分待分析樣品進(jìn)行量測(cè)工藝，以獲取存在橋連的切分待分 析樣品；
[0014] 步驟S5 :判斷所述存在橋連的切分待分析樣品中是否僅包括一個(gè)測(cè)試單元，
[0015] 若所述存在橋連的切分待分析樣品中包括兩個(gè)或兩個(gè)以上的所述測(cè)試單元，則繼 續(xù)進(jìn)行步驟S3 ;
[0016] 步驟S6 :將所述存在橋連的切分待分析樣品切成TEM樣品，繼續(xù)進(jìn)行失效觀察分 析工藝；
[0017] 其中，所述每個(gè)測(cè)試單元均包括至少兩個(gè)相鄰的存儲(chǔ)單元，且該測(cè)試單元中所有 的存儲(chǔ)單元共同構(gòu)成所述量測(cè)工藝的最小量測(cè)單元。
[0018] 上述的閃存芯片漏電失效分析的方法，其中，所述待分析樣品為鏡像比特型閃存 芯片或浮柵型閃存芯片。
[0019] 上述的閃存芯片漏電失效分析的方法，其中，每個(gè)所述存儲(chǔ)單元均包括一個(gè)M0S 場(chǎng)效應(yīng)晶體管。
[0020] 上述的閃存芯片漏電失效分析的方法，其中，所述金屬層為所述待分析樣品的底 層金屬層，且在該待分析樣品的一個(gè)物理區(qū)塊中，所有列向的M0S場(chǎng)效應(yīng)晶體管的漏極均 通過(guò)一所述栓塞與所述底層金屬層連接，以構(gòu)成位線(xiàn)結(jié)構(gòu)。
[0021] 上述的閃存芯片漏電失效分析的方法，其中，在相鄰的兩存儲(chǔ)單元之間進(jìn)行所述 切分工藝。
[0022] 上述的閃存芯片漏電失效分析的方法，其中，采用奈米級(jí)探針進(jìn)行所述量測(cè)工藝。
[0023] 上述的閃存芯片漏電失效分析的方法，其中，所述步驟S4還包括：
[0024] 步驟S41 :根據(jù)工藝需求設(shè)置一電流參考值；
[0025] 步驟S42 :對(duì)所述切分待分析樣品進(jìn)行量測(cè)工藝，獲取該切分待分析樣品上的電 流值；
[0026] 步驟S43 :判斷所述電流值是否大于所述電流參考值，
[0027] 若所述電流值不大于所述電流參考值，則選取另一所述切分待分析樣品，繼續(xù)步 驟 S42 ;
[0028] 步驟S44 :將所述切分待分析樣品設(shè)置為存在橋連的切分待分析樣品，并繼續(xù)選 取一未進(jìn)行量測(cè)工藝的切分待分析樣品，繼續(xù)步驟S42。
[0029] 上述的閃存芯片漏電失效分析的方法，其中，采用二分法進(jìn)行所述切分工藝。
[0030] 上述的閃存芯片漏電失效分析的方法，其中，所述TEM樣品包括存在橋連的栓塞 結(jié)構(gòu)。
[0031] 上述的閃存芯片漏電失效分析的方法，其中，采用聚焦離子束將所述存在橋連的 切分待分析樣品切成所述TEM樣品。
[0032] 綜上所述，本申請(qǐng)一種閃存芯片漏電失效分析的方法，通過(guò)采用非破壞性分析工 藝，將FIB切分工藝和奈米級(jí)探針量測(cè)（Nano Prober)工藝相結(jié)合，在完全不破壞前端工藝 所有材料的狀況下，直接定位出失效的栓塞處，且其可檢測(cè)位于栓塞不同位置的橋連（如 位于栓塞頂部、中間或其他任何位置處的橋連），并能夠獲得較好的TEM樣品，以便于后續(xù) TEM的精準(zhǔn)觀測(cè)，即在有效提高失效分析的可靠性的同時(shí)，還可能大大降低失效分析所花費(fèi) 的時(shí)間及工藝成本等。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0033] 通過(guò)閱讀參照以下附圖對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明及其特征、夕卜 形和優(yōu)點(diǎn)將會(huì)變得更明顯。在全部附圖中相同的標(biāo)記指示相同的部分。并未刻意按照比例 繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。
[0034] 圖1?4為本申請(qǐng)實(shí)施例中一種閃存芯片漏電失效分析的方法的流程結(jié)構(gòu)示意 圖；
[0035] 圖5是圖1中所示結(jié)構(gòu)的側(cè)視圖。

【具體實(shí)施方式】
[0036] 在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然 而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以 實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn) 行描述。
[0037] 應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的 實(shí)施例。相反地，提供這些實(shí)施例將使公開(kāi)徹底和完全，并且將本發(fā)明的范圍完全地傳遞給 本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對(duì)尺寸可能被夸大。自始至終 相同附圖標(biāo)記表示相同的元件。
[0038] 應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q(chēng)為"在...上"、"與...相鄰"、"連接到"或"耦合到"其 它元件或?qū)訒r(shí)，其可以直接地在其它元件或?qū)由稀⑴c之相鄰、連接或耦合到其它元件或?qū)樱?或者可以存在居間的元件或?qū)?。相反，?dāng)元件被稱(chēng)為"直接在...上"、"與...直接相鄰"、 "直接連接到"或"直接耦合到"其它元件或?qū)訒r(shí)，則不存在居間的元件或?qū)印?yīng)當(dāng)明白，盡管 可使用術(shù)語(yǔ)第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、 層和/或部分不應(yīng)當(dāng)被這些術(shù)語(yǔ)限制。這些術(shù)語(yǔ)僅僅用來(lái)區(qū)分一個(gè)元件、部件、區(qū)、層或部 分與另一個(gè)元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導(dǎo)之下，下面討論的第一元 件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0039] 空間關(guān)系術(shù)語(yǔ)例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在這里可為了方便描述而被使用從而描述圖中所示的一個(gè)元件或特征與 其它元件或特征的關(guān)系。應(yīng)當(dāng)明白，除了圖中所示的取向以外，空間關(guān)系術(shù)語(yǔ)意圖還包括使 用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉(zhuǎn)，然后，描述為"在其它元件下 面"或"在其之下"或"在其下"元件或特征將取向?yàn)樵谄渌蛱卣?上"。因此，示例性 術(shù)語(yǔ)"在...下面"和"在...下"可包括上和下兩個(gè)取向。器件可以另外地取向（旋轉(zhuǎn)90 度或其它取向）并且在此使用的空間描述語(yǔ)相應(yīng)地被解釋。
[0040] 在此使用的術(shù)語(yǔ)的目的僅在于描述具體實(shí)施例并且不作為本發(fā)明的限制。在此使 用時(shí)，單數(shù)形式的"一"、"一個(gè)"和"所述/該"也意圖包括復(fù)數(shù)形式，除非上下文清楚指出 另外的方式。還應(yīng)明白術(shù)語(yǔ)"組成"和/或"包括"，當(dāng)在該說(shuō)明書(shū)中使用時(shí)，確定所述特征、 整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或更多其它的特征、整數(shù)、步驟、操 作、元件、部件和/或組的存在或添加。在此使用時(shí)，術(shù)語(yǔ)"和/或"包括相關(guān)所列項(xiàng)目的任 何及所有組合。
[0041] 為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便 闡釋本發(fā)明的技術(shù)方案。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本 發(fā)明還可以具有其他實(shí)施方式。
[0042] 本申請(qǐng)一種閃存芯片漏電失效分析的方法，可應(yīng)用于閃存產(chǎn)品前端工藝導(dǎo)致的漏 電失效（如位線(xiàn)（BL)間等結(jié)構(gòu)漏電而導(dǎo)致芯片失效）的分析工藝中，下面就以位線(xiàn)（BL) 間漏電而導(dǎo)致芯片失效進(jìn)行舉例說(shuō)明，其他類(lèi)似原因?qū)е滦酒У姆治隹删唧w參照以下 記載的內(nèi)容。
[0043] 圖1?4為本申請(qǐng)實(shí)施例中一種閃存芯片漏電失效分析的方法的流程結(jié)構(gòu)示意 圖；如圖1?4所示，本實(shí)施例中的閃存芯片漏電失效分析的方法具體包括：
[0044] 步驟S1，根據(jù)失效分析的工藝需求，提供一由于位線(xiàn)間漏電而導(dǎo)致失效的待分析 樣品，優(yōu)選的為鏡像比特（Mirror Bit)或浮柵（Floating Gate)等類(lèi)型的閃存芯片，且該分 析樣品中有金屬層（優(yōu)選的為底層金屬層Ml)和若干存儲(chǔ)單元（優(yōu)選的為M0S場(chǎng)效應(yīng)晶體 管），而該若干存儲(chǔ)單元均分別通過(guò)栓塞與金屬層連接。
[0045] 優(yōu)選的，參加圖1和圖5所示，該待分析樣品包括襯底11，在該襯底11上設(shè)置有 淺溝槽隔離（STI) 16,相鄰的兩淺溝槽隔離之間設(shè)置有一個(gè)M0S場(chǎng)效應(yīng)晶體管（圖中未示 出），每個(gè)M0S場(chǎng)效應(yīng)晶體管均通過(guò)一個(gè)栓塞（材質(zhì)為鎢）13與底層金屬層14連接，以在待 分析樣品的一個(gè)物理區(qū)塊中，將所有列向的M0S場(chǎng)效應(yīng)晶體管的漏極通過(guò)栓塞13連接至底 層金屬層14上，進(jìn)而形成如圖1所示的若干位線(xiàn)（BL)。
[0046] 步驟S2,利用研磨工藝（如CMP等）研磨上述的待分析樣品，并停止在底層金屬層 14的上表面，以去除位于上述底層金屬層14上表面的結(jié)構(gòu)，進(jìn)而形成如圖1和圖5所示的 結(jié)構(gòu)。
[0047] 優(yōu)選的，如圖1所示，每條位線(xiàn)BL上均設(shè)置有512個(gè)栓塞（相應(yīng)的每條位線(xiàn)BL和 512個(gè)M0S場(chǎng)效應(yīng)晶體管連接），先采用測(cè)試機(jī)量測(cè)工藝確定其中兩條位線(xiàn)橋接（Bridge)， 進(jìn)而造成如圖1中所示的失效位線(xiàn)BL。
[0048] 步驟S3,采用聚焦離子束（FIB)對(duì)上述的待分析樣品進(jìn)行切分工藝，以將上述的 待分析樣品切分為至少兩個(gè)切分待分析樣品。
[0049] 優(yōu)選的，為了節(jié)省工藝時(shí)間，可采用二分法進(jìn)行上述的切分工藝，即在上述的待分 析樣品中間將該待分析樣品切分為兩段相同的切分待分析樣品，且后續(xù)的切分分析樣品均 可采用該二分法進(jìn)行切分，以節(jié)省工藝時(shí)間。
[0050] 優(yōu)選的，在上述的切分工藝中，均是在存儲(chǔ)單元之間的結(jié)構(gòu)進(jìn)行切分，以使栓塞結(jié) 構(gòu)在切分工藝中不受到損傷。
[0051] 其中，上述的FIB能夠用來(lái)制備TEM薄片樣品，也可以用來(lái)進(jìn)行電路修補(bǔ)、切斷金 屬和沉積金屬連接電路，以及切斷多晶硅字線(xiàn)（Poly WL)等工藝。
[0052] 步驟S4,對(duì)上述的每個(gè)切分待分析樣品均進(jìn)行量測(cè)工藝，以獲取存在橋連 (Bridge)的切分待分析樣品，具體的：
[0053] 步驟S41，根據(jù)工藝需求設(shè)置一電流參考值（由于兩條位線(xiàn)之間是絕緣的，所以該 電流參考值很小，所以在后續(xù)的量測(cè)工藝中只要檢測(cè)到兩條位線(xiàn)之間具有大電流即可判定 該切分待分析樣品中存在橋連）。
[0054] 步驟S42,采用奈米級(jí)探針（Nano Prober)對(duì)上述的每個(gè)切分待分析樣品進(jìn)行量測(cè) 工藝，并獲取每個(gè)切分待分析樣品上的電流值；
[0055] 步驟S43,將上述的電流值與設(shè)定的電流參考值進(jìn)行比較，電流值小于或等于上述 電流參考值的切分待分析樣品均為正常的產(chǎn)品，不會(huì)存在橋連現(xiàn)象，故可將正常的切分待 分析樣品擱置一旁，不進(jìn)行后續(xù)的任何操作，并繼續(xù)選取一未進(jìn)行量測(cè)工藝的切分待分析 樣品繼續(xù)步驟S42。
[0056] 其中，若是采用二分法進(jìn)行切分工藝，且在前期工藝準(zhǔn)備過(guò)程中確認(rèn)該待分析樣 品是存在橋連現(xiàn)象時(shí)，則只要判定一個(gè)切分待分析樣品沒(méi)有橋連現(xiàn)象，則相應(yīng)的就能夠確 定另一個(gè)切分待分析樣品一定存在橋連現(xiàn)象，此時(shí)則不需要對(duì)上述的另一個(gè)切分待分析樣 品進(jìn)行量測(cè)工藝，可直接進(jìn)行后續(xù)的切分工藝或TEM樣品制備工藝。
[0057] 具體的，如圖2所示，在圖1所示結(jié)構(gòu)的基礎(chǔ)上，將若干連接512個(gè)栓塞的位線(xiàn)二 分為兩段切分待分析樣品（每段切分待分析樣品中的每個(gè)位線(xiàn)上還連接有256個(gè)栓塞），采 用量測(cè)探針對(duì)一段切分待分析樣品進(jìn)行量測(cè)工藝，若此段切分待分析樣品中原先失效兩位 線(xiàn)之間的電流很小，即小于或等于上述的電流參考值，則說(shuō)明此段切分待分析樣品中沒(méi)有 橋連現(xiàn)象，相應(yīng)的說(shuō)明另一段切分待分析樣品中一定存在橋連現(xiàn)象，此時(shí)可直接對(duì)該段未 進(jìn)行量測(cè)工藝的切分待分析樣品進(jìn)行步驟S44。
[0058] 另外，若上述進(jìn)行量測(cè)工藝的切分待分析樣品中存在橋連時(shí)，則還需要對(duì)另一段 切分待分析樣品也進(jìn)行量測(cè)工藝（若是已經(jīng)明確獲知該待分析樣品只存在一處橋連，則可 省略該步驟，直接認(rèn)為未進(jìn)行量測(cè)工藝的切分待分析樣品是正常產(chǎn)品，不存在橋連）。
[0059] 步驟S44,繼續(xù)采用上述的切分工藝，對(duì)確定存在橋連的切分待分析樣品繼續(xù)進(jìn)行 切分工藝，繼續(xù)步驟S42。
[0060] 步驟S5,判斷上述存在橋連的切分待分析樣品中是否僅包括一個(gè)測(cè)試單元（每 個(gè)所述測(cè)試單元均包括至少兩個(gè)相鄰的存儲(chǔ)單元，且該測(cè)試單元中所有的存儲(chǔ)單元共同構(gòu) 成量測(cè)工藝的最小量測(cè)單元），若上述的存在橋連的切分待分析樣品中包括兩個(gè)或兩個(gè)以 上的測(cè)試單元，則繼續(xù)進(jìn)行步驟S3 (此時(shí)只要將上述的待分析樣品替換為存在橋連的切分 待分析樣品即可），即循環(huán)進(jìn)行上述的量測(cè)工藝和切分工藝，直至量測(cè)到產(chǎn)生橋連的具體位 置。
[0061] 具體的，參見(jiàn)圖3所示，在上述圖1?2的基礎(chǔ)上，可繼續(xù)采用二分法對(duì)上述的存 在橋連的切分待分析樣品進(jìn)行FIB切分工藝，使得每次切分工藝及后續(xù)量測(cè)工藝確認(rèn)的存 在橋連的切分待分析樣品中，每個(gè)位線(xiàn)上連接的栓塞個(gè)數(shù)從256依次減半（即256/2~N， 1 < N < 7,且N為正整數(shù)，且N依次遞增1)，最終形成如圖4所示的結(jié)構(gòu)。
[0062] 其中，如圖4所示，最后形成的存在橋連的切分待分析樣品只包括兩排栓塞，而此 時(shí)形成的橋連則一定是其中的一排（圖1?4所示的結(jié)構(gòu)僅是針對(duì)栓塞導(dǎo)致的橋連進(jìn)行說(shuō) 明，其他原因造成位線(xiàn)之間的橋連則只要進(jìn)行適應(yīng)性的改動(dòng)，就可以輕易的確定其所產(chǎn)生 橋連的具體位置）。
[0063] 步驟S6,基于上述最終獲得的存在橋連的切分待分析樣品，并將該存在橋連的切 分待分析樣品進(jìn)行切片，以制備包含有橋連結(jié)構(gòu)的TEM樣品，進(jìn)而便于后續(xù)的失效觀察分 析，確定產(chǎn)生該橋連的具體原因。
[0064] 綜上所述，本申請(qǐng)一種閃存芯片漏電失效分析的方法，通過(guò)采用非破壞性分析工 藝，將FIB切分工藝和奈米級(jí)探針量測(cè)（Nano Prober)工藝相結(jié)合，在完全不破壞前端工藝 所有材料的狀況下，直接定位出失效的栓塞處，且其可檢測(cè)位于栓塞不同位置的橋連（如 位于栓塞頂部、中間或其他任何位置處的橋連），并能夠獲得較好的TEM樣品，以便于后續(xù) TEM的精準(zhǔn)觀測(cè)，即在有效提高失效分析的可靠性的同時(shí)，還可能大大降低失效分析所花費(fèi) 的時(shí)間及工藝成本等。
[〇〇65] 以上對(duì)本發(fā)明的較佳實(shí)施例進(jìn)行了描述。需要理解的是，本發(fā)明并不局限于上述 特定實(shí)施方式，其中未盡詳細(xì)描述的設(shè)備和結(jié)構(gòu)應(yīng)該理解為用本領(lǐng)域中的普通方式予以實(shí) 施；任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示 的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等 效實(shí)施例，這并不影響本發(fā)明的實(shí)質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù) 本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明 技術(shù)方案保護(hù)的范圍內(nèi)。
【權(quán)利要求】
1. 一種閃存芯片漏電失效分析的方法，其特征在于，所述方法包括： 步驟S1 :提供一設(shè)置有金屬層和若干存儲(chǔ)單元的待分析樣品，且所述若干存儲(chǔ)單元的 漏極均分別通過(guò)栓塞與所述金屬層連接； 步驟S2 :研磨所述待分析樣品至所述金屬層的上表面； 步驟S3 :進(jìn)行切分工藝，以獲取至少兩個(gè)切分待分析樣品； 步驟S4 :對(duì)每個(gè)所述切分待分析樣品進(jìn)行量測(cè)工藝，以獲取存在橋連的切分待分析樣 品； 步驟S5 :判斷所述存在橋連的切分待分析樣品中是否僅包括一個(gè)測(cè)試單元， 若所述存在橋連的切分待分析樣品中包括兩個(gè)或兩個(gè)以上的所述測(cè)試單元，則繼續(xù)進(jìn) 行步驟S3 ; 步驟S6 :將所述存在橋連的切分待分析樣品切成TEM樣品，繼續(xù)進(jìn)行失效觀察分析工 藝； 其中，所述每個(gè)測(cè)試單元均包括至少兩個(gè)相鄰的存儲(chǔ)單元，且該測(cè)試單元中所有的存 儲(chǔ)單元共同構(gòu)成所述量測(cè)工藝的最小量測(cè)單元。
2. 如權(quán)利要求1所述的閃存芯片漏電失效分析的方法，其特征在于，所述待分析樣品 為鏡像比特型閃存芯片或浮柵型閃存芯片。
3. 如權(quán)利要求1所述的閃存芯片漏電失效分析的方法，其特征在于，每個(gè)所述存儲(chǔ)單 元均包括一個(gè)MOS場(chǎng)效應(yīng)晶體管。
4. 如權(quán)利要求3所述的閃存芯片漏電失效分析的方法，其特征在于，所述金屬層為所 述待分析樣品的底層金屬層，且在該待分析樣品的一個(gè)物理區(qū)塊中，所有列向的MOS場(chǎng)效 應(yīng)晶體管的漏極均通過(guò)一所述栓塞與所述底層金屬層連接，以構(gòu)成位線(xiàn)結(jié)構(gòu)。
5. 如權(quán)利要求1所述的閃存芯片漏電失效分析的方法，其特征在于，在相鄰的兩存儲(chǔ) 單元之間進(jìn)行所述切分工藝。
6. 如權(quán)利要求1所述的閃存芯片漏電失效分析的方法，其特征在于，采用奈米級(jí)探針 進(jìn)行所述量測(cè)工藝。
7. 如權(quán)利要求1所述的閃存芯片漏電失效分析的方法，其特征在于，所述步驟S4還包 括： 步驟S41 :根據(jù)工藝需求設(shè)置一電流參考值； 步驟S42 :對(duì)所述切分待分析樣品進(jìn)行量測(cè)工藝，獲取該切分待分析樣品上的電流值； 步驟S43 :判斷所述電流值是否大于所述電流參考值， 若所述電流值不大于所述電流參考值，則選取另一所述切分待分析樣品，繼續(xù)步驟 S42 ； 步驟S44 :將所述切分待分析樣品設(shè)置為存在橋連的切分待分析樣品，并繼續(xù)選取一 未進(jìn)行量測(cè)工藝的切分待分析樣品，繼續(xù)步驟S42。
8. 如權(quán)利要求1所述的閃存芯片漏電失效分析的方法，其特征在于，采用二分法進(jìn)行 所述切分工藝。
9. 如權(quán)利要求1所述的閃存芯片漏電失效分析的方法，其特征在于，所述TEM樣品包括 存在橋連的栓塞結(jié)構(gòu)。
10. 如權(quán)利要求1所述的閃存芯片漏電失效分析的方法，其特征在于，采用聚焦離子束 將所述存在橋連的切分待分析樣品切成所述TEM樣品。
【文檔編號(hào)】G11C29/56GK104064224SQ201410289158
【公開(kāi)日】2014年9月24日 申請(qǐng)日期:2014年6月24日 優(yōu)先權(quán)日:2014年6月24日
【發(fā)明者】張順勇, 高慧敏 申請(qǐng)人:武漢新芯集成電路制造有限公司